CN104716192A - 利用电荷耦合实现耐压的功率mos器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种利用电荷耦合实现耐压的功率MOS器件及其制备方法，其连接耐压环采用沟槽结构，在连接耐压沟槽内填充有耐压导电多晶硅；有源区包括若干有源元胞，栅极导电多晶硅通过绝缘栅氧化层与有源元胞沟槽的侧壁相接触，且栅极导电多晶硅通过绝缘栅氧化层分别与元胞导电多晶硅以及元胞绝缘氧化层相隔离；栅极导电多晶硅的底部位于第二导电类型阱区的下方，第一导电类型注入区以及第二导电类型阱区均与有源区第一主面上的有源区金属欧姆接触；有源区金属与耐压区金属电连接，且元胞导电多晶硅与耐压导电多晶硅保持等电位。本发明耐压能力强，耐压可靠性高，并且终端保护区占用芯片整体面积的比重更低，适宜于批量生产。
Description
技术领域
本发明涉及一种功率MOS器件及其制备方法，尤其是一种利用电荷耦合实现耐压的功率MOS器件及其制备方法，属于功率MOS器件的技术领域。
背景技术
半导体功率器件通常需要承受一定的电压，电压范围从几十伏至几千伏不等，而实现器件耐压的两大要素是器件使用的材料以及器件的结构。目前应用最为广泛的半导体功率器件是硅器件，所使用的材料为硅材料，通常为外延硅材料，其具有特定的电阻率与厚度；而器件的结构又包含有源区结构和终端保护区结构，前者通常为器件导通工作时电流的流经区域，后者则为器件耐压工作时电场由有源区边缘向外横向扩展提供了延伸和承受的区域，从而确保器件在允许的工作电压范围内不被击穿。
衡量一个功率器件终端保护区结构好与坏的重要标准包括耐压的极限能力、耐压的可靠性以及耐压结构所占芯片的面积比重。一般来说，通常需要终端保护区结构的耐压能力不低于器件的有源区，器件的耐压要求越高，则终端保护区结构的尺寸越大，即占整个芯片的面积比重越高，而在芯片总的面积已定的前提下，有源区的面积就会被迫缩小，从而降低了器件的电流能力，因此，理想的终端保护区结构是耐压能力强并且尺寸尽可能的小。
一般地，终端保护区包括耐压保护区，传统的耐压保护区多采用场限环结构或场板结构或两者的结合，如图1所示，具体为一种耐压保护区采用场限环结构的沟槽型MOSFET器件的结构图，其包括N型漂移区10以及与所述N型漂移区10邻接的N型衬底11，在N型漂移区10内设置沟槽型元胞以及多个场限环39，其中，沟槽型元胞包括有源沟槽40，所述有源沟槽40位于有源P阱38内，深度伸入N型漂移区10内，即有源沟槽40的槽底位于有源P阱38的下方。有源沟槽40的内壁生长有绝缘栅氧化层41，在生长有绝缘栅氧化层41的有源沟槽40内填充有源导电多晶硅35，在相邻有源沟槽40侧壁上方设有有源N+注入区34，所述有源N+注入区34位于有源P阱38内的上部，且与有源沟槽40的外侧壁相接触。有源沟槽40的槽口覆盖有介质层36，所述介质层36还覆盖在耐压保护区的N型漂移区10的表面，有源区金属37覆盖在介质层36上，并与有源P阱38以及有源N+注入区34欧姆接触。具体实施时，在耐压保护区内，通过P阱形成的场限环39与N型漂移区10间形成PN结。
在上述结构耐压时，耐压保护区内的PN结会耗尽，耗尽的区域会随着电压的增加逐渐横向连在一起来支撑电场，场限环39的数量决定了耐压的高低，同时，场限环39的浓度、结深、间距都要根据与之形成PN结的漂移区浓度来确定，因此，需要有特定的工艺流程来制作场限环39，并且容易受其它工艺的影响，从而导致器件的耐压稳定性和可靠性易受波动。
此外，对于一些半导体器件中，有源区内的元胞采用电容板结构，该结构可以实现电荷耦合，当耦合的电荷与其周围漂移区内的电荷达到平衡时，两种电荷形成的耗尽区即可支撑耐压，对比传统功率器件，这类器件所使用的外延硅材料的电阻率更小，可以获得更低的导通电阻，然而较高的漂移区浓度对器件的终端耐压结构提出了更高的要求，场限环39的数量需要更多，且工艺容宽更小，这些都是不利于这类先进器件的可靠性和性价比的。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种利用电荷耦合实现耐压的功率MOS器件及其制备方法，其耐压能力强，耐压可靠性高，制作工艺简单，并且终端保护区占用芯片整体面积的比重更低，具有极高的性价比，适宜于批量生产。
按照本发明提供的技术方案，所述利用电荷耦合实现耐压的功率MOS器件，在所述功率MOS器件的俯视平面上，包括位于半导体基板的有源区和终端保护区，所述有源区位于半导体基板的中心区，终端保护区位于有源区的外圈并环绕包围所述有源区，终端保护区内包括邻接有源区的耐压保护区；在所述功率MOS器件的截面上，所述半导体基板包括位于上方的第一导电类型漂移区以及位于下方的第一导电类型衬底，所述第一导电类型衬底邻接第一导电类型漂移区，第一导电类型漂移区的上表面形成半导体基板的第一主面，第一导电类型衬底的下表面形成半导体基板的第二主面；其创新在于：
在所述功率MOS器件的俯视平面上，耐压保护区内包括至少一个耐压环，耐压保护区内邻近有源区的耐压环形成连接耐压环；
在所述功率MOS器件的截面上，连接耐压环采用沟槽结构，所述连接耐压沟槽由第一主面垂直向下延伸，连接耐压沟槽的延伸深度小于第一导电类型漂移区的厚度，连接耐压沟槽的内壁及底壁覆盖有耐压绝缘氧化层，在覆盖有耐压绝缘氧化层的连接耐压沟槽内填充有耐压导电多晶硅；在连接耐压沟槽的槽口上方设有绝缘介质层，且所述绝缘介质层还覆盖在终端保护区第一主面上的耐压绝缘氧化层上，在所述绝缘介质层上设置耐压区金属；
在所述功率MOS器件的截面上，有源区内包括若干规则排布且相互平行分布的有源元胞，所述有源元胞采用沟槽结构，所述有源元胞沟槽从第一主面向下垂直向下延伸，有源元胞沟槽延伸的深度小于第一导电类型漂移层的厚度；在相邻有源元胞沟槽间相对应的内侧壁上覆盖有绝缘栅氧化层，有源元胞沟槽的底壁以及剩余的侧壁上覆盖有元胞绝缘氧化层，且在有源元胞沟槽内还填充有元胞导电多晶硅以及与所述绝缘栅氧化层对应的栅极导电多晶硅，栅极导电多晶硅通过栅极绝缘氧化层与有源元胞沟槽的侧壁连接，且栅极导电多晶硅通过绝缘栅氧化层分别与元胞导电多晶硅以及元胞绝缘氧化层相隔离；在相邻有源元胞沟槽间相对应的外壁侧上方设有第二导电类型阱区，在所述第二导电类型阱区内设有第一导电类型注入区，第一导电类型注入区以及第二导电类型阱区分别与对应的绝缘栅氧化层接触连接，栅极导电多晶硅的底端位于第二导电类型阱区的下方，第一导电类型注入区以及第二导电类型阱区与有源区金属欧姆接触，有源区金属通过绝缘介质层与栅极导电多晶硅相隔离；
有源区金属与耐压区金属电连接，且有源元胞沟槽内的元胞导电多晶硅与连接耐压沟槽内的耐压导电多晶硅保持等电位。
在所述功率MOS器件的截面上，在连接耐压沟槽的槽口上方覆盖有连接导电多晶硅，所述连接导电多晶硅与连接耐压沟槽内的耐压导电多晶硅以及有源元胞沟槽内的元胞导电多晶硅相接触后电连接，绝缘介质层覆盖在连接导电多晶硅上，耐压区金属与连接导电多晶硅电连接。
在所述功率MOS器件的俯视平面上，有源区包括位于所述有源区最外圈的连接元胞环，有源区内规则排布且相互平行分布的有源元胞位于连接元胞环内，所述连接耐压环与连接元胞环相平行；有源区内的有源元胞与连接元胞环相连；有源区内相互平行的有源元胞之间的间距相等。
在所述功率MOS器件的截面上，连接元胞环采用沟槽结构，所述连接元胞沟槽由第一主面垂直向下延伸，连接耐压沟槽的延伸深度小于第一导电类型漂移区的厚度，连接元胞沟槽邻近有源元胞沟槽一侧上部的内侧壁上覆盖有绝缘栅氧化层，且连接元胞沟槽的底壁及剩余的侧壁上覆盖有元胞绝缘氧化层；连接元胞沟槽内填充有元胞导电多晶硅以及与绝缘栅氧化层相对应的栅极导电多晶硅，栅极导电多晶硅通过绝缘栅氧化层与连接元胞沟槽的侧壁相接触；
在所述功率MOS器件的截面上，在连接元胞沟槽远离连接耐压沟槽一侧的外壁侧上方设有第二导电类型阱区，第二导电类型阱区内设有第一导电类型注入区，所述第一导电类型注入区以及第二导电类型阱区均与绝缘栅氧化层相接触，且栅极导电多晶硅的底部位于第二导电类型阱区的下方，第一导电类型注入区以及第二导电类型阱区均与有源区第一主面上的有源区金属欧姆接触，有源区金属通过绝缘介质层分别与栅极导电多晶硅以及元胞导电多晶硅相隔离；连接元胞沟槽内的元胞导电多晶硅与连接耐压沟槽内的耐压导电多晶硅保持等电位。
在所述功率MOS器件的截面上，在连接耐压沟槽的槽口上方覆盖有连接导电多晶硅，所述连接导电多晶硅与连接耐压沟槽内的耐压导电多晶硅以及连接元胞沟槽内的元胞导电多晶硅相接触后电连接，绝缘介质层覆盖在连接导电多晶硅上，耐压区金属与连接导电多晶硅电连接。
所述耐压保护区内具有多个耐压环时，耐压保护区内的耐压环相互平行。
一种利用电荷耦合实现耐压的功率MOS器件的制备方法，所述功率MOS器件的制备方法包括如下步骤：
a、提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面与第二主面，在第一主面与第二主面间包括第一导电类型漂移区以及位于所述第一导电类型漂移区下方的第一导电类型衬底；
b、在上述半导体基板的第一主面上淀积硬掩膜层，选择性地掩蔽和刻蚀所述硬掩膜层，以得到所需贯通硬掩膜层的硬掩膜窗口；
c、利用上述硬掩膜窗口对半导体基板的第一主面进行各向异性干法刻蚀，以在第一导电类型漂移区内形成沟槽，所述沟槽在第一导电类型漂移区的深度小于第一导电类型漂移区的厚度，所述沟槽包括位于耐压保护区内的连接耐压沟槽以及位于有源区内的有源元胞沟槽；
d、去除上述第一主面上的硬掩膜层，并在半导体基板的第一主面以及上述沟槽内生长绝缘氧化层；
e、在上述第一主面上淀积导电多晶硅，所述导电多晶硅覆盖在第一主面上的绝缘氧化层上，并填充在沟槽内；
f、选择性地掩蔽和刻蚀上述导电多晶硅，得到位于连接耐压沟槽内的耐压导电多晶硅、位于有源元胞沟槽内的元胞导电多晶硅以及覆盖在绝缘氧化层上并与耐压导电多晶硅、元胞导电多晶硅接触电连接的连接导电多晶硅；
g、选择性的刻蚀第一主面上的绝缘氧化层，以去除有源区第一主面上的绝缘氧化层，同时去除有源元胞沟槽内远离连接耐压沟槽一侧侧壁上的绝缘氧化层以及对应的元胞导电多晶硅，以得到位于有源元胞沟槽内的元胞绝缘氧化层、覆盖终端保护区第一主面上以及连接耐压沟槽内的耐压绝缘氧化层以及形成于有源元胞沟槽内的栅极孔；
h、在上述的栅极孔内生长绝缘栅氧化层，所述绝缘栅氧化层覆盖在与栅极孔对应的有源元胞沟槽的侧壁、与栅极孔对应的元胞导电多晶硅的表面以及栅极孔孔底对应的元胞绝缘氧化层；
i、在上述栅极孔内淀积栅极导电多晶硅，所述栅极导电多晶硅填充在生长有绝缘栅氧化层的栅极孔内；
j、在上述第一主面上，自对准注入第二导电类型杂质离子，并通过高温推结形成位于有源区内的第二导电类型阱区，所述第二导电类型阱区与绝缘栅氧化层接触，且第二导电类型阱区位于栅极导电多晶硅底端的上方；
k、在上述第一主面上，进行第一导电类型杂质离子注入，并通过高温推结形成位于第二导电类型阱区内的第一导电类型注入区，所述第一导电类型注入区与绝缘栅氧化层相接触；
l、在上述第一主面上淀积绝缘介质层，并选择性地刻蚀所述绝缘介质层，以形成所需贯通绝缘介质层的接触孔，所述接触孔包括耐压区接触孔以及有源区接触孔；
m、在上述第一主面上淀积金属层，并选择性的刻蚀金属层，以得到位于有源区内的有源区金属以及位于耐压保护区的耐压区金属，所述耐压区金属通过耐压区接触孔与连接导电多晶硅电连接，有源区金属通过有源区接触孔与第一导电类型注入区以及第二导电类型阱区欧姆接触，有源区金属与耐压区金属电连接；
n、在半导体基板的第二主面上淀积背面金属层，所述背面金属层与第一导电类型衬底欧姆接触。
述半导体基板的材料包括硅，绝缘氧化层的厚度为2000à~10000à。
所述步骤c中，得到的沟槽还包括呈环状的连接元胞沟槽，有源元胞沟槽均位于环状的连接元胞沟槽内，连接元胞沟槽邻近有源元胞沟槽一侧上部的内侧壁上覆盖有绝缘栅氧化层，且连接元胞沟槽的底壁及剩余的侧壁上覆盖有元胞绝缘氧化层；连接元胞沟槽内填充有元胞导电多晶硅以及与绝缘栅氧化层相对应的栅极导电多晶硅，栅极导电多晶硅通过绝缘栅氧化层与连接元胞沟槽的侧壁相接触，且栅极导电多晶硅通过绝缘栅氧化层分别与元胞导电多晶硅以及元胞绝缘氧化层相隔离
在所述功率MOS器件的截面上，在连接元胞沟槽远离连接耐压沟槽一侧的外壁侧上方设有第二导电类型阱区，第二导电类型阱区内设有第一导电类型注入区，所述第一导电类型注入区以及第二导电类型阱区均与绝缘栅氧化层相接触，且栅极导电多晶硅的底部位于第二导电类型阱区的下方，第一导电类型注入区以及第二导电类型阱区均与有源区第一主面上的有源区金属欧姆接触，有源区金属通过绝缘介质层分别与栅极导电多晶硅以及元胞导电多晶硅相隔离。
所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。
所述“第一导电类型”和“第二导电类型”两者中，对于N型功率MOSFET器件，第一导电类型指N型，第二导电类型为P型；对于P型功率MOSFET器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。
本发明的优点：
1、有源区内通过元胞导电多晶硅、元胞绝缘氧化层以及第一导电类型漂移区形成的电容结构，该电容结构在耐压时，利用电荷耦合原理在相邻沟槽间形成耗尽层来支撑耐压，沟槽越深，能够承受的电压也越高，本发明正是将上述耐压结构由有源区扩展延伸到了终端保护区，耐压环采用沟槽电容结构，在有源区与终端保护区的过渡区域，连接耐压环与连接元胞环之间利用电荷耦合原理在耐压时形成耗尽层，由于连接耐压沟槽内的耐压导电多晶硅与连接元胞沟槽内的元胞导电多晶硅通过它们之间的连接导电多晶硅相连接在一起，保持等电位，因此，此处耦合出的电荷可以与第一导电类型漂移区内的电荷完全达到电荷平衡，从而形成与有源区内一致的耐压效果，而在连接耐压沟槽与连接元胞沟槽间的耗尽层相连接在一起之前，由于耐压保护区的第一主面上覆盖有耐压绝缘氧化层，因此，较厚的耐压绝缘氧化层也完全可以承受此时的电压，除此以外，根据器件耐压要求的不同，可以方便设置耐压环的数量，仿真以及实验结果表明，对于100V及以下的器件，通常只需要设置1-2圈的耐压环即可完全确保耐压要求，即使对于150V-200V的器件，也只需要设置3-4圈耐压环，由于耐压环是沟槽结构，因此，相比于传统场限环和场板结构的终端保护区，本发明结构的终端尺寸会大大缩小，并且具有更大的耐压容宽。
本发明的终端耐压保护结构非常适用于这类利用电荷耦合实现耐压的功率器件，这类器件由于在相同耐压要求下使用了更低电阻率的漂移区材料，因此，器件的导通电阻大大降低，而本发明终端耐压结构与有源区结构利用了相同的耐压机理，降低了漂移区材料和终端设计尺寸对耐压能力和可靠性的影响，并且，终端耐压结构与有源区是同时制作形成的，并未增加额外工艺，所以，产品的性价比更高，适宜于批量生产。
附图说明
图1为现有功率MOS器件的结构示意图。
图2为本发明功率MOS器件的俯视图。
图3为图2的C-C剖视图。
图4~图15为本发明具体实施工艺步骤的剖视图，其中
图4为本发明半导体基板的剖视图。
图5为本发明得到硬掩膜窗口后的剖视图。
图6为本发明在N型漂移区内得到沟槽后的剖视图。
图7为本发明得到绝缘氧化层后的剖视图。
图8为本发明得到元胞导电多晶硅、耐压导电多晶硅以及连接导电多晶硅后的剖视图。
图9为本发明得到栅极孔后的剖视图。
图10为本发明得到栅极导电多晶硅后的剖视图。
图11为本发明得到P型阱区后的剖视图。
图12为本发明得到N+注入区后的剖视图。
图13为本发明得到接触孔后的剖视图。
图14为本发明得到有源区金属以及耐压区金属后的剖视图。
图15为本发明得到背面金属层后的剖视图。
图16为本发明终端保护区未有耐压环时的测试结果示意图。
图17为本发明终端保护区设置一个耐压环时的测试结果示意图。
图18为本发明终端保护区设置两个耐压环时的测试结果示意图。
附图标记说明：1-有源区、2-终端保护区、3-耐压保护区、4-有源区金属、5-耐压区金属、6-连接元胞环、7-有源元胞、8-耐压环、9-连接耐压环、10-N型漂移区、11-N型衬底、12-背面金属层、13-连接元胞沟槽、14-连接耐压沟槽、15-元胞绝缘氧化层、16-元胞导电多晶硅、17-绝缘栅氧化层、18-栅极导电多晶硅、19-N+注入区、20-P型阱区、21-耐压导电多晶硅、22-耐压绝缘氧化层、23-连接导电多晶硅、24-绝缘介质层、25-终端耐压沟槽、26-第一主面、27-第二主面、28-硬掩膜层、29-硬掩膜窗口、30-绝缘氧化层、31-栅极孔、32-耐压区接触孔、33-有源区接触孔、34-有源N+注入区、35-有源导电多晶硅、36-介质层、37-源极金属、38-P阱层、39-场限环、40-有源沟槽以及41-有源绝缘栅氧化层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图2和图3所示：为了提高耐压能力与耐压可靠性高，降低终端保护区占用芯片整体面积的比重，以N型功率MOS器件为例，本发明在所述功率MOS器件的俯视平面上，包括位于半导体基板的有源区1和终端保护区2，所述有源区1位于半导体基板的中心区，终端保护区2位于有源区1的外圈并环绕包围所述有源区1，终端保护区2内包括邻接有源区1的耐压保护区3；在所述功率MOS器件的截面上，所述半导体基板包括位于上方的N型漂移区10以及位于下方的N型衬底11，所述N型衬底11邻接N型漂移区10，N型漂移区10的上表面形成半导体基板的第一主面26，N型衬底11的下表面形成半导体基板的第二主面27；
在所述功率MOS器件的俯视平面上，有源区1包括位于所述有源区最外圈的连接元胞环6，耐压保护区2内包括至少一个耐压环8，耐压保护区3内邻近连接元胞环6的耐压环8形成连接耐压环9，所述连接耐压环9与连接元胞环6相平行；
在所述功率MOS器件的截面上，连接耐压环9采用沟槽结构，所述连接耐压沟槽14由第一主面26垂直向下延伸，连接耐压沟槽14的延伸深度小于N型漂移区10的厚度，连接耐压沟槽14的内壁及底壁覆盖有耐压绝缘氧化层22，在覆盖有耐压绝缘氧化层22的连接耐压沟槽14内填充有耐压导电多晶硅21；在连接耐压沟槽14的槽口上方设有绝缘介质层24，且所述绝缘介质层24还覆盖在终端保护区2第一主面上的耐压绝缘氧化层22上，在所述绝缘介质层24上设置耐压区金属5；
在所述功率MOS器件的截面上，连接元胞环6采用沟槽结构，所述连接元胞沟槽13由第一主面26垂直向下延伸，连接耐压沟槽13的延伸深度小于N型漂移区10的厚度，连接元胞沟槽13远离连接耐压沟槽14一侧上部的侧壁上覆盖有绝缘栅氧化层17，且连接元胞沟槽13的底壁及剩余的侧壁上覆盖有元胞绝缘氧化层15；连接元胞沟槽13内填充有元胞导电多晶硅16以及与绝缘栅氧化层17相对应的栅极导电多晶硅18，栅极导电多晶硅18通过绝缘栅氧化层17与连接元胞沟槽13的侧壁相接触，且栅极导电多晶硅18通过绝缘栅氧化层17分别与元胞导电多晶硅16以及元胞绝缘氧化层15相隔离；
在所述功率MOS器件的截面上，在连接元胞沟槽13远离连接耐压沟槽14一侧的外壁侧上方设有P型阱区20，P型阱区20内设有N+注入区19，所述N+注入区19以及P型阱区20均与绝缘栅氧化层17相接触，且栅极导电多晶硅18的底部位于P型阱区20的下方，N+注入区19以及P型阱区20均与有源区第一主面26上的有源区金属4欧姆接触，有源区金属4通过绝缘介质层24分别与栅极导电多晶硅18以及元胞导电多晶硅16相隔离；有源区金属4与耐压区金属5电连接，且连接元胞沟槽13内的元胞导电多晶硅16与连接耐压沟槽14内的耐压导电多晶硅21保持等电位。
具体地，有源区1位于中心区，终端保护区2位于有源区1的外圈，终端保护区2内的耐压保护区3邻接有源区1，终端保护区2内覆盖有耐压区金属5的区域用于形成耐压保护区3，耐压保护区3与所述耐压保护区3外圈的区域共同形成终端保护区2。
本发明实施例中，在有源区1的最外圈形成连接元胞环6，即有源区1由连接元胞环6以及位于所述连接元胞环6内圈的区域共同形成。此外，耐压保护区3内设置至少一个耐压环8，在耐压保护区3内邻近连接元胞环4的耐压环8形成连接耐压环9，耐压保护区3内的所有耐压环8均与连接元胞环6呈平行分布，即连接耐压环9与连接元胞环6相互平行，且连接耐压环5邻近连接元胞环6。
在有源区1内，连接元胞沟槽13内具有元胞绝缘氧化层15以及绝缘栅氧化层17，其中，元胞绝缘氧化层15的厚度大于绝缘栅氧化层17的厚度，绝缘栅氧化层17覆盖在连接元胞沟槽13远离连接耐压沟槽14一侧上部的侧壁，元胞绝缘氧化层15覆盖在连接元胞沟槽13的底壁以及剩余的侧壁上。在连接元胞沟槽13内还填充元胞导电多晶硅16以及栅极导电多晶硅18，所述栅极导电多晶硅18与绝缘栅氧化层17相对应，在连接元胞沟槽13内除栅极导电晶硅18外的区域全部有元胞导电多晶硅16填充。在连接元胞沟槽13内，栅极导电多晶硅18通过绝缘栅氧化层17与元胞导电多晶硅16绝缘隔离，由于栅极导电多晶硅18与绝缘栅氧化层17相对应，因此栅极导电多晶硅18通过绝缘栅氧化层17与连接元胞沟槽13的侧壁相连，栅极导电多晶硅18还通过绝缘栅氧化层17与元胞绝缘氧化层15相隔离。P型阱区20以及N+注入区19位于连接元胞沟槽13外侧壁的上方，P型阱区20以及N+注入区19通过绝缘栅氧化层17与栅极导电多晶硅18连接，且P型阱区20以及N+注入区19与有源区金属4欧姆接触，从而有源区金属4、绝缘栅氧化层17、栅极导电多晶硅18、N+注入区19以及P型阱区20形成MOS结构。N+注入区19靠近连接元胞沟槽13的表面由绝缘介质层24覆盖，绝缘介质层24同时还覆盖在栅极导电多晶硅18上，从而能将栅极导电多晶硅18与有源区金属4绝缘隔离。
在耐压保护区3内，连接耐压沟槽14内的耐压导电多晶硅21通过耐压绝缘氧化层22与连接耐压沟槽14的侧壁以及底壁连接，耐压绝缘氧化层22还覆盖在终端保护区2对应的第一主面26上，耐压绝缘氧化层22与元胞绝缘氧化层相接触。有源区金属4与耐压区金属5接触后实现有源区金属4与耐压区金属5之间的电连接，如图2中，有源区金属4与一侧的耐压区金属5的接触后电连接。
在有源区1内，元胞导电多晶硅16、元胞绝缘介质层15与N型漂移区10间形成电容结构，能利用电荷耦合原理形成耗尽层来支撑电压。同时，在耐压保护区3内，耐压导电多晶硅21、耐压绝缘氧化层22与N型漂移区10同样形成电容结构。连接元胞环6与连接耐压环9利用电荷耦合原理在耐压时形成耗尽层，由于连接元胞沟槽13内的元胞导电多晶硅16与连接耐压沟槽14内的耐压导电多晶硅21保持等电位，因此，耦合出的电荷可以与N型漂移区10内的电荷完全达到电荷平衡，从而形成于有源区1内一致的耐压效果，而在连接元胞沟槽13与连接耐压沟槽14间的耗尽层连接在一起之前，通过耐压保护区3的第一主面26上较厚的耐压绝缘氧化层22完全可以承受此时的电压。在具体实施时，根据耐压的要求，可以在耐压保护区3内设置不同数量的耐压环8。
进一步地，在所述功率MOS器件的截面上，在连接耐压沟槽14的槽口上方覆盖有连接导电多晶硅23，所述连接导电多晶硅23与连接耐压沟槽14内的耐压导电多晶硅21以及连接元胞沟槽13内的元胞导电多晶硅16相接触后电连接，绝缘介质层24覆盖在连接导电多晶硅23上，耐压区金属5与连接导电多晶硅电23连接。
本发明实施例中，耐压区金属5与连接导电多晶硅23电连接，连接导电多晶硅23同时与元胞导电多晶硅16以及耐压导电多晶硅21接触，因此，通过连接导电多晶硅23能达到元胞导电多晶硅16以及耐压导电多晶硅21间的等电位。在具体实施时，还可以通过其他连接形式，使得元胞导电多晶硅16以及耐压导电多晶硅21保持等电位，具体不再一一列举。
所述元胞绝缘氧化层15、耐压绝缘氧化层22为同一制造层，元胞绝缘氧化层15的厚度为2000à~10000à。本发明实施例中，元胞绝缘氧化层17、耐压绝缘氧化层15的厚度用于保证在耗尽层连接之前能够承受电压。
在所述功率MOS器件的俯视平面上，有源区1内包括位于连接元胞环6内圈若干规则排布且相互平行分布的有源元胞7，有源区1内的有源元胞7与连接元胞环6相连；
在所述功率MOS器件的截面上，有源元胞7采用沟槽结构，所述有源元胞沟槽从第一主面26向下垂直向下延伸，有源元胞沟槽延伸的深度小于N型漂移层10的厚度，在有源元胞沟槽内上部的侧壁覆盖有绝缘栅氧化层17，有源元胞沟槽的底壁以及剩余的侧壁上覆盖有元胞绝缘氧化层15，且在有源元胞沟槽内还填充有元胞导电多晶硅16以及与所述绝缘栅氧化层17对应的栅极导电多晶硅18，栅极导电多晶硅18通过栅极绝缘氧化层17与有源元胞沟槽的侧壁连接，元胞导电多晶硅16位于有源元胞沟槽的中心区，栅极导电多晶硅18通过绝缘栅氧化层17与元胞导电多晶硅16绝缘隔离，且栅极导电多晶硅18与元胞绝缘氧化层15间通过绝缘栅氧化层17间隔；在有源元胞沟槽两侧的外壁侧上方设有P型阱区20，在所述P型阱区20内设有N+注入区19，N+注入区19以及P型阱区20分别与对应的绝缘栅氧化层17接触连接，栅极导电多晶硅18的底端位于P型阱区20的下方，N+注入区19以及P型阱区20与有源区金属4欧姆接触。
本发明实施例中，有源元胞7的具体结构并未示出，有源元胞7可以呈条形或其他形状，图2中，示出了有源元胞7呈条形分布的示意图。有源元胞7的两端与连接元胞环6相连。有源元胞7采用沟槽结构时，有源元胞7的结构与连接元胞环6的结构类似。在功率MOS器件的截面上，有源元胞沟槽内的上部设置对称分布的栅极导电多晶硅18，有源元胞沟槽内的元胞导电多晶硅16位于两栅极导电多晶硅18间，栅极导电多晶硅18通过绝缘栅氧化层17与元胞导电多晶硅16绝缘隔离，有源元胞沟槽外侧壁上方的P型阱区20以及N+注入区19与有源区金属4欧姆接触，从而有源区金属4、绝缘栅氧化层17、栅极导电多晶硅18、N+注入区19以及P型阱区20也形成MOS结构。有源元胞沟槽内的栅极导电多晶硅18、连接元胞沟槽13内的栅极导电多晶硅18电连接，以将有源区1内的连接元胞环6与有源元胞7内形成的MOS结构并联成一体。有源元胞沟槽内的元胞导电多晶硅16与连接元胞沟槽13内的元胞导电多晶硅16相接触，从而能将有源区1内形成的电容结构并联。
此外，在具体实施时，有源区1内也可以仅包括若干规则排布且且相互平行分布的有源元胞7，即有源区1内不包括位于最外圈的连接元胞环6。在有源区1内仅有有源元胞7时，在相邻有源元胞沟槽间相对应的内侧壁上覆盖有绝缘栅氧化层17，有源元胞沟槽的底壁以及剩余的侧壁上覆盖有元胞绝缘氧化层15，且在有源元胞沟槽内还填充有元胞导电多晶硅16以及与所述绝缘栅氧化层17对应的栅极导电多晶硅18，栅极导电多晶硅18通过栅极绝缘氧化层17与有源元胞沟槽的侧壁连接，且栅极导电多晶硅18通过绝缘栅氧化层分17别与元胞导电多晶硅16以及元胞绝缘氧化层15相隔离；在相邻有源元胞沟槽间相对应的外壁侧上方设有P型阱区20，在所述P型阱区20内设有N+注入区19，N+注入区19以及P型阱区20分别与对应的绝缘栅氧化层17接触连接，栅极导电多晶硅18的底端位于P型阱区20的下方，N+注入区19以及P型阱区20与有源区金属4欧姆接触，有源区金属4通过绝缘介质层4与栅极导电多晶硅18相隔离；有源元胞沟槽内的元胞导电多晶硅16与连接耐压沟槽14内的耐压导电多晶硅21保持等电位。
本发明实施例中，由于连接耐压环9环绕包围有源区1，当有源区1内仅有呈平行分布的有源元胞7时，平行分布的有源元胞7会与连接耐压环9一侧的区域相平行。对于最外侧的有源元胞7，其有源元胞沟槽内仅有远离连接耐压沟槽13一侧的侧壁上会覆盖有绝缘栅氧化层17，同时，在覆盖绝缘栅氧化层17的一侧外壁上才会有P型阱区20以及N+注入区19，其余的结构均可以参照连接元胞沟槽13的结构。为了使得有源元胞7内的元胞导电多晶硅16与连接耐压沟槽14内的耐压导电多晶硅21保持等电位，有源元胞7内的元胞导电多晶硅16也可以通过连接导电多晶硅23与连接耐压沟槽14内的耐压导电多晶硅23进行连接。
有源元胞沟槽内的元胞绝缘氧化层15与连接元胞沟槽13内的元胞绝缘氧化层15为同一制造层，有源元胞沟槽内的元胞导电多晶硅16与连接元胞沟槽13内的元胞导电多晶硅16为同一制造层。
所述耐压保护区3内具有多个耐压环8时，耐压保护区3内的耐压环8相互平行，且连接耐压环9与连接元胞环6之间的距离与有源区1内相互平行有源元胞7之间的距离相等。
本发明实施例中，根据耐压的要求不同，可以在耐压保护区3内设置不同数量的耐压环8，多个耐压环8之间相互平行，邻近连接元胞环6的耐压环8形成连接耐压环9，其余的耐压环8也可以采用沟槽结构，包括终端耐压沟槽25，所述终端耐压沟槽25的内壁以及底壁覆盖有耐压绝缘氧化层22，在覆盖有耐压绝缘氧化层22的终端耐压沟槽25内填充有耐压导电多晶硅21。连接导电多晶硅23也覆盖在终端耐压沟槽25的槽口，且连接导电多晶硅23与终端耐压沟槽25内的耐压导电多晶硅21接触后电连接，从而通过连接导电多晶硅23将终端耐压沟槽25内的耐压导电多晶硅21也同时与元胞导电多晶硅16等电位连接。图2和图3中，示出了耐压保护区3内存在两条耐压环8的结构。终端耐压沟槽25内的耐压绝缘氧化层22与连接耐压环9内的耐压绝缘氧化层22为同一制造层，终端耐压沟槽25内的耐压导电多晶硅21与连接耐压环9内的耐压导电多晶硅21为同一制造层。
如图4~图15所述，上述利用电荷耦合实现耐压的功率MOS器件可以通过下述工艺制备得到，所述功率MOS器件的制备方法具体包括如下步骤：
a、提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面26与第二主面27，在第一主面26与第二主面27间包括N型漂移区10以及位于所述N型漂移区10下方的N型衬底11；
如图4所示，半导体基板的材料包括硅，N型漂移区10的上表面形成第一主面26，N型衬底11的下表面形成第二主面27。
b、在上述半导体基板的第一主面26上淀积硬掩膜层28，选择性地掩蔽和刻蚀所述硬掩膜层28，以得到所需贯通硬掩膜层28的硬掩膜窗口29；
如图5所示，所述硬掩膜层27为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。对硬掩膜层27刻蚀得到硬掩膜窗口28的过程为本技术领域人员所熟知，此处赘述。
c、利用上述硬掩膜窗口29对半导体基板的第一主面26进行各向异性干法刻蚀，以在N型漂移区10内形成沟槽，所述沟槽在N型漂移区10的深度小于N型漂移区10的厚度，所述沟槽包括位于耐压保护区3内的连接耐压沟槽14以及位于有源区1内的连接元胞沟槽13；
如图6所示，利用硬掩膜窗口29对第一主面26进行各向异性干法刻蚀时，在具有硬掩膜窗口26的下方能形成沟槽，从而得到连接耐压沟槽14与连接元胞沟槽13。有源区1内还具有有源元胞沟槽，当耐压保护区3具有多个耐压环8时，还包括终端耐压沟槽25，所述有源元胞沟槽、连接元胞沟槽13、连接耐压沟槽14以及终端耐压沟槽25为同一工艺步骤制备得到。
d、去除上述第一主面26上的硬掩膜层28，并在半导体基板的第一主面26以及上述沟槽内生长绝缘氧化层30；
如图7所示，通过常规的工艺去除硬掩膜层28，然后热氧化等工艺生长绝缘氧化层30，所述绝缘氧化层30的厚度为2000à~10000à，绝缘氧化层30同时生长在第一主面26上以及相对应沟槽的侧壁与底壁上，通过绝缘氧化层30能形成所需的元胞绝缘氧化层15以及耐压绝缘氧化层22。绝缘氧化层30同样会覆盖在有源元胞沟槽的侧壁以及底壁上。
e、在上述第一主面26上淀积导电多晶硅，所述导电多晶硅覆盖在第一主面上的绝缘氧化层30上，并填充在沟槽内；
f、选择性地掩蔽和刻蚀上述导电多晶硅，得到位于连接耐压沟槽14内的耐压导电多晶硅21、位于连接元胞沟槽13内的元胞导电多晶硅16以及覆盖在绝缘氧化层30上并与耐压导电多晶硅21、元胞导电多晶硅16接触电连接的连接导电多晶硅23；
如图8所示，刻蚀导电多晶硅后，能得到耐压导电多晶硅21以及元胞导电多晶硅16，同时，连接导电多晶硅23覆盖在第一主面26上的绝缘氧化层30上，连接导电多晶硅23覆盖连接元胞沟槽13槽口，以与连接元胞沟槽13内的元胞导电多晶硅16接触，连接导电多晶硅23还覆盖在耐压保护区3的第一主面上，从而能与耐压连接沟槽14内的耐压导电多晶硅21以及终端耐压沟槽25内的耐压导电多晶硅21接触后电连接，达到元胞导电多晶硅16与耐压导电多晶硅21间的等电位电连接。
g、选择性的刻蚀第一主面26上的绝缘氧化层30，以去除有源区1第一主面26上的绝缘氧化层30，同时去除连接元胞沟槽13内远离连接耐压沟槽14一侧侧壁上的绝缘氧化层30以及对应的元胞导电多晶硅16，以得到位于连接元胞沟槽13内的元胞绝缘氧化层15、覆盖终端保护区2第一主面26上以及连接耐压沟槽14内的耐压绝缘氧化层22以及形成于连接元胞沟槽13内的栅极孔31；
如图9所示，在去除有源区1第一主面26上的绝缘氧化层30的同时，也会刻蚀覆盖连接元胞沟槽13槽口上的连接导电多晶硅23、连接元胞沟槽13内的元胞绝缘氧化层15以及元胞导电多晶硅16，以在连接元胞沟槽13内形成栅极孔31，栅极孔31在连接元胞沟槽13内的深度小于连接元胞沟槽13的深度。此外，在有源元胞沟槽内同时会形成栅极孔31，从功率MOS器件的截面上看，有源元胞沟槽内的栅极孔31呈对称分布。
h、在上述的栅极孔31内生长绝缘栅氧化层17，所述绝缘栅氧化层17覆盖在与栅极孔31对应的连接元胞沟槽13的侧壁、与栅极孔31对应的元胞导电多晶硅16的表面以及栅极孔31孔底对应的元胞绝缘氧化层15；
在栅极孔31内生长薄的氧化层，从而得到绝缘栅氧化层17，绝缘栅氧化层17的厚度小于绝缘氧化层30的厚度，绝缘栅氧化层17的厚度与现有功率MOS器件中的栅氧厚度相一致，此处不再赘述。
i、在上述栅极孔31内淀积栅极导电多晶硅18，所述栅极导电多晶硅18填充在生长有绝缘栅氧化层17的栅极孔31内；
如图10所示，在栅极孔31内淀积栅极导电多晶硅18，栅极导电多晶硅18通过绝缘栅氧化层17与元胞导电多晶硅16绝缘隔离，栅极导电多晶硅18还通过绝缘栅氧化层17与元胞绝缘氧化层15相隔离。
j、在上述第一主面26上，自对准注入P型杂质离子，并通过高温推结形成位于有源区1内的P型阱区20，所述P型阱区20与绝缘栅氧化层17接触，且P型阱区20位于栅极导电多晶硅18底端的上方；
如图11所示，注入P型杂质离子以及高温推结形成P型阱区20可以采用本技术领域常用的工艺，具体为本技术领域人员所熟知，此处不再赘述。形成的P型阱区20位于连接元胞沟槽13以及有源元胞沟槽对应槽底的上方，且P型阱区20也要位于栅极导电多晶硅18底端的上方，栅极导电多晶硅18的底端是指栅极导电多晶硅18邻近元胞绝缘氧化层15的一端。
k、在上述第一主面26上，进行N型杂质离子注入，并通过高温推结形成位于P型阱区20内的N+注入区19，所述N+注入区19与绝缘栅氧化层17相接触；
如图12所示，注入N型杂质离子以及高温推结形成N+注入区19也可以采用本技术领域常用的工艺，具体为本技术领域人员所熟知，此处不再赘述。N+注入区19位于P型阱区20内的上部，N+注入区19在垂直方向上的深度小于P型阱区20的深度。
l、在上述第一主面26上淀积绝缘介质层24，并选择性地刻蚀所述绝缘介质层24，以形成所需贯通绝缘介质层24的接触孔，所述接触孔包括耐压区接触孔32以及有源区接触孔33；
如图13所示，采用本技术领域常用的工艺淀积得到绝缘介质层24，绝缘介质层24覆盖在连接导电多晶硅23、终端保护区2第一主面26上的耐压绝缘氧化层22以及有源区1的第一主面26上。耐压区接触孔32位于连接导电多晶硅23的正上方，通过有源区接触孔33能使得N+注入区19以及P型阱区20的部分区域裸露，以便于有源区金属4接触。
m、在上述第一主面26上淀积金属层，并选择性的刻蚀金属层，以得到位于有源区1内的有源区金属4以及位于耐压保护区3的耐压区金属5，所述耐压区金属5通过耐压区接触孔32与连接导电多晶硅23电连接，有源区金属4通过有源区接触孔33与N+注入区19以及P型阱区20欧姆接触，有源区金属4与耐压区金属5电连接；
如图14所示，采用常用的工艺以及材料淀积后得到金属层，有源区金属4以及耐压区金属5通过部分接触，以实现有源区金属4与耐压区金属5间的电连接，耐压区金属5通过耐压区接触孔32与连接导电多晶硅23电连接，此时，耐压区金属5与元胞导电多晶硅16以及耐压导电多晶硅21电连接。
n、在半导体基板的第二主面27上淀积背面金属层12，所述背面金属层12与N型衬底11欧姆接触。
如图15所示，背面金属层12与N型衬底11欧姆接触，通过背面金属层12能形成功率MOS器件的漏极端。
本发明的终端耐压结构的工作机理为：连接耐压环9与连接元胞环6、有源元胞7均采用沟槽结构，有源区1内的元胞导电多晶硅16、元胞绝缘氧化层15以及N型漂移区10形成有源区1的电容结构，耐压保护区3内的耐压导电多晶硅21、耐压绝缘氧化层22以及N型漂移区10形成耐压保护区3的电容结构。连接元胞环6内的元胞导电多晶硅16与连接耐压环9内的耐压导电多晶硅21保持等电位，在功率MOS器件耐压工作时，连接元胞环6内元胞导电多晶硅16的电位为零电位。
以N型MOS器件为例，当器件耐压工作时，第二主面27上的背面金属层12施加一个正电压，所述正电压使得N型漂移区10内耦合出正电荷，所述正电荷与N型漂移区10内的电子当达到电荷平衡时，其形成的耗尽层得到最大扩展，在连接耐压沟槽14与连接元胞沟槽13各自附近的耗尽层相接触之前，电压是由耐压保护区3内第一主面26上的耐压绝缘氧化层22所承担，当上述耗尽层相连通后，电压就由耗尽层所承担，使得器件有源区1内的电场可以横向至终端保护区2过渡扩展，避免出现击穿，而通过增加终端保护区2内耐压环8的数量就可以实现耐压保护区3耐压能力的提升，而耐压保护区3内的第一主面26上覆盖有耐压绝缘氧化层22，耐压绝缘氧化层22的厚度较厚，其耐压能力通常远远超过器件的耐压要求，因此，终端保护区2可以实现高于有源区1的耐压能力。
以一款130V的功率MOSFET器件为例，测试器件的漏源击穿电压BVdss，测试条件是漏源施加一个从零伏起始的扫描电压Vds，同时读取漏源漏电流Idss，当Idss升高至250uA时，此时的Vds即为器件的击穿电压BVdss，如图16、图17以及图18所示的仿真结果，仿真示意图中，横坐标为扫描电压Vds，纵坐标为漏源漏电流Idss。当只改变其耐压环8的数量时，没有耐压环8、设置一个耐压环8与设置两个耐压环8的击穿电压分别为128V、145V、148V，而当设置一个耐压环8时，其终端保护区2的尺寸只有10μm左右，若采用传统的场限环39与场板的终端耐压结构，其尺寸至少有30μm以上，并且对于这类利用电荷耦合实现耐压的功率器件，传统的场限环39的耐压结构因其耐压机理与有源区1的耐压机理不同，这两部分对于N型漂移区10的浓度要求各有侧重，因此，本发明构更适宜于这类利用电荷耦合实现耐压的功率器件，具有更高的性价比优势，适宜于批量生产。
Claims (10)
1.一种利用电荷耦合实现耐压的功率MOS器件，在所述功率MOS器件的俯视平面上，包括位于半导体基板的有源区和终端保护区，所述有源区位于半导体基板的中心区，终端保护区位于有源区的外圈并环绕包围所述有源区，终端保护区内包括邻接有源区的耐压保护区；在所述功率MOS器件的截面上，所述半导体基板包括位于上方的第一导电类型漂移区以及位于下方的第一导电类型衬底，所述第一导电类型衬底邻接第一导电类型漂移区，第一导电类型漂移区的上表面形成半导体基板的第一主面，第一导电类型衬底的下表面形成半导体基板的第二主面；其特征是：
在所述功率MOS器件的俯视平面上，耐压保护区内包括至少一个耐压环，耐压保护区内邻近有源区的耐压环形成连接耐压环；
在所述功率MOS器件的截面上，连接耐压环采用沟槽结构，所述连接耐压沟槽由第一主面垂直向下延伸，连接耐压沟槽的延伸深度小于第一导电类型漂移区的厚度，连接耐压沟槽的内壁及底壁覆盖有耐压绝缘氧化层，在覆盖有耐压绝缘氧化层的连接耐压沟槽内填充有耐压导电多晶硅；在连接耐压沟槽的槽口上方设有绝缘介质层，且所述绝缘介质层还覆盖在终端保护区第一主面上的耐压绝缘氧化层上，在所述绝缘介质层上设置耐压区金属；
在所述功率MOS器件的截面上，有源区内包括若干规则排布且相互平行分布的有源元胞，所述有源元胞采用沟槽结构，所述有源元胞沟槽从第一主面向下垂直向下延伸，有源元胞沟槽延伸的深度小于第一导电类型漂移层的厚度；在相邻有源元胞沟槽间相对应的内侧壁上覆盖有绝缘栅氧化层，有源元胞沟槽的底壁以及剩余的侧壁上覆盖有元胞绝缘氧化层，且在有源元胞沟槽内还填充有元胞导电多晶硅以及与所述绝缘栅氧化层对应的栅极导电多晶硅，栅极导电多晶硅通过栅极绝缘氧化层与有源元胞沟槽的侧壁连接，且栅极导电多晶硅通过绝缘栅氧化层分别与元胞导电多晶硅以及元胞绝缘氧化层相隔离；在相邻有源元胞沟槽间相对应的外壁侧上方设有第二导电类型阱区，在所述第二导电类型阱区内设有第一导电类型注入区，第一导电类型注入区以及第二导电类型阱区分别与对应的绝缘栅氧化层接触连接，栅极导电多晶硅的底端位于第二导电类型阱区的下方，第一导电类型注入区以及第二导电类型阱区与有源区金属欧姆接触，有源区金属通过绝缘介质层与栅极导电多晶硅相隔离；
有源区金属与耐压区金属电连接，且有源元胞沟槽内的元胞导电多晶硅与连接耐压沟槽内的耐压导电多晶硅保持等电位。
2.根据权利要求1所述的利用电荷耦合实现耐压的功率MOS器件，其特征是：在所述功率MOS器件的截面上，在连接耐压沟槽的槽口上方覆盖有连接导电多晶硅，所述连接导电多晶硅与连接耐压沟槽内的耐压导电多晶硅以及有源元胞沟槽内的元胞导电多晶硅相接触后电连接，绝缘介质层覆盖在连接导电多晶硅上，耐压区金属与连接导电多晶硅电连接。
3.根据权利要求1所述的利用电荷耦合实现耐压的功率MOS器件，其特征是：在所述功率MOS器件的俯视平面上，有源区包括位于所述有源区最外圈的连接元胞环，有源区内规则排布且相互平行分布的有源元胞位于连接元胞环内，所述连接耐压环与连接元胞环相平行；有源区内的有源元胞与连接元胞环相连；有源区内相互平行的有源元胞之间的间距相等。
4.根据权利要求3所述的利用电荷耦合实现耐压的功率MOS器件，其特征是：在所述功率MOS器件的截面上，连接元胞环采用沟槽结构，所述连接元胞沟槽由第一主面垂直向下延伸，连接耐压沟槽的延伸深度小于第一导电类型漂移区的厚度，连接元胞沟槽邻近有源元胞沟槽一侧上部的内侧壁上覆盖有绝缘栅氧化层，且连接元胞沟槽的底壁及剩余的侧壁上覆盖有元胞绝缘氧化层；连接元胞沟槽内填充有元胞导电多晶硅以及与绝缘栅氧化层相对应的栅极导电多晶硅，栅极导电多晶硅通过绝缘栅氧化层与连接元胞沟槽的侧壁相接触；
在所述功率MOS器件的截面上，在连接元胞沟槽远离连接耐压沟槽一侧的外壁侧上方设有第二导电类型阱区，第二导电类型阱区内设有第一导电类型注入区，所述第一导电类型注入区以及第二导电类型阱区均与绝缘栅氧化层相接触，且栅极导电多晶硅的底部位于第二导电类型阱区的下方，第一导电类型注入区以及第二导电类型阱区均与有源区第一主面上的有源区金属欧姆接触，有源区金属通过绝缘介质层分别与栅极导电多晶硅以及元胞导电多晶硅相隔离；连接元胞沟槽内的元胞导电多晶硅与连接耐压沟槽内的耐压导电多晶硅保持等电位。
5.根据权利要求4所述的利用电荷耦合实现耐压的功率MOS器件，其特征是：在所述功率MOS器件的截面上，在连接耐压沟槽的槽口上方覆盖有连接导电多晶硅，所述连接导电多晶硅与连接耐压沟槽内的耐压导电多晶硅以及连接元胞沟槽内的元胞导电多晶硅相接触后电连接，绝缘介质层覆盖在连接导电多晶硅上，耐压区金属与连接导电多晶硅电连接。
6.根据权利要求4所述的利用电荷耦合实现耐压的功率MOS器件，其特征是：所述耐压保护区内具有多个耐压环时，耐压保护区内的耐压环相互平行。
7.一种利用电荷耦合实现耐压的功率MOS器件的制备方法，其特征是，所述功率MOS器件的制备方法包括如下步骤：
（a）、提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面与第二主面，在第一主面与第二主面间包括第一导电类型漂移区以及位于所述第一导电类型漂移区下方的第一导电类型衬底；
（b）、在上述半导体基板的第一主面上淀积硬掩膜层，选择性地掩蔽和刻蚀所述硬掩膜层，以得到所需贯通硬掩膜层的硬掩膜窗口；
（c）、利用上述硬掩膜窗口对半导体基板的第一主面进行各向异性干法刻蚀，以在第一导电类型漂移区内形成沟槽，所述沟槽在第一导电类型漂移区的深度小于第一导电类型漂移区的厚度，所述沟槽包括位于耐压保护区内的连接耐压沟槽以及位于有源区内的有源元胞沟槽；
（d）、去除上述第一主面上的硬掩膜层，并在半导体基板的第一主面以及上述沟槽内生长绝缘氧化层；
（e）、在上述第一主面上淀积导电多晶硅，所述导电多晶硅覆盖在第一主面上的绝缘氧化层上，并填充在沟槽内；
（f）、选择性地掩蔽和刻蚀上述导电多晶硅，得到位于连接耐压沟槽内的耐压导电多晶硅、位于有源元胞沟槽内的元胞导电多晶硅以及覆盖在绝缘氧化层上并与耐压导电多晶硅、元胞导电多晶硅接触电连接的连接导电多晶硅；
（g）、选择性的刻蚀第一主面上的绝缘氧化层，以去除有源区第一主面上的绝缘氧化层，同时去除有源元胞沟槽内远离连接耐压沟槽一侧侧壁上的绝缘氧化层以及对应的元胞导电多晶硅，以得到位于有源元胞沟槽内的元胞绝缘氧化层、覆盖终端保护区第一主面上以及连接耐压沟槽内的耐压绝缘氧化层以及形成于有源元胞沟槽内的栅极孔；
（h）、在上述的栅极孔内生长绝缘栅氧化层，所述绝缘栅氧化层覆盖在与栅极孔对应的有源元胞沟槽的侧壁、与栅极孔对应的元胞导电多晶硅的表面以及栅极孔孔底对应的元胞绝缘氧化层；
（i）、在上述栅极孔内淀积栅极导电多晶硅，所述栅极导电多晶硅填充在生长有绝缘栅氧化层的栅极孔内；
（j）、在上述第一主面上，自对准注入第二导电类型杂质离子，并通过高温推结形成位于有源区内的第二导电类型阱区，所述第二导电类型阱区与绝缘栅氧化层接触，且第二导电类型阱区位于栅极导电多晶硅底端的上方；
（k）、在上述第一主面上，进行第一导电类型杂质离子注入，并通过高温推结形成位于第二导电类型阱区内的第一导电类型注入区，所述第一导电类型注入区与绝缘栅氧化层相接触；
（l）、在上述第一主面上淀积绝缘介质层，并选择性地刻蚀所述绝缘介质层，以形成所需贯通绝缘介质层的接触孔，所述接触孔包括耐压区接触孔以及有源区接触孔；
（m）、在上述第一主面上淀积金属层，并选择性的刻蚀金属层，以得到位于有源区内的有源区金属以及位于耐压保护区的耐压区金属，所述耐压区金属通过耐压区接触孔与连接导电多晶硅电连接，有源区金属通过有源区接触孔与第一导电类型注入区以及第二导电类型阱区欧姆接触，有源区金属与耐压区金属电连接；
（n）、在半导体基板的第二主面上淀积背面金属层，所述背面金属层与第一导电类型衬底欧姆接触。
8.根据权利要求6所述利用电荷耦合实现耐压的功率MOS器件的制备方法，其特征是：述半导体基板的材料包括硅，绝缘氧化层的厚度为2000à~10000à。
9.根据权利要求6所述利用电荷耦合实现耐压的功率MOS器件的制备方法，其特征是：所述步骤（c）中，得到的沟槽还包括呈环状的连接元胞沟槽，有源元胞沟槽均位于环状的连接元胞沟槽内，连接元胞沟槽邻近有源元胞沟槽一侧上部的内侧壁上覆盖有绝缘栅氧化层，且连接元胞沟槽的底壁及剩余的侧壁上覆盖有元胞绝缘氧化层；连接元胞沟槽内填充有元胞导电多晶硅以及与绝缘栅氧化层相对应的栅极导电多晶硅，栅极导电多晶硅通过绝缘栅氧化层与连接元胞沟槽的侧壁相接触，且栅极导电多晶硅通过绝缘栅氧化层分别与元胞导电多晶硅以及元胞绝缘氧化层相隔离
在所述功率MOS器件的截面上，在连接元胞沟槽远离连接耐压沟槽一侧的外壁侧上方设有第二导电类型阱区，第二导电类型阱区内设有第一导电类型注入区，所述第一导电类型注入区以及第二导电类型阱区均与绝缘栅氧化层相接触，且栅极导电多晶硅的底部位于第二导电类型阱区的下方，第一导电类型注入区以及第二导电类型阱区均与有源区第一主面上的有源区金属欧姆接触，有源区金属通过绝缘介质层分别与栅极导电多晶硅以及元胞导电多晶硅相隔离。
10.根据权利要求6所述利用电荷耦合实现耐压的功率MOS器件的制备方法，其特征是：所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。
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