CN104616982A - 沟槽栅蚀刻方法 - Google Patents

沟槽栅蚀刻方法 Download PDF

Info

Publication number
CN104616982A
CN104616982A CN201510016216.1A CN201510016216A CN104616982A CN 104616982 A CN104616982 A CN 104616982A CN 201510016216 A CN201510016216 A CN 201510016216A CN 104616982 A CN104616982 A CN 104616982A
Authority
CN
China
Prior art keywords
mask
silicon substrate
groove
silica zone
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510016216.1A
Other languages
English (en)
Inventor
肖强
罗海辉
杨鑫著
易鹏程
蒋明明
文高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuzhou CRRC Times Electric Co Ltd
Original Assignee
Zhuzhou CSR Times Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuzhou CSR Times Electric Co Ltd filed Critical Zhuzhou CSR Times Electric Co Ltd
Priority to CN201510016216.1A priority Critical patent/CN104616982A/zh
Publication of CN104616982A publication Critical patent/CN104616982A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)

Abstract

本发明涉及沟槽栅蚀刻方法，包括以下步骤：在硅衬底上形成不被氧化的掩膜，在硅衬底和掩膜之间形成第一界面，在掩膜的预定区开有露出硅衬底的窗口；对硅衬底进行氧化，在第一界面的与窗口相邻的区域形成二氧化硅区，二氧化硅区与硅衬底之间形成朝向二氧化硅区圆滑凸出的第二界面；在掩膜的遮蔽下，从窗口朝向硅衬底的内部进行蚀刻而形成沟槽，除去掩膜和二氧化硅区，第二界面形成沟槽的顶角区的圆滑过渡。根据本发明的方法，能够方便地实现沟槽顶角的圆化，简化了沟槽栅的制造工艺。

Description

沟槽栅蚀刻方法
技术领域
本发明涉及半导体领域，特别涉及沟槽栅蚀刻方法。
背景技术
在现有技术的场效应晶体管通常包括三极，即源极、漏极和栅极，其中栅极用于控制源极和漏极的导通和断开。也就是说，栅极实际上是场效应晶体管的控制极。对于以半导体硅为衬底的场效应晶体管来说，通过在栅极外加电压，可将硅衬底体内地载流子(电子或空穴)吸引到表面，使栅极下方的衬底表面电荷积累形成导电沟道。为了缩短电流路径、减小损耗，通常可将表面的平面栅结构改进为沟槽栅结构。
在构造沟槽栅时，为了防止沟槽尖锐的顶角产生尖端放电现象而击穿栅极氧化层并使栅极失效，需要对在形成沟槽后，再对顶角进行圆化处理，这使得沟槽栅的制造工艺变得复杂。
发明内容
针对上述问题，本发明提出了一种沟槽栅蚀刻方法。根据本发明的方法，能够方便地实现沟槽顶角的圆化，简化了沟槽栅的制造工艺。
本发明的沟槽栅蚀刻方法，包括以下步骤：在硅衬底上形成不被氧化的掩膜，在硅衬底和掩膜之间形成第一界面，在掩膜的预定区开有露出硅衬底的窗口；对硅衬底进行氧化，在第一界面的与窗口相邻的区域形成二氧化硅区，二氧化硅区与硅衬底之间形成朝向二氧化硅区圆滑凸出的第二界面；在掩膜的遮蔽下，从窗口朝向硅衬底的内部进行蚀刻而形成沟槽；除去掩膜和二氧化硅区，第二界面形成沟槽的顶角区的圆滑过渡。
根据本发明的方法，通过在第一界面的与窗口相邻的区域形成二氧化硅区，在硅衬底内形成沟槽的同时就完成了沟槽的顶角区的圆化，从而简化了沟槽栅蚀刻的工艺步骤。此外，还应注意地是，在现有技术中通常将在掩膜上设置窗口来氧化窗口区的硅(即，硅局部氧化)用于浅槽隔离，以实现制备特大规模集成器件和/或电路。但是，在第一界面处形成的二氧化硅区是无用的过渡区，并且会导致掩膜翘起而降低器件的集成度并且会影响器件的平坦度，因此，在现有技术中需要严格避免出现二氧化硅区。而在本发明的方法中，特意产生二氧化硅去并且创造性地利用二氧化硅区来实现沟槽栅的顶角的圆化，克服了现有技术中必须严格避免在第一界面处出现二氧化硅区的技术偏见。
在一个实施例中，掩膜为在硅衬底的表面生长的氮化硅层或二氧化硅层。这种掩膜会阻止氧穿过掩膜扩散到硅衬底内，因此氧仅能经第一界面向硅衬底的内部扩散并且在掩膜和硅衬底之间生成具有圆滑界面(即第二界面)的二氧化硅区。此外，氮化硅层能很好地抑制杂质和潮气向硅衬底内的扩散。
在一个实施例中，氧化的温度在850到1150摄氏度之间，氧化时间在30-250分钟之间。在这种条件下，二氧化硅区发育良好，以有助于实现沟槽栅的顶角区的圆化。
在一个实施例中，以各向异性的蚀刻来形成沟槽。优选地，该各向异性的蚀刻为等离子蚀刻。等离子蚀刻具有优异的方向性，并且所蚀刻的沟槽的侧壁几乎为垂直，这非常有利于提高沟槽栅的性能。此外，等离子蚀刻可选择对硅具有良好选择性的气体，例如氯气、氯化氢气体等以保证在形成沟槽的同时不会破坏二氧化硅区。
在一个实施例中，以各向同性的蚀刻除去掩膜和二氧化硅区。在一个优选的实施例中，各向同性的蚀刻为湿法腐蚀，其中除去氮化硅层使用的试剂为磷酸，除去二氧化硅层或二氧化硅区使用的试剂为氢氟酸。湿法腐蚀是各向同性的并且对腐蚀区具有良好的选择性。因此，在使用湿法腐蚀去除掉掩膜和二氧化硅区后，硅衬底几乎不会被损坏，二氧化硅区与硅衬底之间的圆滑的第二界面也不会被破坏，这有助于实现沟槽栅的顶角区的圆化。
在一个实施例中，该方法还包括在除去掩膜和二氧化硅区后，将沟槽的侧壁进行氧化以形成氧化层，然后以各向同性的蚀刻除去氧化层。先氧化沟槽的侧壁，然后再除去氧化层，能够将沟槽侧壁上的缺陷去除，即对沟槽的侧壁完成了一次修复处理，这有助于提高沟槽栅或场效应晶体管的性能。特别地，各向同性的蚀刻方式不会在修复后的侧壁上遗留尖锐的凸起或凹陷，从而避免了尖端放电现象而击穿栅极氧化层的问题。
在一个实施例中，以热氧化的方式对沟槽的侧壁的进行氧化以形成氧化层。
在一个实施例中，以湿法腐蚀除去氧化层，所使用的试剂为氢氟酸。
与现有技术相比，本发明的优点在于：(1)通过在掩膜和硅衬底之间形成第一界面，并且在第一界面的与窗口相邻的区域形成二氧化硅区，在硅衬底内形成沟槽的同时，就完成了沟槽的顶角区的圆化，从而简化了沟槽栅蚀刻的工艺步骤。(2)本发明的方法还克服了现有技术中的不能在掩膜和硅衬底的表面之间产生二氧化硅区的技术偏见。
附图说明
在下文中将基于实施例并参考附图来对本发明进行更详细的描述。其中：
图1到4示意性显示了根据本发明的方法步骤。
图5是图2中A部分的放大视图。
图6是图3中B部分的放大视图。
在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例。
具体实施方式
图1到图4示意性地显示了根据本发明的方法。下面将结合附图对本发明的方法作进一步说明。
如图1所示，在硅衬底1的表面上形成掩膜2，在掩膜2的预定区开有露出硅衬底1的窗口3。应注意，掩膜2选择为不能被氧化的材料，例如可以为氮化硅(Si3N4)或二氧化硅(SiO2)。氮化硅掩膜2通常可以使用低压化学气相沉积或离子体增强化学气相沉积的方式在沉积在硅衬底1的表面上。下面以氮化硅为例进行描述。
窗口3可通过现有技术中的光刻、蚀刻等步骤而形成在掩膜2上。具体来说，可以首先在硅衬底1的表面上形成完整的掩膜2，在掩膜2和硅衬底1之间形成第一界面10。然后在掩膜2上设置光刻胶，通过光刻将掩膜2的预定区处的光刻胶去除。接下来就可以将预定区处的掩膜蚀刻掉而形成窗口3。对于氮化硅掩膜2而言，可使用磷酸水溶液来腐蚀氮化硅掩膜。对于二氧化硅掩膜，可以使用氢氟酸来腐蚀。这些都是本领域的技术人员所熟知的，这里不再赘述。最后，将残留的光刻胶全部去除。
接下来，将图1所示的带有掩膜2和窗口3的硅衬底1进行氧化。通常，可以使用卧式氧化炉或立式氧化炉(未示出)来进行氧化。多个硅衬底1被同时装载到氧化炉的炉管内，以提高氧化效率。
在硅衬底1的氧化过程中，不但窗口3处的硅被氧化成二氧化硅6，而且在靠近窗口3的氮化硅掩膜2和硅衬底1之间的界面(即第一界面10)处也生长出二氧化硅区4，并且二氧化硅区4与硅衬底1之间的第二界面5朝向二氧化硅区4圆滑地凸出，如图5所示。图2示意性地显示了氧化之后的硅衬底1。由于掩膜2的阻挡，氧仅能从窗口3处扩散到硅衬底1内，并且在硅衬底1中的扩散行为是各向同性的，因此二氧化硅区4与硅衬底1之间的第二界面5是圆滑的。由于二氧化硅区4的厚度比原位的硅更厚，因此在氮化硅掩膜2下的二氧化硅区4的生长将抬高氮化硅掩膜2的边缘，产生所谓的“鸟嘴区”12，如图5所示。
在现有技术中，使用硅局部氧化法(也就是本发明所采用的，在掩膜2上设置窗口3来氧化窗口3处的硅)进行浅槽隔离来制备特大规模集成器件和/或电路时，“鸟嘴区”会形成无用的过渡区，这大大降低了器件的集成度并且会影响器件的平坦度。由此，在现有技术中需要严格避免出现“鸟嘴区”。但是，在本发明的方法中，需要特意产生“鸟嘴区”，并且使用“鸟嘴区”来完成沟槽栅的顶角的圆化，这将在下文中详细描述。为此，在一个实施例中，可将硅衬底1的氧化的温度在850到1150摄氏度之间，氧化时间在30-250分钟之间，以使得“鸟嘴区”能充分发育。
接着，在硅衬底1上制造沟槽。在掩膜2的遮蔽作用下，从窗口3朝向硅衬底1的内部进行蚀刻而形成沟槽8，图3示意性地显示了蚀刻之后的状况。在一个实施例中，可以使用等离子蚀刻来完成蚀刻沟槽8。这是由于，等离子蚀刻具有优异的方向性，所产生的沟槽8的侧壁9几乎为垂直，这对于提高沟槽栅的性能非常有利。在一个实施例中，可以选用氯气或氯化氢气体作为反应气体以提高等离子蚀刻对于硅衬底1的选择性。这是由于，这种反应气体不会与氮化硅掩膜2发生反应，所以处于掩膜2下方的二氧化硅区4受到保护而不会被蚀刻掉，如图6所示。
最后，除去硅衬底1上的掩膜2和二氧化硅区4，如图4所示。在二氧化硅区4与硅衬底1之间的圆滑的第二界面5就形成沟槽8的顶角区的圆滑过渡。这样，在完成蚀刻沟槽8的同时，就完成了顶角的圆化，从而节省了操作步骤，简化了工艺。在一个实施例中，首先使用磷酸腐蚀掉氮化硅掩膜2，然后再使用氢氟酸腐蚀掉二氧化硅区4。这种腐蚀过程是各向同性的并且对腐蚀区具有良好的选择性，保证了在腐蚀去除掉掩膜2和二氧化硅区4后，硅衬底1几乎不会被损坏，圆滑的第二界面5也不会被破坏，从而实现沟槽栅的顶角区的圆化。
应理解地是，当二氧化硅层作为掩膜2时，应当使用氢氟酸腐蚀掉掩膜2。
优选地，还可以在除去掩膜2和二氧化硅区4之后，再将沟槽8的侧壁9进行氧化以形成氧化层(未示出)，然后以各向同性的蚀刻方式除去该氧化层。这样能够将侧壁9上的缺陷去除，即对沟槽8的侧壁9完成了一次修复处理，这有助于提高沟槽栅或场效应晶体管的性能。特别是，修复后的侧壁9上不再有尖锐的凸起或凹陷，从而避免了尖端放电现象而击穿栅极氧化层的问题。在一个实施例中，以热氧化的方式对沟槽的侧壁9的进行氧化以形成氧化层。在另一个实施例中，以湿法腐蚀除去氧化层，所使用的试剂为氢氟酸。
虽然已经参考优选实施例对本发明进行了描述，但在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

Claims (10)

1.一种沟槽栅蚀刻方法，包括以下步骤：
在硅衬底上形成不被氧化的掩膜，在所述硅衬底和掩膜之间形成第一界面，在所述掩膜的预定区开有露出硅衬底的窗口，
对所述硅衬底进行氧化，在所述第一界面的与所述窗口相邻的区域形成二氧化硅区，所述二氧化硅区与所述硅衬底之间形成朝向所述二氧化硅区圆滑凸出的第二界面，
在所述掩膜的遮蔽下，从所述窗口朝向硅衬底的内部进行蚀刻而形成沟槽，
除去所述掩膜和二氧化硅区，所述第二界面形成沟槽的顶角区的圆滑过渡。
2.根据权利要求1所述的方法，其特征在于，所述掩膜为在所述硅衬底的表面生长的氮化硅层或二氧化硅层。
3.根据权利要求也1或2所述的方法，其特征在于，所述氧化的温度在850到1150摄氏度之间，氧化时间在30-250分钟之间。
4.根据权利要求1到3中任一项所述的方法，其特征在于，以各向异性的蚀刻方式来形成所述沟槽。
5.根据权利要求4所述的方法，其特征在于，所述各向异性的蚀刻方式为等离子蚀刻。
6.根据权利要求2到5中任一项所述的方法，其特征在于，以各向同性的蚀刻除去所述掩膜和二氧化硅区。
7.根据权利要求6所述的方法，其特征在于，所述各向同性的蚀刻为湿法腐蚀，其中除去所述氮化硅层使用的试剂为磷酸，除去所述二氧化硅层或二氧化硅区使用的试剂为氢氟酸。
8.根据权利要求1到7中任一项所述的方法，其特征在于，在除去所述掩膜和所述二氧化硅区后，将所述沟槽的侧壁进行氧化以形成氧化层，然后以各向同性的蚀刻方式除去所述氧化层。
9.根据权利要求8所述的方法，其特征在于，以热氧化的方式对所述沟槽的侧壁的进行氧化以形成氧化层。
10.根据权利要求8或9所述的方法，其特征在于，以湿法腐蚀除去所述氧化层，所使用的试剂为氢氟酸。
CN201510016216.1A 2015-01-13 2015-01-13 沟槽栅蚀刻方法 Pending CN104616982A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510016216.1A CN104616982A (zh) 2015-01-13 2015-01-13 沟槽栅蚀刻方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510016216.1A CN104616982A (zh) 2015-01-13 2015-01-13 沟槽栅蚀刻方法

Publications (1)

Publication Number Publication Date
CN104616982A true CN104616982A (zh) 2015-05-13

Family

ID=53151378

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510016216.1A Pending CN104616982A (zh) 2015-01-13 2015-01-13 沟槽栅蚀刻方法

Country Status (1)

Country Link
CN (1) CN104616982A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447507A (zh) * 2019-08-30 2021-03-05 株洲中车时代半导体有限公司 一种提高沟槽栅击穿特性的goi测试样片制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1400650A (zh) * 2001-08-06 2003-03-05 旺宏电子股份有限公司 浅沟槽隔离的形成方法
US20090197380A1 (en) * 2007-12-27 2009-08-06 Kyu-Ok Lee Method for manufacturing a recessed gate transistor
CN103632939A (zh) * 2012-08-15 2014-03-12 上海华虹宏力半导体制造有限公司 优化功率器件沟槽顶部圆角的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1400650A (zh) * 2001-08-06 2003-03-05 旺宏电子股份有限公司 浅沟槽隔离的形成方法
US20090197380A1 (en) * 2007-12-27 2009-08-06 Kyu-Ok Lee Method for manufacturing a recessed gate transistor
CN103632939A (zh) * 2012-08-15 2014-03-12 上海华虹宏力半导体制造有限公司 优化功率器件沟槽顶部圆角的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447507A (zh) * 2019-08-30 2021-03-05 株洲中车时代半导体有限公司 一种提高沟槽栅击穿特性的goi测试样片制造方法

Similar Documents

Publication Publication Date Title
JP5127137B2 (ja) 半導体素子の製造方法
TWI384560B (zh) 製造具有凹閘之半導體元件之方法
KR100799121B1 (ko) 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
KR20020077073A (ko) 트렌치 분리 구조의 형성 방법 및 반도체 장치
JP2007035860A (ja) 半導体装置の製造方法
JP2008085341A (ja) 半導体素子のリセスゲートの製造方法
KR100700332B1 (ko) 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
CN101770974A (zh) 浅沟槽隔离结构的制造方法
CN104282543A (zh) 应用于沟槽型mos器件的沟槽栅及其制备方法
JP2007019468A (ja) 半導体装置の製造方法
JP2010238725A (ja) 半導体装置及びその製造方法
CN102005373B (zh) 栅极及功率场效应管的制造方法
CN108899281A (zh) 横向扩散金属氧化物半导体的制备方法
CN101202232B (zh) 半导体器件的形成方法及半导体器件
US8058128B2 (en) Methods of fabricating recessed channel metal oxide semiconductor (MOS) transistors
CN104616982A (zh) 沟槽栅蚀刻方法
CN105575761B (zh) 沟槽型功率器件的制造方法和沟槽型功率器件
KR20070066485A (ko) 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100772562B1 (ko) 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
CN104282572A (zh) Vdmos器件制造方法
CN101937840B (zh) 栅氧化层形成方法
CN102222617B (zh) 高密度沟槽式功率半导体结构的制造方法
JP3844239B2 (ja) 半導体装置の製造方法
KR100646934B1 (ko) 반도체 소자의 질화막 제거 방법
CN104517887A (zh) 一种制作半导体器件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150513