CN103390583B - 半导体集成器件及其制作方法 - Google Patents

Abstract

本发明实施例公开了一种半导体集成器件及其制作方法，该方法包括：提供基底，该基底包括有源区和隔离区、电阻形成层和牺牲层；去除部分牺牲层材料和电阻形成层材料，在形成伪栅和电阻，伪栅包括部分电阻形成层材料和牺牲层材料，电阻仅包括部分电阻形成层材料，电阻的表面高度低于伪栅的表面高度；形成第一介质层；平坦化第一介质层，仅暴露出伪栅表面；形成金属栅开口；填充金属栅开口，得到金属栅极。本发明实施例通过在电阻形成层表面上设置牺牲层，之后去除电阻上方的牺牲层，而保留伪栅区域的牺牲层，使伪栅表面的高度高于电阻表面的高度，避免在后续平坦化过程中损伤到电阻表面，使电阻的阻值满足设计要求，提高了半导体集成器件的良率。

Description

半导体集成器件及其制作方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体集成器件及其制作方法。

背景技术

随着半导体器件集成度的不断提高，往往需要将多种类型的器件集成在一起进行制作，如将多晶硅电阻与MOS器件在同一工艺过程中制作，并且，随着半导体工艺技术节点的降低，传统采用材料为二氧化硅的栅介质层和材料为多晶硅的栅电极层的MOS器件出现了漏电量增加和栅电极层损耗等问题，为解决该问题，现有技术中提出了采用高K材料代替二氧化硅制作栅介质层，采用金属材料代替多晶硅制作栅电极层（简称高K金属栅，HKMG），随之而来出现的将多晶硅电阻与采用HKMG工艺制作的MOS器件集成在一起的集成器件制作工艺也成为了现在研究的热点。

在美国专利US6406956中提供了一种集成多晶硅电阻和高K金属栅的半导体器件及其制作方法，该方法流程图如图1所示，包括：

步骤S101：提供基底，所述基底包括有源区和隔离区、位于所述有源区表面上的伪栅、位于所述隔离区表面上的多晶硅电阻，所述多晶硅电阻与伪栅同时形成；步骤S102：在所述基底表面上形成第一介质层，所述第一介质层为第零层间介质层（ILD0），并平坦化ILD0，暴露出伪栅和多晶硅电阻表面；

步骤S103：在多晶硅电阻表面上形成保护层；

步骤S104：以所述保护层为掩膜，去除所述伪栅，形成沟槽；

步骤S105：去除所述多晶硅电阻表面上的保护层；

步骤S106：在所述沟槽底部形成高K介质层，在沟槽内的高K介质层上填充金属材料直至金属材料填满所述沟槽，以形成金属栅极层，此时金属栅极层同时覆盖了多晶硅电阻的表面；

步骤S107：采用化学机械研磨（CMP）工艺磨抛金属栅极层表面，暴露出ILD0材料，即同时形成了金属栅极和多晶硅电阻。

在实际生产过程中发现，采用上述方法制作出的半导体集成器件良率往往不符合要求，尤其是多晶硅电阻的阻值往往低于设计值。

发明内容

为解决上述技术问题，本发明实施例提供了一种半导体集成器件及其制作方法，将多晶硅电阻与高K金属栅集成，且多晶硅电阻的阻值满足了设计要求，提高了半导体集成器件的良率。

为解决上述问题，本发明实施例提供了如下技术方案：

一种半导体集成器件制作方法，包括：

提供基底，所述基底包括有源区和隔离区、覆盖所述有源区和隔离区表面的电阻形成层和覆盖所述电阻形成层表面的牺牲层；

去除部分牺牲层材料和电阻形成层材料，以在所述有源区表面上形成伪栅，在所述隔离区表面上形成电阻，其中，所述伪栅包括部分电阻形成层材料及位于其表面上的牺牲层材料，所述电阻仅包括部分电阻形成层材料，所述电阻的表面高度低于所述伪栅的表面高度；

在基底表面上形成第一介质层；

平坦化所述第一介质层，仅暴露出所述伪栅表面；

以所述第一介质层为掩膜，去除伪栅区域的电阻形成层材料和牺牲层材料，在所述第一介质层表面内形成金属栅开口；

填充所述金属栅开口，得到金属栅极。

优选的，所述金属栅极的厚度为所述电阻厚度的1.1倍-2倍。

优选的，所述牺牲层的材料为对所述电阻形成层材料的刻蚀选择比高于10:1的材料。

优选的，所述电阻形成层材料为多晶硅或掺杂的多晶硅，所述电阻形成层的厚度为

优选的，所述牺牲层材料为SiGe或掺杂的SiGe。

优选的，所述牺牲层的厚度为

优选的，所述在基底表面上形成第一介质层的过程具体为：

在基底表面上形成阻挡层，所述阻挡层覆盖所述伪栅表面和电阻表面；

在所述阻挡层表面上形成所述第一介质层。

优选的，所述阻挡层的材料为氮化硅，所述阻挡层的厚度为

优选的，所述基底还包括位于所述有源区表面上的衬垫氧化层，所述衬垫氧化层材料为氧化硅。

优选的，所述在所述有源区表面上形成伪栅，在所述隔离区表面上形成电阻的过程具体为：

采用光刻工艺在所述牺牲层表面上形成具有隔离区图形的第一感光层，以具有隔离区图形的第一感光层为掩膜，去除所述隔离区表面上的全部牺牲层材料，暴露出所述隔离区表面上的电阻形成层材料；

去除所述第一感光层；

采用光刻工艺在牺牲层表面上和所述电阻形成层表面上形成具有伪栅图形和电阻图形的第二感光层，以具有伪栅图形和电阻图形的第二感光层为掩膜，去除未被所述第二感光层覆盖的牺牲层材料和电阻形成层材料，暴露出所述衬垫氧化层材料，形成所述伪栅和电阻。

优选的，所述去除部分牺牲层材料的工艺为：等离子刻蚀工艺或化学试剂刻蚀工艺。

优选的，所述等离子刻蚀工艺中采用的气体为热HCl气体。

优选的，所述填充所述金属栅开口，得到金属栅极的过程为：

在所述金属栅开口的底部和侧壁形成栅介质层；

在金属栅开口内填充栅金属，直至填满所述金属栅开口，形成栅金属层；

去除所述第一介质层表面上的栅金属层材料，使所述第一介质层表面齐平，得到所述金属栅极。

优选的，所述栅介质层材料为高K材料。

优选的，所述栅介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌中的至少一种。

优选的，所述栅金属层为单一覆层或多层堆叠结构。

优选的，所述栅金属层为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。

优选的，所述栅金属层为多层堆叠结构时，所述栅金属层包括：

位于所述栅介质层表面上的功函数层；

位于所述功函数层表面上的第二栅金属层，所述第二栅金属层材料可以为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。

优选的，所述功函数层材料为钛、氮化钛、铊、钛铝或氮化铊。

优选的，所述在基底表面上形成第一介质层之前，还包括：

在所述伪栅两侧的有源区表面内形成源和漏。

优选的，形成所述金属栅极之后，还包括：

在所述第一介质层表面上形成第二介质层；

形成贯穿所述第二介质层和第一介质层的多个通孔，暴露出源漏材料、金属栅极材料和电阻两端；

在所述通孔内填充连接线金属，形成插塞，以对所述半导体集成器件进行电连接。

本发明实施例还公开了一种半导体集成器件，该器件包括：

隔离区和有源区；

位于所述隔离区表面上的电阻；

位于所述有源区表面上的金属栅极；

其中，所述电阻的表面高度低于所述金属栅极的表面高度，所述电阻与所述有源区电性绝缘。

优选的，所述金属栅极包括：

位于所述有源区表面上的栅介质层；

位于所述栅介质层表面上的栅金属层，所述栅金属层为单一覆层或多层堆叠结构。

优选的，所述有源区包括源和漏，该半导体集成器件还包括：

覆盖所述电阻表面、源漏表面和金属栅极侧壁的阻挡层；

仅覆盖所述阻挡层表面的第一介质层；

覆盖所述第一介质层表面和所述金属栅极上表面的第二介质层；

贯穿所述第二介质层和第一介质层的多个插塞，所述多个插塞分别与源漏、金属栅极和电阻两端电连接。

与现有技术相比，上述技术方案具有以下优点：

本发明实施例所提供的技术方案，通过在电阻形成层表面上设置牺牲层，之后去除电阻上方的牺牲层，而保留伪栅区域的牺牲层，从而使伪栅表面的高度高于电阻表面的高度，从而避免了在后续第一介质层平坦化以及金属栅层平坦化过程中损伤到电阻表面，使电阻的阻值满足设计要求，提高了半导体集成器件的良率。

并且，本发明实施例中的电阻与伪栅在同一光刻和刻蚀过程中形成，从而使电阻制作过程能够与高K金属栅的制作过程集成。

进一步的，本实施例中的牺牲层材料为对所述电阻形成层材料的刻蚀选择比高的材料，从而减小了在去除牺牲层材料时对电阻形成层表面的伤害，进而保证了电阻表面具有良好的光滑度和平整度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中集成多晶硅电阻和高K金属栅的半导体器件制作方法流程示意图；

图2为本发明实施例提供的半导体集成器件制作方法的流程图；

图3-12为本发明实施例提供的半导体集成器件制作方法各步骤的剖面图。

具体实施方式

正如背景技术部分所述，采用现有技术中的方法制作出的集成半导体器件的良率往往不能满足要求，尤其是与高K金属栅集成的多晶硅电阻的阻值往往低于设计值，发明人研究发现，出现这种问题的根本原因在于，现有技术中的多晶硅电阻结构的表面高度与伪栅结构的表面高度相同，在对金属栅极层进行化学机械研磨的过程中，由于要暴露出第一介质层材料，即要暴露出多晶硅电阻表面，从而导致在栅电极层的CMP过程中，不可避免的会损伤多晶硅电阻表面，即会去除部分多晶硅电阻材料，从而导致多晶硅电阻的阻值小于设计值。

基于上述研究的基础上，本发明实施例提供了一种半导体基础器件及其制作方法，该方法包括以下步骤：

提供基底，所述基底包括有源区和隔离区、覆盖所述有源区和隔离区表面的电阻形成层和覆盖所述电阻形成层表面的牺牲层；

去除部分牺牲层材料和电阻形成层材料，以在所述有源区表面上形成伪栅，在所述隔离区表面上形成电阻，其中，所述伪栅包括部分电阻形成层材料及位于其表面上的牺牲层材料，所述电阻仅包括部分电阻形成层材料，所述电阻的表面高度低于所述伪栅的表面高度；

在基底表面上形成第一介质层，该第一介质层覆盖所述伪栅表面、电阻表面以及除所述伪栅和电阻之外的有源区和隔离区表面；

平坦化所述第一介质层，仅暴露出所述伪栅表面；

以所述第一介质层为掩膜，去除伪栅区域的电阻形成层材料和牺牲层材料，在所述第一介质层表面内形成金属栅开口；

填充所述金属栅开口，得到金属栅极。

本发明实施例所提供的技术方案，通过在电阻形成层表面上设置牺牲层，之后去除电阻上方的牺牲层，而保留伪栅区域的牺牲层，从而使伪栅表面的高度高于电阻表面的高度，避免了后续平坦化过程对电阻的伤害，使电阻的阻值满足设计要求，提高了半导体集成器件的良率。

以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

本发明实施例提供了一种半导体集成器件制作方法，其流程图如图2所示，各步骤的剖面图如图3-图12所示，该方法包括以下步骤：

步骤S201：如图3所示，提供基底，所述基底包括有源区101、隔离区102、覆盖所述有源区101和隔离区102表面的电阻形成层104和覆盖所述电阻形成层104表面的牺牲层105；

优选的，本实施例中的隔离区102可以为浅槽隔离（STI）区，具体的，所述基底还可以包括，一半导体衬底，一般为硅衬底（图中未示出），位于所述硅衬底表面上的外延层（图中未示出），位于所述外延层表面内的N型和P型阱区，所述隔离区102位于N型阱区和P型阱区之间，或者在N型和P型阱区的表面内，以隔离不同的器件。本实施例中的有源区101即为被隔离区102隔离开用于制作有源器件的区域，当然，该有源区101内也可具有掺杂粒子，即该有源区101可为N型或P型阱区。

本实施例中可采用化学气相淀积（简称CVD）工艺在硅衬底上一次性生长N型或P型外延层，外延层的厚度可按照器件的具体应用要求确定。之后，采用离子注入工艺形成N阱和P阱，在进行离子注入前，可在外延层表面上形成注入氧化层，以保护外延层免受玷污、阻止离子注入过程对衬底的损伤、控制离子注入深度等。

在形成N阱和P阱之后，可先在外延层表面上形成一隔离氧化层，在隔离氧化物层上形成一第一阻挡层（一般为氮化硅层），之后通过光刻工艺和刻蚀工艺在外延层表面内形成STI浅沟槽。

需要说明的是，所述“外延层表面上”是指由外延层表面向上的区域，该区域不属于外延层本身；所述“外延层表面内”是指由外延层表面向下延伸的一定深度的区域，该区域属于外延层的一部分，其余描述类同。

在进行STI氧化物填充之前，还应在STI浅沟槽底部和侧壁形成沟槽衬垫氧化物层，以改善硅衬底与沟槽填充氧化物之间的界面特性。之后可采用CVD工艺进行沟槽氧化物的填充，所述沟槽衬垫氧化物层和沟槽氧化物一般均为氧化硅，完成沟槽氧化物的填充后通过化学机械抛光CMP工艺去除STI浅沟槽之外多余的沟槽氧化物，使所述基底表面齐平，得到多个浅槽隔离（STI）区，之后再去除所述第一阻挡层，所述隔离氧化层可保护有源区在去掉第一阻挡层的过程中免受化学玷污。

形成浅槽隔离区之后，在浅槽隔离区表面上就不存在隔离氧化层材料和第一阻挡层材料了，即所述隔离氧化层仅覆盖在有源区101表面。形成浅槽隔离区的具体工艺步骤可参照现有技术，这里不再赘述。

本实施例中所述基底还可包括位于所述有源区101和电阻形成层之间的衬垫氧化层103，所述衬垫氧化层103材料为氧化硅，根据以上描述，所述衬垫氧化层103即为上述隔离氧化层，当然，所述衬垫氧化层103也可以为在后续形成电阻形成层之前形成的其它氧化层，如栅氧化层，本实施例中为了减少制作工序，优选为上述隔离氧化层。

形成所述浅槽隔离区（即隔离区102）之后，可采用CVD工艺在所述隔离区102和有源区101表面上形成电阻形成层104，在电阻形成层104表面上形成牺牲层。

本实施例中的电阻形成层104材料可以为多晶硅或掺杂的多晶硅，电阻形成层104的厚度为优选为以内，更优选为随着器件小型化的要求，电阻的厚度也会越来越小，如以内，而本实施例中的方法也可以满足器件小型化的制作要求，以下将对此进行详细描述。

需要说明的是，本实施例中的基底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗（SiGe），也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅（SOI）。此外，半导体基底还可以包括其它的材料，例如外延层或埋氧层的多层结构。虽然以上描述了可以形成基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。

步骤S202：去除部分牺牲层材料和电阻形成层材料，以在所述有源区表面上形成伪栅106，在所述隔离区102表面上形成电阻107，其中，所述伪栅106包括部分电阻形成层材料及位于其表面上的牺牲层材料，所述电阻107仅包括部分电阻形成层材料，所述电阻的表面高度低于所述伪栅的表面高度；

换句话说，在该步骤中，仅保留电阻区域和伪栅区域的电阻形成层材料，且仅保留伪栅区域的牺牲层材料，以使所述电阻的表面高度低于所述伪栅的表面高度。

该过程具体如图4和图5所示，首先，参见图4，可采用光刻工艺在所述牺牲层105表面上形成具有隔离区图形的第一感光层（图中未示出），所述第一感光层一般为光刻胶层，如采用电子束直写光刻等工艺，所示第一感光层可为电子束胶层。

该过程可以为，先在牺牲层105表面旋涂光刻胶层（图中未示出），为了保证曝光精度，还可在光刻胶层和牺牲层105之间形成抗反射层（图中未示出），以减少不必要的反射；之后采用具有隔离区图形的掩膜版对光刻胶层进行曝光，在所述光刻胶层表面上形成隔离区图案，显影之后以具有隔离区图形的光刻胶层（即第一感光层）为掩膜，采用反应离子刻蚀（即等离子体刻蚀或干法刻蚀）或化学试剂刻蚀（湿法腐蚀）等工艺，去除所述隔离区102表面上的全部牺牲层材料，暴露出所述隔离区表面上的电阻形成层材料（多晶硅），之后采用化学清洗等方法去除光刻胶层（即第一感光层）和抗反射层。

之后，如图5所示，再采用光刻工艺在所述牺牲层105表面上和所述电阻形成层104表面上形成具有伪栅图形和电阻图形的第二感光层（图中未示出），以具有伪栅图形和电阻图形的第二感光层为掩膜，采用反应离子刻蚀或化学试剂刻蚀去除未被所述第二感光层覆盖的牺牲层材料和电阻形成层材料，暴露出所述衬垫氧化层103材料，之后采用化学清洗等方法去除第二感光层，形成所述伪栅106和电阻107。

其中，由于在对伪栅的纵向刻蚀过程中，不可避免的会出现横向刻蚀效果，即在刻蚀过程中，会对伪栅侧壁造成伤害，因此，本实施例中所述伪栅图形的尺寸可以稍大于最终形成的伪栅的尺寸，以抵消横向刻蚀对伪栅侧壁的伤害，使最终得到的伪栅106的尺寸更精准。

另外，本实施例中先去除隔离区102上方的牺牲层材料，保留有源区上方的牺牲层材料，而非直接去除大部分的牺牲层材料，仅保留伪栅所需尺寸的牺牲层材料，使得在后续刻蚀形成伪栅过程中，可以形成尺寸大于实际伪栅尺寸的伪栅图形，从而避免横向刻蚀对伪栅侧壁的伤害。

需要说明的是，为了达到上述效果，在去除牺牲层材料过程中，保留的牺牲层材料的宽度大于伪栅的实际尺寸即可，并不需限定保留的牺牲层材料的宽度具体为多少，即本实施例中在去除牺牲层材料时，用来做掩膜的第一感光层上的图形尺寸只需大于伪栅的实际尺寸即可，并不需做严格的限定，本实施例中仅是以先去除隔离区102上方的牺牲层材料为例进行说明，并不能作为对本实施例保护范围的限定。

本实施例中电阻107的厚度如图5中标号h所示，宽度如图5中标号a所示，电阻的阻值由电阻形成层的掺杂浓度、掺杂类型，以及电阻的尺寸决定，所述电阻的尺寸包括电阻厚度、宽度和面积中的至少一个参数。

其中，本实施例中去除牺牲层材料和电阻形成层材料的方法可以相同，也可以不同，如去除牺牲层材料用化学试剂刻蚀工艺，去除电阻形成层材料用反应离子刻蚀，具体方式可根据牺牲层材料和电阻形成层材料而定。

需要说明的是，本实施例中为了减小去除隔离区上方的牺牲层材料时对电阻形成层表面造成伤害，以保证电阻表面具有良好的光滑度和平整度，选择牺牲层材料时需选择对所述电阻形成层材料的刻蚀选择比高的材料，一般情况下，牺牲层材料对电阻形成层材料的刻蚀选择比高于10:1即可，本实施例中的电阻形成层104材料为多晶硅或掺杂的多晶硅，相应的，所述牺牲层105材料可为SiGe或掺杂的SiGe，是否需掺杂以及掺杂类型和浓度等可根据电阻形成层的掺杂浓度以及刻蚀选择比的要求而定。

另外，基于上述材料，本实施例中优选采用等离子刻蚀工艺去除牺牲层材料，等离子刻蚀过程中采用加热的HCl气体去除SiGe材料。其中，牺牲层厚度的选择主要由该半导体集成器件所需的金属栅介质层的厚度、金属栅的高度和电阻的高度而定，即所述牺牲层的厚度为金属栅介质层与金属栅的总高度与电阻高度的差值，本实施例中牺牲层的厚度优选为

形成伪栅106和电阻107之后，还包括，在所述伪栅两侧的有源区表面内形成，如图5所示。

形成源漏的过程可以为，采用光刻工艺和离子注入工艺在有源区表面内形成轻掺杂漏（简称LDD，图中未示出），之后采用CVD工艺在有源区表面上形成侧墙介质层（一般为氧化硅，图中未示出），对侧墙介质层进行反刻，在伪栅两侧形成侧墙，之后采用光刻工艺在所述有源区表面上形成具有源漏图形的光刻胶层，并以具有源漏图形的光刻胶层为掩膜，采用离子注入工艺和退火工艺在所述伪栅107两侧的有源区表面内形成源109a和漏109b。

另外，需要说明的是，所述源漏的注入过程可以在形成伪栅之后进行（如上所述），也可以在形成所述电阻形成层之前进行，为了减少工艺步骤，本实施例中优选为前者。

步骤S203：在基底表面上形成第一介质层110，本实施例中第一介质层110可以为第零层间介质层，简称ILD0层，第一介质层110覆盖所述伪栅106表面、电阻107表面以及除所述伪栅106和电阻107之外的有源区和隔离区表面；本发明实施例中为了更好的保证在ILD0层CMP过程中，减少对电阻表面的伤害，同时也为了避免过度损伤伪栅表面，如图6所示，在形成所述第一介质层110之前，还可在基底表面上形成阻挡层108，该阻挡层覆盖所述伪栅106表面、电阻107表面以及除所述伪栅106和电阻107之外的有源区和隔离区表面。该阻挡层108材料优选为氮化硅，厚度优选为第一介质层110的材料为氧化硅、B掺杂或P掺杂的氧化硅、或同时掺B元素和P元素的氧化硅。

具体的，形成阻挡层108的工艺可以为采用PVD、CVD工艺，所述CVD工艺包括PECVD（等离子体化学气相淀积）、LPTEOS或HDP（高密度等离子体化学气相淀积）等方法。

形成阻挡层108之后，可采用CVD等工艺在阻挡层108表面上形成所述第一介质层110，如图7所示。

需要说明的是，理论上，本实施例中为了避免在ILD0层CMP过程中损伤电阻表面，只要保证伪栅表面和电阻表面具有高度差即可，由于在以上步骤中形成的伪栅表面必然高于电阻表面，因此，在本发明其它实施例中，还可不设置阻挡层108，这种情况下，在ILD0层CMP过程结束后，至少要保留电阻表面上的部分ILD0层材料，并且，一般情况下，为了完全暴露出伪栅表面，在ILD0层的CMP后期会以较慢的磨抛速度进行适当程度的过抛。

步骤S204：如图8所示，平坦化所述第一介质层110，即ILD0层，仅暴露出所述伪栅106表面，由于在步骤S202中形成的电阻107表面低于伪栅106表面，因此，在该平坦化过程中，不会暴露出电阻107表面；

具体的，可采用CMP工艺磨抛ILD0层表面，去除多余的ILD0层材料和伪栅表面上的阻挡层材料，以暴露出伪栅106的表面，若不设置阻挡层108，可根据CMP的时间，来控制CMP的磨抛速率，即在CMP前期，可以较快的速率进行ILD0层材料的磨抛，当CMP时间超过一预设时间时，开始减小CMP磨抛速率，即以较慢的磨抛速率去除伪栅表面剩余的ILD0层材料，为保证完全暴露伪栅表面，还可对伪栅表面上的ILD0层进行过抛，由于此时的CMP速率已经很慢了，因此过抛对伪栅表面的损伤很小，并且，由于伪栅表面高于电阻表面，因此，在过抛过程中可以不需严格控制磨抛时间，只要保留电阻107表面的部分第一介质层110材料，即可避免对电阻表面的伤害。

若设置有阻挡层108，则ILD0层的CMP过程中，可先以较快的速率对ILD0层材料进行磨抛，当磨抛到阻挡层表面时，减小CMP的速度，即以较慢的速率磨抛阻挡层表面，直至暴露出伪栅106的表面。同理，为保证完全暴露伪栅表面，还可对伪栅表面上的阻挡层进行过抛，由于此时的CMP速率已经很慢了，因此过抛对伪栅表面的损伤很小，并且，由于电阻表面低于伪栅表面，且有阻挡层108的阻挡，而伪栅表面的材料跟阻挡层材料不同，因此基本上不需对过抛时间做限制，只要设定在过抛过程磨抛到阻挡层材料时停止，也不会对电阻表面造成伤害。

在本实施例中，由于第一介质层110的材料为氧化硅、阻挡层108材料为氮化硅，选择CMP的研磨液对氧化硅和氮化硅的选择比大于1的工艺参数能够保证高于伪栅的氮化硅阻挡层与氧化硅ILD0层能一起被去除。

具体的，若具有阻挡层108，CMP过程中采用的研磨液可以是以氧化硅或者氧化铈为主要成分的，所述研磨液对氧化硅与氮化硅的平坦化速率选择比大于1。其中，所述氧化硅研磨液的颗粒尺寸为1~100nm，采用氧化硅研磨液的优点是：研磨颗粒分散性好、化学性质活泼、后清洗过程容易的优点；所述氧化铈研磨液的颗粒尺寸为10~20nm，采用氧化铈研磨液的优点是：具有抛光速率高、材料的去除率高、对被抛光表面的损伤较小的优点。

步骤S205：如图9所示，以所述第一介质层110为掩膜，采用干法刻蚀或湿法腐蚀工艺，去除所述伪栅106区域的电阻形成层材料和牺牲层材料，在所述第一介质层表面内形成金属栅开口111；

当所述电阻形成层表面设置有衬垫氧化层103时，在本步骤中，同时还要以第一介质层110为掩膜，采用干法刻蚀或湿法腐蚀工艺，去除所述伪栅106区域的衬垫氧化层材料103。

在本步骤中，所述干法刻蚀为等离子刻蚀工艺，去除牺牲层材料（即SiGe）时，采用的气体为热HCl气体，去除电阻形成层材料（即多晶硅）时，可以选择氯气、氦气、溴化氢或者氦气和氧气的混合物。采用干法刻蚀的优点是，各向异性、选择性好以及刻蚀效率高。

若采用湿法腐蚀工艺，可选用四甲基氢氧化铵溶液去除电阻形成层材料，质量百分比浓度为2~4%，温度为50℃～90℃，腐蚀速率为100~3000埃/分钟，腐蚀多晶硅与氧化硅的速率比大于100:1；采用湿法刻蚀的优点是操作简便、对设备要求低、易于大批量生产。

步骤S206：填充所述金属栅开口111，得到金属栅极114。

该过程具体为，如图10所示，可采用PVD或CVD等工艺在具有金属栅开口111的第一介质层表面上形成栅介质层112，所述栅介质层112覆盖所述金属栅开口111的底部和侧壁；

可采用PVD或CVD等工艺在底部和侧壁附着有栅介质层112的金属栅开口内填充栅金属，直至填满所述金属栅开口，形成栅金属层113；

如图11所示，可采用CMP工艺去除所述第一介质层表面上的栅介质层材料和栅金属层材料，使所述第一介质层表面齐平，得到所述金属栅极114。

这里所述金属栅极114包括经CMP工艺之后的栅介质层112和栅金属层113，即金属栅极114的厚度为CMP工艺之后的栅介质层112和栅金属层113的厚度之和，理论上，金属栅极114的厚度即为金属栅开口111的深度，但在实际生产中，由于CMP过程中会过抛，金属栅极114的厚度一般稍小于金属栅开口111的深度。

本实施例中的所述金属栅极114的厚度为所述电阻厚度的1.1倍-2倍，以避免在对栅介质层112和栅金属层113进行CMP过程中损伤电阻107表面。

本实施例中所述栅介质层112的材料为高K材料，所述高K材料包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌中的至少一种。

本实施例中的所述栅金属层113为单一覆层或多层堆叠结构。

当所述栅金属层113为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。

当所述栅金属层为多层堆叠结构时，所述栅金属层113包括：

位于所述栅介质层112表面上的功函数层（图中未示出），所述功函数层材料可以为钛、氮化钛、铊、钛铝或氮化铊；

位于所述功函数层表面上的第二栅金属层（图中未示出），所述第二栅金属层材料可以为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。

本发明另一实施例中，在形成所述金属栅极之后，还需将该半导体集成器件与外部器件进行电连接，参见图12，该过程具体为：

在所述第一介质层110表面上形成第二介质层115，本实施例中该第二介质层为第一层间介质层，简称ILD1层，具体可采用CVD工艺形成第二介质层115，之后还可对第二介质层115进行化学机械研磨，去除多余的第二介质层材料，使第二介质层115表面齐平；

形成贯穿所述第二介质层115和第一介质层110的多个通孔，暴露出源漏材料、金属栅极材料和电阻两端，具体可采用光刻工艺和刻蚀工艺形成所述多个通孔，具体过程与现有技术类似，这里不再赘述；

在所述通孔内填充连接线金属，形成插塞116，以对所述半导体集成器件进行电连接，通过插塞116引出源极、漏极、金属栅极以及电阻的两个引线端，在通孔内填充连接线金属的工艺也可参考现有技术。

本实施例中所述第二介质层115的材料与第一介质层110材料相同，即可以为氧化硅、B掺杂或P掺杂的氧化硅、或同时掺杂B元素和P元素的氧化硅。

本发明实施例通过在电阻形成层表面上设置牺牲层，之后去除电阻上方的牺牲层，而保留伪栅区域的牺牲层，从而使伪栅表面的高度高于电阻表面的高度，从而避免了在后续第一介质层平坦化以及金属栅层平坦化过程中损伤到电阻表面，使电阻的阻值满足设计要求，提高了半导体集成器件的良率。

并且，本发明实施例中的电阻与伪栅在同一光刻和刻蚀过程中形成，从而使电阻制作过程能够与高K金属栅的制作过程集成。

与上述方法相对应，本发明另一实施例公开了采用上述方法制作出的半导体集成器件，将采用HKMG工艺制作出的MOS器件与电阻集成在一起，并且制作出的电阻的阻值能够满足设计要求，提高了器件整体的良率。

该半导体集成器件的结构图可参照图12，包括：

有源区101、隔离区102、位于有源区101表面内的源109a和漏109b，本实施例中隔离区102为浅槽隔离（STI）区；

位于所述隔离区102表面上的电阻107，本实施例中电阻107优选为多晶硅电阻；

位于所述有源区101表面上的金属栅极114；

其中，所述电阻107的表面高度低于所述金属栅极114的表面高度，所述电阻107与所述有源区109电性绝缘。

本实施例的半导体集成器件通过使伪栅表面的高度高于电阻表面的高度，即本实施例中的金属栅极114的表面高度高于电阻107的表面高度，从而避免了在后续第一介质层平坦化以及金属栅层平坦化过程中损伤到电阻表面，使电阻的阻值满足设计要求，提高了半导体集成器件的良率。

本实施例中的所述金属栅极114包括：

位于所述有源区表面上的栅介质层112，所述栅介质层112材料为高Ｋ材料；

位于所述栅介质层表面上的栅金属层113，所述栅金属层113可以为单一覆层或多层堆叠结构，所述栅金属层113的具体结构和材料如方法实施例所述，这里不再赘述。

除上述结构之外，该半导体集成器件还包括：

覆盖所述电阻107表面、源109a和漏109b表面和金属栅极114侧壁的阻挡层108，即在金属栅极114表面上未被阻挡层108覆盖，所述阻挡层材料为氮化硅；

仅覆盖所述阻挡层表面的第一介质层110，即所述金属栅极114的表面上并未被第一介质层覆盖，需要说明的是，电阻107表面上的阻挡层上可以覆盖有第一介质层材料，也可以不覆盖第一介质层材料，主要取决于电阻107与金属栅极114的高度差以及阻挡层的厚度，本实施例对此不做限定；

覆盖所述第一介质层110表面和所述金属栅极114上表面的第二介质层115；

贯穿所述第二介质层110和第一介质层115的多个插塞116，以对半导体器件进行电连接，所述多个插塞分别与源109a和漏109b、金属栅极114和电阻107两端电连接，本实施例中所述插塞优选为钨塞。

本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (21)

1.一种半导体集成器件制作方法，其特征在于，包括：

提供基底，所述基底包括有源区和隔离区、覆盖所述有源区和隔离区表面的电阻形成层和覆盖所述电阻形成层表面的牺牲层；

去除部分牺牲层材料和电阻形成层材料，以在所述有源区表面上形成伪栅，在所述隔离区表面上形成电阻，其中，所述伪栅包括部分电阻形成层材料及位于其表面上的牺牲层材料，所述电阻仅包括部分电阻形成层材料，所述电阻的上表面高度低于所述伪栅的上表面高度，所述电阻的下表面与所述伪栅的下表面齐平；

在基底表面上形成第一介质层；

平坦化所述第一介质层，仅暴露出所述伪栅表面；

以所述第一介质层为掩膜，去除伪栅区域的电阻形成层材料和牺牲层材料，在所述第一介质层表面内形成金属栅开口；

填充所述金属栅开口，得到金属栅极。

2.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述金属栅极的厚度为所述电阻厚度的1.1倍-2倍。

3.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述牺牲层的材料为对所述电阻形成层材料的刻蚀选择比高于10:1的材料。

4.根据权利要求3所述的半导体集成器件制作方法，其特征在于，所述电阻形成层材料为多晶硅，所述电阻形成层的厚度为

5.根据权利要求4所述的半导体集成器件制作方法，其特征在于，所述牺牲层材料为SiGe。

6.根据权利要求5所述的半导体集成器件制作方法，其特征在于，所述牺牲层的厚度为

7.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述在基底表面上形成第一介质层的过程具体为：

在基底表面上形成阻挡层，所述阻挡层覆盖所述伪栅表面和电阻表面；

在所述阻挡层表面上形成所述第一介质层。

8.根据权利要求7所述的半导体集成器件制作方法，其特征在于，所述阻挡层的材料为氮化硅，所述阻挡层的厚度为

9.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述基底还包括位于所述有源区表面上的衬垫氧化层，所述衬垫氧化层材料为氧化硅。

10.根据权利要求9所述的半导体集成器件制作方法，其特征在于，所述在所述有源区表面上形成伪栅，在所述隔离区表面上形成电阻的过程具体为：

采用光刻工艺在所述牺牲层表面上形成具有隔离区图形的第一感光层，以具有隔离区图形的第一感光层为掩膜，去除所述隔离区表面上的全部牺牲层材料，暴露出所述隔离区表面上的电阻形成层材料；

去除所述第一感光层；

采用光刻工艺在牺牲层表面上和所述电阻形成层表面上形成具有伪栅图形和电阻图形的第二感光层，以具有伪栅图形和电阻图形的第二感光层为掩膜，去除未被所述第二感光层覆盖的牺牲层材料和电阻形成层材料，暴露出所述衬垫氧化层材料，形成所述伪栅和电阻。

11.根据权利要求5述的半导体集成器件制作方法，其特征在于，所述去除部分牺牲层材料的工艺为：等离子刻蚀工艺或化学试剂刻蚀工艺。

12.根据权利要求11所述的半导体集成器件制作方法，其特征在于，所述等离子刻蚀工艺中采用的气体为热HCl气体。

13.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述填充所述金属栅开口，得到金属栅极的过程为：

在所述金属栅开口的底部和侧壁形成栅介质层；

在金属栅开口内填充栅金属，直至填满所述金属栅开口，形成栅金属层；

去除所述第一介质层表面上的栅金属层材料，使所述第一介质层表面齐平，得到所述金属栅极。

14.根据权利要求13所述的半导体集成器件制作方法，其特征在于，所述栅介质层材料为高K材料。

15.根据权利要求14所述的半导体集成器件制作方法，其特征在于，所述栅介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌中的至少一种。

16.根据权利要求13所述的半导体集成器件制作方法，其特征在于，所述栅金属层为单一覆层或多层堆叠结构。

17.根据权利要求16所述的半导体集成器件制作方法，其特征在于，所述栅金属层为单一覆层时，所述栅金属层材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。

18.根据权利要求16所述的半导体集成器件制作方法，其特征在于，所述栅金属层为多层堆叠结构时，所述栅金属层包括：

位于所述栅介质层表面上的功函数层；

位于所述功函数层表面上的第二栅金属层，所述第二栅金属层材料可以为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。

19.根据权利要求18所述的半导体集成器件制作方法，其特征在于，所述功函数层材料为钛、氮化钛、铊、钛铝或氮化铊。

20.根据权利要求1-19任一项所述的半导体集成器件制作方法，其特征在于，所述在基底表面上形成第一介质层之前，还包括：

在所述伪栅两侧的有源区表面内形成源和漏。

21.根据权利要求20所述的半导体集成器件制作方法，其特征在于，形成所述金属栅极之后，还包括：

在所述第一介质层表面上形成第二介质层；

形成贯穿所述第二介质层和第一介质层的多个通孔，暴露出源漏材料、金属栅极材料和电阻两端；

在所述通孔内填充连接线金属，形成插塞，以对所述半导体集成器件进行电连接。