CN104253116B - 用于嵌入式管芯的封装组件及相关联的技术和配置 - Google Patents

用于嵌入式管芯的封装组件及相关联的技术和配置 Download PDF

Info

Publication number
CN104253116B
CN104253116B CN201410299475.5A CN201410299475A CN104253116B CN 104253116 B CN104253116 B CN 104253116B CN 201410299475 A CN201410299475 A CN 201410299475A CN 104253116 B CN104253116 B CN 104253116B
Authority
CN
China
Prior art keywords
tube core
package
package substrate
layer
enhancing plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410299475.5A
Other languages
English (en)
Other versions
CN104253116A (zh
Inventor
T·首藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104253116A publication Critical patent/CN104253116A/zh
Application granted granted Critical
Publication of CN104253116B publication Critical patent/CN104253116B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/117—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

本公开的实施例涉及一种用于嵌入式管芯的封装组件和相关联的技术和配置。在一个实施例中，一种装置，其包括：管芯附连层、与管芯附连层耦合的管芯、与管芯附连层耦合的增强板、以及与增强板的第二侧耦合的一个或多个构建层，该管芯具有包括管芯的有源器件的有源侧和与有源侧相对设置的无源侧，该增强板具有第一侧和与第一侧相对设置的第二侧以及设置在增强板中的腔，该一个或多个构建层包括绝缘体和设置在绝缘体中的导电特征，该导电特征与管芯电耦合，其中管芯的无源侧与管芯附连层直接接触，增强板的第一侧与管芯附连层直接接触，并且管芯设置在腔中。可描述和/或要求保护其它的实施例。

Description

用于嵌入式管芯的封装组件及相关联的技术和配置
技术领域
本公开的实施例一般涉及集成电路的领域，并且更具体地，涉及用于嵌入式管芯的封装组件及相关联的技术和配置。
技术背景
目前，集成电路(IC)封装组件可包括层叠封装(PoP)配置，其中第一封装衬底利用设置在第一和第二封装衬底之间的***器与第二封装衬底耦合。例如，第一封装衬底可以是用于处理器的薄无芯衬底以及第二封装衬底可用于存储器部件，并且第一和第二封装衬底每个可利用微焊球与***器耦合。例如，利用***器所得到的PoP结构可具有限制在小形状因素设备(诸如，继续缩小至更小尺寸的移动计算设备)中实现PoP结构的高度(例如，z-高度)。
而且，在组装过程(诸如，焊球回流、管芯附连、和/或***器附连操作)中，薄无芯衬底由于缺乏结构刚性可能需要固定夹具(fixture jig)来处理衬底。使用固定夹具可增加组装成本和复杂度。此外，在一些情况下，高温(例如，～260℃)热处理可用于利用可焊接材料使管芯与衬底耦合，这可导致由于管芯和衬底之间的热膨胀(CTE)的系数的差异引起的热应力有关的缺陷(例如，翘曲)。
附图简述
通过结合附图的以下详细描述将容易理解多个实施例。为了便于该描述，相同的附图标记指示相同结构的元件。在附图的多个图中通过示例而非作为限制地说明多个实施例。
图1示意性地示出了根据一些实施例的示例集成电路(IC)封装组件的截面侧视图。
图2a-h示意性地示出了根据一些实施例的制造示例IC封装组件的多个阶段。
图3示意性地示出了根据一些实施例的另一示例IC封装组件的截面侧视图。
图4示意性地示出了根据一些实施例的又一示例IC封装组件的截面侧视图。
图5示意性地示出了根据一些实施例的又一示例IC封装组件的截面侧视图。
图6示意性地示出了根据一些实施例的再一示例IC封装组件的截面侧视图。
图7示意性地示出了根据一些实施例的用于制造IC封装组件的方法的流程图。
图8示意性地示出了根据一些实施例的计算机设备，该计算机设备包括本文所描述的IC封装组件。
详细描述
本公开的实施例提供了一种用于嵌入式管芯的封装组件和相关联的技术和配置。在以下描述中，将使用本领域技术人员所通常使用的术语来描述示例性实现的各个方面，以向其他本领域技术人员传达它们的工作的实质。然而，对本领域技术人员将显而易见的是，仅采用所描述方面中的一些也可实施本公开的实施例。为了说明的目的，陈述具体的数字、材料和配置以提供对示例性实现的全面理解。然而，本领域技术人员将可理解，没有这些特定细节也可实施本公开的实施例。在其他实例中，省略或简化已知特征以不模糊示例性实现。
在以下详细描述中，参照形成本说明书的一部分的附图，其中在全部附图中相同的标记指示相同的部件，并且在附图中以可实施本发明的主题的示例实施例的方式显示。将理解，可利用其它实施例，且可做出结构上或逻辑上的改变，而不偏离本公开的范围。因此，以下详细描述不应按照限制性意义来理解，且多个实施例的范围由所附权利要求及其等价方案来限定。
为了本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
说明书可使用基于视角的描述，诸如顶部/底部、内/外、上/下等等。这种描述仅用于便于讨论并且不旨在将本文所描述的实施例的应用限制在任何特定方向。
说明书可使用短语“在实施例中”或“在多个实施例中”，它们均可表示相同或不同实施例中的一个或多个。此外，有关本公开的多个实施例使用的术语“包括”、“包含”、“具有”等等是同义的。
本文可使用术语“与…耦合”及其派生词。“耦合”可表示以下一个或多个。“耦合”可表示两个或多个元件直接物理或电气接触。然而，“耦合”还可表示两个或多个元件彼此间接接触，但仍彼此协作或交互，以及可表示一个或多个其他元件被耦合或连接在所述将彼此耦合的元件之间。术语“直接耦合”可表示两个或多个元件直接接触。
在各个实施例中，短语“在第二特征上形成、沉积或以其他方式设置”，可表示第一特征被形成、沉积、或设置在第二特征之上，并且第一特征的至少一部分可与第二特征的至少一部分直接接触(例如，直接物理和/或电接触)或间接接触(在第一特征和第二特征之间具有一个或多个其他特征)。
本文所使用的术语“模块”可表示以下部件、作为以下部件的部分、或包括以下部件：专用集成电路(ASIC)、电子电路、片上***(SoC)、执行一个或多个软件或固件程序的处理器(共享的、专用的、或组)和/或存储器(共享的、专用的、或组)、组合逻辑电路、和/或提供所描述功能的其他合适的部件。
图1示意性地示出了根据一些实施例的示例集成电路(IC)封装组件(下文中“封装组件100”)的截面侧视图。在一些实施例中，可以看出，封装组件100包括与一个或多个管芯(例如，管芯102a、102b)耦合的封装衬底104和电路板106。
在实施例中，封装组件100可指的是仅封装衬底104。封装衬底104可包括如图所示耦合的管芯附连层108、增强层(下文“增强板110”)、叠层112和一个或多个构建层(下文“构建层114”)。
封装衬底104可包括管芯附连层108，该管芯附连层可用作用于附连管芯102的衬底。即，在一些实施例中，管芯102a可与管芯附连层直接接触地耦合。在一些实施例中，例如，管芯附连层108可由诸如环氧树脂之类的电绝缘材料组成。在一些实施例中，管芯附连层108可由与构建层114的绝缘体114a相同的材料组成。在其他实施例中，管芯附连层108可由其他合适的材料组成。
封装组件100可包括与管芯附连层108耦合并且嵌入在封装衬底104中的管芯102a。管芯102a可具有有源侧A和无源侧I，有源侧A包括诸如一个或多个晶体管器件的有源器件，无源侧I与有源侧A相对设置。在一些实施例中，管芯102a的无源侧可与管芯附连层108直接接触。管芯102a可以是使用半导体制造技术(诸如，薄膜沉积、光刻、蚀刻等等)由半导体材料制成的IC产品的分立单元。在一些实施例中，管芯可包括处理器、存储器、片上***(SoC)或ASIC，或在一些实施例中可以是处理器、存储器、片上***(SoC)或ASIC的一部分。在一个实施例中，例如，管芯102a是诸如中央处理器(CPU)之类的处理器。在一些实施例中，管芯102a可配置成用作其他功能。
封装衬底104可进一步包括与管芯附连层108耦合的增强板110。增强板110可包括相对于管芯附连层108和/或构建层114的材料增强的材料。例如，在一些实施例中，增强板110的材料可具有比管芯附连层108和/或构建层114的弹性模量大的弹性模量，或增强板可具有比管芯附连层108和/或单层或多层构建层的厚度大的厚度(例如，以提供更大结构刚性)。
在一些实施例中，增强板110可由具有玻璃纤维织物的环氧树脂组成。在其他实施例中，增强板110可由金属组成(例如，如结合图3所描述的)。在其他实施例中，增强板110可由其他合适的材料组成。增强板110可加强封装衬底104以供与例如使用无凸块构建层(BBUL)制造技术构建层114相关联的处理和/或组装。例如，在一些实施例中，增强层110可避免对使用固定夹具的需要，固定夹具可用于在柔性封装衬底的制造过程进行处理和/或封装。
增强板110可具有第一侧S1和与第一侧S1相对设置的第二侧S2.在一些实施例中，第一侧S1可与管芯附连层108直接接触。增强层110可进一步具有形成于增强板110中的腔110a。在一些实施例中，可以看到，腔110a可穿过增强板110，以提供在第一侧S1和第二侧S2之间的开口。
在一些实施例中，管芯102a可设置在腔110a中。在一些实施例中，可以看到，管芯可具有比从第一侧S1到第二侧S2测量的增强板110的厚度小的厚度。将管芯102a嵌入到腔110a中可减小封装衬底104和/或封装组件100的总高度(例如，在图1中通过箭头指示的Z尺寸)。例如，可能不需要单独的分立***器元件来将容纳管芯102a的封装衬底104与管芯102b耦合(例如，在容纳各自管芯102a和102b的封装之间不需要微焊球连接)，从而可允许减小封装高度。
在一些实施例中，例如，增强板110可包括配置成电耦合增强板110的第一侧S1和第二侧S2的一个或多个互连，诸如，镀敷通孔(PTH)110b。PTH110b可配置成路由管芯102a(和/或诸如管芯102b之类的其他可能的管芯)的电信号。在一些实施例中，PTH110b可包括由诸如金属(例如，铜)之类的导电材料组成的镀敷开口110c，镀敷开口110c采用封堵材料110d(例如，环氧树脂)填充。在其他实施例中，增强板110可包括穿过增强板110形成的用于路由电信号的其他合适的互连结构。
封装衬底104可进一步包括叠层112，叠层112与增强板110耦合并且设置在构建层114和增强板110之间。在一些实施例中，叠层112可与增强板110的第二侧S2直接接触。叠层112可包括预浸材料(例如，B阶段材料)，预浸材料流入腔110a中以在经受热和/或热和/或加压工艺(例如，热压工艺)时提供管芯102a的管芯密封材料112a。管芯密封材料112a可包括设置在腔110a中并且至少部分密封管芯102a的有源侧A和/或侧壁的预浸材料。在一些实施例中，管芯密封材料112a可填充或基本上填充腔110a。
在一些实施例中，叠层112的预浸材料和管芯密封材料112a可包括具有玻璃纤维织物的环氧树脂。预浸材料可进一步加强和/或增强封装衬底104以用于与制造构建层114相关联的处理和/或组装。在其他实施例中，叠层112的材料和管芯密封材料112a可包括其他合适的材料。
可在叠层112中形成一个或多个互连以将管芯102a与构建层114的导电特征114b(例如，电路由特征)电耦合。例如，在一些实施例中，互连可包括通孔结构112b，通孔结构112b穿过叠层112和管芯密封材料112a延伸至管芯102上的对应的触点(诸如，焊盘)。可使用例如包括激光工艺的任何合适的工艺形成通孔结构112b，激光工艺用于移除叠层112的材料和管芯密封材料112a以提供在管芯102a和构建层114之间的激光通孔连接(joint)。激光通孔连接可具有与通过激光工艺形成一致的结构。例如，可以看到激光通孔连接的剖面可能成锥形。在其他实施例中，叠层112的互连可包括其他合适的互连结构。
利用激光工艺形成叠层112和/或管芯密封材料112a中的开口可在远低于焊料回流温度的温度(例如，在或接近室温)下执行。因此，使用激光工艺以制造用于在管芯102a和封装衬底104之间的第一级互连(FLI)的激光通孔连接可减少或消除可导致互连可靠性故障的热相关缺陷(例如，应力或翘曲)或与管芯102a和封装衬底104之间的CTE失配相关联的其他FLI缺陷。例如，在封装组件100中可减少和/或消除诸如与使用微球互连相关联的大量焊料凸块桥接(bump-bridge)、管芯失准(DM)和非接触开路(NCO)缺陷。
封装衬底104可进一步包括与增强板110的第一侧耦合的构建层114。在一些实施例中，构建层114的单个构建层与叠层112直接接触。构建层114可包括在电绝缘材料(下文中“绝缘体114a”)中耦合在一起的单个构建层114的电路由特征(例如，下文中“导电特征114b”。)导电特征114b可包括，例如，沟槽、通孔、迹线或由诸如金属之类的导电材料(例如，铜)组成的其他合适的路由结构。绝缘体114a可由环氧树脂组成。在其他实施例中，导电特征114b和绝缘体114a可由其他合适的材料组成。在一些实施例中，可利用Ajinomoto构建薄膜(ABF)技术形成构建层114。在其他实施例中，可使用其他合适的技术来制造构建层114。
在一些实施例中，另一管芯102b可与封装衬底104耦合。例如，在所述实施例中，管芯102b利用可焊接材料116(诸如，焊料凸块)按照倒装芯片配置与构建层114耦合，以将管芯102b上的对应的触点(例如，焊盘)与构建层114的导电特征114b耦合。在一些实施例中，底部填充材料118可设置在管芯102b的有源侧和封装衬底104之间。例如，管芯102b可利用诸如引线接合技术、嵌入技术等等或其他FLI互连结构(诸如，柱)与封装衬底104耦合，以将管芯102b与封装衬底104耦合。
根据多个实施例，例如，第一管芯102a可以是逻辑管芯，诸如，处理器或ASIC，以及第二管芯102b可以是存储器管芯。在其他实施例中，第一管芯102a和/或102b可配置成执行其他功能。
在一些实施例中，构建层114的导电特征114b可与管芯102a和/或102b(例如，以及其他可能的管芯)电耦合并且配置成通过封装衬底104路由管芯102a和/或102b的电信号。电信号可包括例如，与管芯102a、102b的操作相关联的输入/输出(I/O信号)和功率/接地信号。在一些实施例中，导电特征114b可路由管芯102a、102b之间的电信号。在这方面，管芯102a和102b可彼此电耦合。在一些实施例中，例如，导电特征114b可通过叠层112中的互连、PTH110b和/或诸如焊球120之类的封装级互连路由管芯102a、102b中的一个或多个与另一电部件(诸如，电路板106)之间的电信号。
在一些实施例中，例如，诸如焊球120之类的一个或多个封装级互连可与封装衬底104耦合以进一步将电信号路由至诸如电路板106之类的另一电部件。在一些实施例中，焊球120按照球栅阵列(BGA)配置排列。例如，封装级互连可包括其他合适的结构，诸如，平面网格阵列(LGA)结构。在一些实施例中可以看到，封装级互连(例如，焊球120)可通过管芯附连层108与PTH110b耦合。在其他实施例中，可在管芯附连层108上形成附加的构建层(未示出)以为封装衬底104提供附加的电路由，以及封装级互连可与附加的构建层耦合。
封装组件100可进一步包括通过封装级互连(例如，焊球120)与封装衬底104耦合的电路板106。为了便于讨论，可仅描述电路板106的一小部分。封装级互连可与电路板106的触点(例如，焊盘)耦合，以路由封装衬底104和电路板106之间的管芯102a、10b的电信号。例如，电路板106可以是电路板(PCB)，该电路板(PCB)由诸如环氧叠层之类的电绝缘材料组成。例如，电路板106可包括由诸如聚四氟乙烯、酚树脂醛棉纸材料(诸如，阻燃剂4(FR-4)、FR-1、棉纸和环氧材料(诸如，CEM-1或CEM-3)、或利用环氧树脂预浸材料层叠一起的编织的玻璃材料组成的电绝缘层。可穿过电绝缘层形成诸如迹线、沟槽、通孔等等的电路由特征(未示出)，以通过电路板106路由管芯102a、102b的电信号。在其他实施例中，电路板106可由其他合适的材料组成。在一些实施例中，电路板106是母板(例如，图8的母板802)。
在其他实施例中，封装组件100可包括按照包括例如***器的其他实施例中的多种其他合适的配置、包括***级封装(SiP)的多芯片封装配置和/或层叠封装(PoP)配置的的各种其他合适的配置来配置的部件以路由管芯102a、102b和其他电部件之间的电信号。
图2a-h示意性地示出了根据一些实施例的制造IC封装组件(下文中“封装组件200”)的多个阶段。封装组件200可适合结合封装组件100所描述的实施例，反之亦然。
图2a描绘了在提供在伪面板(dummy panel)(下文中“面板224”)上的管芯附连层108之后的封装组件200，该伪面板可在制造过程中便于封装组件200的处理。例如，可由诸如铜的金属组成的可剥离的芯222可设置在面板224上以接收和保持管芯附连层108。在一些实施例中，管芯附连层108可包括位于可剥离的芯222上的B-阶段树脂。
管芯102a和增强板110可位于通过向下的箭头指示的管芯附连层108上。在放置在管芯附连层108之前，增强板110可被制造成包括具有腔110a的一个或多个PTH110b和形成在镀敷开口110c的两侧上的迹线110e，镀敷开口110c可用封堵材料110d填充。
图2b描绘了在将管芯102a和增强板110与管芯附连层108耦合之后的封装组件200。管芯102a和增强板110可利用任何合适的技术与管芯附连层108耦合。在一些实施例中，层压工艺可用于将管芯102a和增强板110与管芯附连层108耦合。例如，在真空环境中的热压工艺可用于在管芯附连层108和增强板110之间和/或在管芯附连层108和管芯102a之间施加热和压力。在一些实施例中，热压之后可以是固化工艺，固化工艺可用于固化管芯附连层108的B-阶段树脂。在一些实施例中，管芯102a和增强板110可同时与管芯附连层108耦合(例如，使用相同的热压工艺和/或固化工艺)。
图2c描绘了在提供用于放置在增强板110上的叠层112之后的封装组件200，以及图2d描绘了在执行层压过程以将叠层112与增强板110耦合和用叠层112的材料填充腔110a进而提供管芯密封材料112a之后的封装组件200。在一些实施例中，叠层112可由B-阶段预浸材料组成。在一些实施例中，层压工艺包括热压工艺。在其他实施例中，其他合适的技术和/材料可与叠层112结合使用。
图2e描绘了在在叠层112上形成一个或多个构建层114并且使管芯附连层108从面板224分离之后的封装组件200。例如，可使用包括层压工艺(诸如，ABF技术)的任何合适的技术形成构建层114。可(例如，通过剥离)从面板224移除可剥离的芯222。可通过剥离和/或通过蚀刻工艺进一步从管芯互连108移除可剥离的芯222，蚀刻工艺相对于管芯附连层108选择性地移除可剥离的芯222的材料。
在一些实施例中，在形成构建层114之前，可穿过叠层112的材料形成通孔结构112b以为管芯102a提供FLI。在一些实施例中，可利用激光工艺形成通孔结构112b以移除叠层112的材料。激光工艺可包括使用环境温度执行的钻孔工艺，环境温度为在室温下或附近或小于100℃。
图2f描绘了在形成开口114c以暴露构建层114的导电特征114b并且形成开口108a以暴露增强板110的互连(例如，PTH110b)之后的封装组件200。可利用包括例如激光工艺的任何合适的技术形成开口114c和108a以钻掉绝缘体114a和/或管芯附连层108的材料。desmesar工艺可用于清洗开口114c和/或108a内的表面，以及可将表面精整层(surfacefinish)沉积在开口114c和/或108a中的导电表面上，以促进形成具有导电表面的连接。
图2g描绘了在利用任何合适的技术将可焊接材料116沉积到开口114c中之后的封装组件200。可焊接材料116可包括，例如，用于管芯附连的焊料凸块。在其他实施例中，可焊接的材料116可被沉积在将被附接到封装组件200的管芯的表面上。
图2h描绘了在将管芯102b附接至封装组件200之后的封装组件200。例如，管芯102b可利用倒装芯片焊料回流工艺与构建层114的导电特征耦合。在一些实施例中，底部填充材料118可沉积在管芯102b和封装衬底104之间的区域中。
图3示意性地示出了根据一些实施例的另一示例集成电路(IC)封装组件(下文中“封装组件300”)的截面侧视图。封装组件300可适合结合封装组件100或200所描述的实施例，除了图3的封装组件300的增强板110包括诸如金属(例如，铝或铜)之类的导电芯和设置在芯110f上的绝缘层110g，以提供芯110f的材料和设置在增强板110中的互连(例如，PTH110b)之间的阻挡，从而防止短路和/或漏电。芯110f可包括降低在热处理期间封装组件300的材料(例如，管芯102a的材料)之间的CTE失配的材料和/或具有更高热传导率的材料，以促进从管芯102a的热移除。
封装组件300可进一步包括形成于构建层114上的阻焊剂层，以及管芯102b可通过阻焊剂层330与构建层114的导电特征耦合。虽然未示出，在一些实施例中，阻焊剂层330可形成于管芯附连层108上。
图4示意性地示出了根据一些实施例的又一示例集成电路(IC)封装组件(下文中“封装组件400”)的截面侧视图。在一些实施例中，可以看到，管芯102b可与管芯102a的无源侧I耦合。在所述的实施例中，管芯102b利用可焊接材料116(例如，或其他合适的FLI)与管芯102a耦合，可焊接材料穿过管芯附连层108延伸。在一些实施例中，管芯102a包括设置在有源侧A和无源侧I之间的一个或多个硅通孔(TSV)，以将电信号路由穿过管芯102a。管芯102b的互连(例如，可焊接材料116)可与TSV440电耦合。在一些实施例中，可在TSV440上路由管芯102a和102b之间的电信号。
图5示意性地示出了根据一些实施例的再一另一示例集成电路(IC)封装组件(下文中“封装组件500”)的截面侧视图。封装组件500描述了示例PoP配置。
在封装组件500中，例如，包括管芯102c的封装衬底555利用诸如焊球120之类的封装级互连与封装组件300的封装衬底104耦合。在所述的实施例中，封装衬底555包括利用例如粘合剂(诸如，底部填充材料118)安装在叠层552上的管芯102c。在所述实施例中，管芯102c利用一个或多个焊丝556按照引线接合配置与叠层552耦合。管芯102b设置在封装衬底555和封装衬底104之间。
例如，封装衬底555可包括电路由特征，诸如通过焊丝556与管芯102c耦合的PTH110b。封装衬底555的电路由特征可将管芯102c的电信号路由至封装级互连(诸如，焊球120)或路由来自封装级互连(诸如，焊球120)的电信号。在其他实施例中，可使用用于将管芯102c与封装衬底555耦合的其他合适的技术，包括例如倒装芯片配置、嵌入技术等等。
阻焊剂层330可形成于叠层552的相对的两侧上。在一些实施例中，可形成模制化合物554以密封管芯102c。根据多个实施例，底部填充材料118、模制材料554和/或阻焊剂层330可由环氧树脂组成，以及叠层552可以是由具有玻璃纤维织物的环氧树脂组成的覆铜叠层(CCL)。在其它实施例中可使用其它合适的材料。在其他实施例中，封装衬底555可包括各种其他合适的配置。在一些实施例中，封装衬底555可包括用于将管芯102c与封装衬底104的电路由特征耦合的任何合适的电路由特征。
图6示意性地示出了根据一些实施例的再一另一示例集成电路(IC)封装组件(下文中“封装组件600”)的截面侧视图。封装组件600描述了另一PoP组件。在封装组件600中，例如，包括管芯102c的封装衬底555利用诸如焊球120之类的封装级互连与封装组件400的封装衬底104耦合。封装组件500或600的管芯102c可配置成通过封装级互连(例如，焊球120)与管芯102a和/或102b和/或电路板通信，该封装级互连耦合封装衬底555与封装衬底104。
图7示意性地示出了根据一些实施例的用于制造IC封装组件的方法的流程图。方法700可适合结合图1-6所描述的技术和/或配置，反之亦然。
在702处，方法700可包括提供管芯附连层(例如，图2a的管芯附连层108)。在704处，方法700可包括将第一管芯(例如，图2b的管芯102a)与管芯附连层耦合。在图706处，方法700可包括将增强板(例如，图2b的增强板110)与管芯附连层耦合，该增强板具有腔。根据多个实施例，在相同操作(例如，热压和/或固化工艺)期间可同时执行在704和706处的动作。
在708处，方法700可包括在腔中沉积管芯密封材料(例如，图2d的管芯密封材料112a)。在一些实施例中，可通过将叠层(例如，图2c的叠层112)施加到增强板上并热压叠层以将叠层与增强板耦合并用叠层的材料基本上填充腔执行在腔中沉积管芯密封材料。
在710处，方法700可包括形成穿过管芯密封材料延伸至第一管芯的管芯级互连(例如，FLI)。管芯级互连可包括，例如，利用激光钻孔技术形成的通孔结构(例如，图2e的通孔结构112b)。在其他实施例中，管芯级互连可包括其他合适的结构。
在712处，方法700可包括在增强板上形成第一封装衬底(例如，图2e的封装衬底104)的一个或多个构建层(例如，图2e的构建层114)。在一些实施例中，在形成一个或多个构建层之后，第一管芯通过管芯级互连与一个或多个构建层的电路由特征(例如，图2e的导电特征114b)电耦合。
在714处，方法700可包括将第二管芯(例如，图2h的管芯102b)与第一管芯电耦合。在一些实施例中，第二管芯通过一个或多个构建层的电路由特征与第一管芯电耦合(例如，图3的封装组件)。在其他实施例中，第二管芯与第一管芯的无源侧耦合(例如，图4的封装组件400)。例如，第一管芯可包括TSV，以及第二管芯可利用穿过管芯附连层延伸的互连通过第一管芯的无源侧与TSV耦合。
在716处，方法700可将包括第三管芯(例如，图5-6的管芯102c)的第二封装衬底(例如，图5-6的封装衬底)与第一封装衬底(例如，图5-6的封装衬底)电耦合。如例如结合图5-6所描述的，第二封装衬底可利用封装级互连(诸如，焊球120)与第一封装衬底的两个相对侧中的任一个耦合。
在718处，方法700可包括将第一封装衬底与电路板(图1的电路板106)电耦合。在一些实施例中，诸如焊球之类的封装级互连可与第一封装衬底的两个相对侧中的任一个耦合以路由在第一封装衬底的管芯(例如，第一管芯和第二管芯)和电路板之间的电信号。在其中第二封装衬底与第一封装衬底耦合的实施例中，在718处形成的封装级互连可进一步配置成路由在第二封装衬底的管芯(例如，第三管芯)和电路板之间的电信号。
然后，多个操作被描述为以最有助于理解所要求保护的主题的方式的多个分立操作。然而，描述的顺序不应当被解释为暗示这些操作一定是依赖于顺序的。例如，可以与描述不同的另一合适的顺序执行方法700的动作。
本公开的实施例可在使用任何合适的硬件和/或软件来按需配置的***中实现。图8示意性地示出了根据一些实施例的计算机设备800，该计算机设备800包括本文所描述的IC封装组件。计算设备800可容纳诸如母板802的板。母板802可包括多个部件，该多个部件包括，但不限于，处理器804和至少一个通信芯片806。处理器804可物理且电耦合至母板802。在一些实施例中，至少一个通信芯片806还可物理且电耦合至母板802。在进一步实现中，通信芯片806可以是处理器804的一部分。
根据其应用，计算设备800可包括可能或可能不物理且电耦合至母板802的其他部件。这些其他部件可包括，但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位***(GPS)设备、指南针、盖革计数器、加速度计、陀螺仪、扬声器、照相机、和大容量存储设备(诸如硬盘驱动器、压缩光盘(CD)、数字多功能光盘(DVD)等等)。
通信芯片806可实现无线通信以供将数据转移至计算设备800或转移来自计算设备800的数据。术语“无线”以及其派生词可用于描述可通过使用通过非固体介质调制的电磁辐射通信数据的电路、设备、***、方法、技术、通信信道等等。虽然在一些实施例中，不包含有线，但术语不暗示相关的设备不包含任何有线。通信芯片806可实现任何数量的无线标准或协议，无线标准或协议包括，但不限于，电子与电气工程师协会(IEEE)标准(包括Wi-Fi(IEEE802.11家族)、IEEE802.16标准(例如，IEEE802.16-2005修改))、长期演进(LTE)项目连同任何修改、更新和/或修订版本(例如，先进的LTE项目、超移动宽带(UMB)项目(也被称为“3GPP2”)等等)。可兼容IEEE802.16的BWA网络一般被称为WIMAX网络，表示全球微波互联接入的首字母缩略是用于通过对IEEE802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片806可根据全球移动通信(GSM)***、通用分组无线业务(GPRS)、通用移动电信***(UMTS)、高速链路分组接入(HSPA)、演进的HSPA(E-HSPA)、或LTE网络操作。通信芯片可根据增强型数据GSM演进(EDGE)、GSM EDGE无线接入网络(GERAN)、通用陆地无线接入网络(UTRAN)或演进的UTRAN(E-UTRAN)操作。通信芯片806可根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳通信(DECT)、演进数据优化(EV-DO)、它们的衍生物、以及指定用于3G、4G、5G及以上的任何其他无线协议操作。在其他实施例中，通信芯片806可根据其他无线协议操作。
计算设备800可包括多个通信芯片806。例如，第一通信芯片806可专用于短距离无线通信(诸如，Wi-Fi和蓝牙)，以及第二通信芯片806可专用于长距离无线通信(诸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等)。
计算设备800的处理器804可封装在如本文中所描述的IC组件(例如，图1的封装组件100)中。例如，参照图1和8，图1的电路板106可以是母板802，以及处理器804可以是封装在封装衬底104中的管芯102a或102b。封装衬底104和母板802可利用封装级互连结构(例如，焊球120)耦合在一起。术语“处理器”可表示任何设备或设备的一部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转换成可存储于寄存器和/或存储器中的其它电子数据。
通信芯片806还可包括如本文所描述的可封装在IC组件(例如，图1的封装组件100)中的管芯(例如，图1的管芯102a或102b)。在进一步实现中，容纳在计算设备800中的另一部件(例如，存储器设备或其他集成电路设备)可包括如本文所描述的可封装在IC组件(例如，图1的封装组件100)中的管芯(例如，图1的管芯102a或102b)。
在多个实现中，计算设备800可以是膝上型计算机、上网本、笔记本电脑、超级本、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或者数字录像机。在实施例中，计算设备800可以是移动计算设备。在进一步的实现中，计算设备800可以是处理数据的任何其他电子设备。
实施例
根据多个实施例，本公开描述了一种装置，该装置包括：管芯附连层；与管芯附连层耦合的管芯，该管芯具有包括管芯的有源器件的有源侧和与有源侧相对设置的无源侧；与管芯附连层耦合的增强板，该增强板具有第一侧和与第一侧相对设置的第二侧以及设置在增强板中的腔；以及与增强板的第二侧耦合的一个或多个构建层，该一个或多个构建层包括绝缘体和设置在绝缘体中的导电特征，该导电特征与管芯电耦合，其中管芯的无源侧与管芯附连层直接接触，增强板的第一侧与管芯附连层直接接触，并且管芯设置在腔中。在一些实施例中，该装置可进一步包括设置在腔中并且至少部分地密封管芯的有源侧的管芯密封材料，其中管芯通过穿过管芯密封材料延伸的通孔结构与一个或多个构建层的电路由特征电耦合。在一些实施例中，管芯密封材料包括设置在一个或多个构建层和增强板之间的叠层的预浸材料，叠层与增强板的第二侧直接接触，以及管芯具有比从增强板的第一侧到第二侧测量的增强板的厚度小的厚度。
在一些实施例中，管芯为第一管芯，以及该装置进一步包括与第一管芯电耦合的第二管芯。在一些实施例中，第二管芯通过一个或多个构建层的电路由特征与第一管芯电耦合，以及增强板包括镀敷通孔，该镀敷通孔配置成将第一管芯和第二管芯的电信号路由至封装级互连，该封装级互连通过管芯附连层与PTH耦合。在一些实施例中，一个或多个构建层、增强板和管芯附连层是第一封装衬底的一部分，以及封装级互连是配置成将第一封装衬底与电路板耦合的第一封装级互连。在一些实施例中，该装置进一步包括利用第二封装级互连与第一封装衬底耦合的第二封装衬底和安装在第二封装衬底上或嵌入到第二封装衬底中的第三管芯，第三管芯通过第二封装级互连与第一封装衬底电耦合，其中第二管芯设置在第一封装衬底和第二封装衬底之间。
在一些实施例中，第一管芯包括设置在第一管芯的有源侧和无源侧之间的硅通孔(TSV)，以及第二管芯利用穿过管芯附连层延伸的互连通过第一管芯的无源侧与TSV电耦合。在一些实施例中，一个或多个构建层、增强板和管芯附连层是第一封装衬底的一部分，以及该装置进一步包括第一封装封装级互连、第二封装衬底和第三管芯，第一封装封装级互连配置成将第一封装衬底与电路板耦合，第二封装衬底利用第二封装级互连与第一封装衬底耦合，第二封装级互连配置成通过管芯附连层路由第一封装衬底和第二封装衬底之间的电信号，第三管芯安装在第二封装衬底上或嵌入在第二封装衬底中，第三管芯通过第二封装级互连与第一封装衬底电耦合。在一些实施例中，一个或多个构建层由环氧树脂材料组成，以及增强板由具有玻璃纤维织物的树脂材料组成。在一些实施例中，增强板包括配置成将增强板的第一侧与第二侧电耦合的互连，以及增强板由金属芯组成，金属芯具有设置在金属芯上的电绝缘层以使金属芯与增强板的互连电绝缘。
根据多个实施例，本公开描述了一种制造封装组件的方法，该方法包括：提供管芯附连层、将管芯与管芯附连层耦合、将增强板与管芯附连层耦合、以及在增强板的第二侧上形成一个或多个构建层，该管芯具有包括管芯的有源器件的有源侧和与有源侧相对设置的无源侧，该增强板具有第一侧和与第一侧相对设置的第二侧以及设置在增强板中的腔，该一个或多个构建层包括绝缘体和设置在绝缘体中的导电特征，该导电特征与管芯电耦合，其中管芯的无源侧与管芯附连层直接接触，增强板的第一侧与管芯附连层直接接触，并且管芯设置在腔中。在一些实施例中，该方法进一步包括，在形成一个或多个构建层之前，在腔中沉积管芯密封材料并且至少部分地密封管芯的有源侧并且利用激光钻孔工艺形成穿过管芯密封材料延伸的通孔结构，其中在形成一个或多个构建层之后，管芯通过通孔结构与一个或多个构建层的电路由特征电耦合。在一些实施例中，沉积管芯密封材料包括在增强板的第二侧上施加叠层并且热压叠层以将叠层与增强板耦合并且然后用叠层的预浸材料填充腔。
在一些实施例中，管芯为第一管芯，以及该装置进一步包括将第二管芯与第一管芯电耦合。在一些实施例中，将第二管芯与第一管芯电耦合包括通过一个或多个构建层的电路由特征将第二管芯与第一管芯电耦合。在一些实施例中，该方法进一步包括形成封装级互连，封装级互连通过管芯附连层和通过设置在增强板中的镀敷通孔(PTH)与第一管芯和第二管芯电耦合，PTH配置成将第一管芯和第二管芯的电信号路由至封装级互连。在一些实施例中，一个或多个构建层、增强板和管芯附连层是第一封装衬底的一部分，以及封装级互连是配置成将第一封装衬底与电路板耦合的第一封装级互连。在一些实施例中，该方法进一步包括利用第二封装级互连将第二封装衬底与第一封装衬底耦合，第二封装衬底包括安装在第二封装衬底上或嵌入到第二封装衬底中的第三管芯，第三管芯通过第二封装级互连与第一封装衬底电耦合，其中第二管芯设置在第一封装衬底和第二封装衬底之间。
在一些实施例中，第一管芯包括设置在第一管芯的有源侧和无源侧之间的硅通孔(TSV)。在一些实施例中，将第二管芯与第一管芯电耦合包括利用穿过管芯附连层延伸的互连通过第一管芯的无源侧将第二管芯与TSV电耦合。在一些实施例中，一个或多个构建层、增强板和管芯附连层是第一封装衬底的一部分。在一些实施例中，该方法进一步包括形成第一封装封装级互连和利用第二封装级互连将第二封装衬底与第一封装衬底耦合，第一封装封装级互连配置成将第一封装衬底与电路板耦合，第二封装级互连配置成通过管芯附连层路由第一封装衬底和第二封装衬底之间的电信号，第二封装衬底包括安装在第二封装衬底上或嵌入在第二封装衬底中的第三管芯，第三管芯通过第二封装级互连与第一封装衬底电耦合。在一些实施例中，提供管芯附连层包括在面板上提供B-阶段树脂，并且利用热压工艺同时执行将管芯与管芯附连层耦合和将增强板与管芯附连层耦合以将管芯和增强板与B-阶段树脂附连。
根据多个实施例，本公开描述了一种***(例如计算设备)，该***包括：电路板和与电路板耦合的封装组件，该封装组件包括管芯附连层、与管芯附连层耦合的管芯、与管芯附连层耦合的增强板、以及与增强板的第二侧耦合的一个或多个构建层，该管芯具有包括管芯的有源器件的有源侧和与有源侧相对设置的无源侧，该增强板具有第一侧和与第一侧相对设置的第二侧以及设置在增强板中的腔，该一个或多个构建层包括绝缘体和设置在绝缘体中的导电特征，该导电特征与管芯电耦合，其中管芯的无源侧与管芯附连层直接接触，增强板的第一侧与管芯附连层直接接触，并且管芯设置在腔中。在一些实施例中，电路板利用穿过管芯附连层延伸的封装级互连与封装组件耦合。在一些实施例中，***为移动计算设备，进一步包括与电路板耦合的天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位***(GPS)设备、指南针、盖革计数器、加速度计、陀螺仪、扬声器、或照相机中的一个或多个。
多个实施例可包括包含以上述联合形式(和)(例如，“和”可以为“和/或”)描述的实施例的替代(或)实施例的上述实施例的任何合适的组合。而且，一些实施例可包括具有存储在其上的当指令被执行时产生上述实施例中的任一个的动作的指令的一个或多个制品(例如，非瞬态计算机可读介质)。此外，一些实施例可包括具有用于执行上述实施例的各种操作的任何合适的装置的装置或***。
所示实现的上述描述、包括摘要中的描述不旨在穷举或将本公开的实施例限制为所公开的精确形式。虽然为了说明目的在本文中描述了特定实现和示例，但如相关领域技术人员将认识到的，在本发明的范围内的多种等效修改是可能的。
可根据以上详细的描述，对本公开的实施例做出这些修改。下面权利要求中使用的术语不应当解释成将本公开的多个实施例限定于说明书和权利要求书所披露的特定实施例。相反，本发明的范围完全由所附权利要求确定，所附权利要求将根据已确立的权利要求解释原则来解读。

Claims (23)

1.一种封装组件，包括：
管芯附连层；
与管芯附连层耦合的管芯，所述管芯具有包括管芯的有源器件的有源侧和与所述有源侧相对设置的无源侧；
与所述管芯附连层耦合的增强板，所述增强板具有第一侧和与所述第一侧相对设置的第二侧和设置在所述增强板中的腔；以及
与所述增强板的第二侧耦合的一个或多个构建层，所述一个或多个构建层包括绝缘体和设置在绝缘体中的导电特征，所述导电特征与所述管芯电耦合，其中所述管芯的无源侧与所述管芯附连层直接接触，所述增强板的第一侧与所述管芯附连层直接接触，并且所述管芯设置在所述腔中。
2.如权利要求1所述的封装组件，其特征在于，进一步包括：
设置在腔中并且至少部分地密封管芯的有源侧的管芯密封材料，其中所述管芯通过通孔结构与一个或多个构建层的电路由特征电耦合，所述通孔结构穿过所述管芯密封材料延伸。
3.如权利要求2所述的封装组件，其特征在于：
所述管芯密封材料包括设置在一个或多个构建层和增强板之间的叠层的预浸材料，所述叠层与所述增强板的第二侧直接接触；以及
所述管芯的厚度小于从增强板的第一侧到第二侧测量的增强板的厚度。
4.如权利要求1所述的封装组件，其特征在于，所述管芯为第一管芯，所述封装组件进一步包括与第一管芯电耦合的第二管芯。
5.如权利要求4所述的封装组件，其特征在于：
所述第二管芯通过所述一个或多个构建层的电路由特征与所述第一管芯电耦合；以及
所述增强板包括镀敷通孔PTH，所述镀敷通孔配置成将所述第一管芯和第二管芯的电信号路由至通过管芯附连层与PTH耦合的封装级互连。
6.如权利要求5所述的封装组件，其特征在于，所述一个或多个构建层、增强板和管芯附连层是第一封装衬底的一部分，以及所述封装级互连是配置成将所述第一封装衬底与所述电路板耦合的第一封装级互连，所述封装组件进一步包括：
第二封装衬底，所述第二封装衬底利用第二封装级互连与所述第一封装衬底耦合；以及
第三管芯，所述第三管芯安装在所述第二封装衬底上或嵌入在第二封装衬底中，所述第三管芯通过第二封装级互连与第一封装衬底电耦合，其中所述第二管芯设置在所述第一封装衬底和第二封装衬底之间。
7.如权利要求4所述的封装组件，其特征在于：
所述第一管芯包括设置在所述第一管芯的有源侧和无源侧之间的硅通孔TSV；以及
所述第二管芯利用穿过所述管芯附连层延伸的互连通过所述第一管芯的无源侧与所述TSV电耦合。
8.如权利要求1所述的封装组件，其特征在于，所述一个或多个构建层、增强板和管芯附连层是第一封装衬底的一部分，所述封装组件进一步包括：
第一封装封装级互连，所述第一封装封装级互连配置成将所述第一封装衬底与电路板耦合；
第二封装衬底，所述第二封装衬底利用第二封装级互连与所述第一封装衬底耦合，所述第二封装级互连配置成通过所述管芯附连层路由所述第一封装衬底和第二封装衬底之间的电信号；以及
第三管芯，所述第三管芯安装在所述第二封装衬底上或嵌入在所述第二封装衬底中，所述第三管芯通过第二封装级互连与所述第一封装衬底电耦合。
9.如权利要求1-8中的任一项所述的封装组件，其特征在于：
一个或多个构建层由环氧材料组成；以及
所述增强板由具有玻璃纤维织物的环氧材料组成。
10.如权利要求1-8中的任一项所述的封装组件，其特征在于，所述增强板包括配置成电耦合所述增强板的第一侧和第二侧的互连；以及
增强板由金属芯组成，所述金属芯具有设置在所述金属芯上的电绝缘层以使金属芯与所述增强板的互连电绝缘。
11.一种制造封装组件的方法，所述方法包括：
提供管芯附连层；
将管芯与管芯附连层耦合，所述管芯具有包括管芯的有源器件的有源侧和与所述有源侧相对设置的无源侧；
将增强板与所述管芯附连层耦合，所述增强板具有第一侧和与所述第一侧相对设置的第二侧以及设置在所述增强板中的腔；以及
在所述增强板的第二侧上形成一个或多个构建层，所述一个或多个构建层包括绝缘体和设置在绝缘体中的导电特征，所述导电特征与所述管芯电耦合，其中所述管芯的无源侧与所述管芯附连层直接接触，所述增强板的第一侧与所述管芯附连层直接接触，并且所述管芯设置在所述腔中。
12.如权利要求11所述的方法，还包括：
在形成一个或多个构建层之前，在腔中沉积管芯密封材料并且至少部分地密封管芯的有源侧；以及
利用激光钻孔工艺形成穿过管芯密封材料延伸的通孔结构，其中在形成一个或多个构建层之后，所述管芯通过通孔结构与所述一个或多个构建层的电路由特征电耦合。
13.如权利要求12所述的方法，其特征在于，沉积管芯密封材料包括：
在增强板的第二侧上施加叠层；以及
热压所述叠层以将叠层与增强板耦合并且用所述叠层的预浸材料填充所述腔。
14.如权利要求11所述的方法，其特征在于，所述管芯为第一管芯，所述方法进一步包括将第二管芯与第一管芯电耦合。
15.如权利要求11所述的方法，其特征在于，将第二管芯与第一管芯电耦合包括通过一个或多个构建层的电路由特征将第二管芯与第一管芯电耦合，所述方法进一步包括：
形成封装级互连，所述封装级互连通过所述管芯附连层和通过设置在所述增强板中的镀敷通孔PTH与第一管芯和第二管芯电耦合，所述PTH配置成将所述第一管芯和第二管芯的电信号路由至封装级互连。
16.如权利要求15所述的方法，其特征在于，所述一个或多个构建层、增强板和管芯附连层是第一封装衬底的一部分，以及所述封装级互连是配置成将所述第一封装衬底与所述电路板耦合的第一封装级互连，所述方法进一步包括：
利用第二封装级互连将第二封装衬底与第一封装衬底耦合，所述第二封装衬底包括安装在第二封装衬底上或嵌入到第二封装衬底中的第三管芯，所述第三管芯通过第二封装级互连与所述第一封装衬底电耦合，其中第二管芯设置在所述第一封装衬底和第二封装衬底之间。
17.如权利要求14所述的方法，其特征在于：
所述第一管芯包括设置在所述第一管芯的有源侧和无源侧之间的硅通孔TSV；以及
将第二管芯与第一管芯电耦合包括利用穿过管芯附连层延伸的互连通过所述第一管芯的无源侧将第二管芯与所述TSV电耦合。
18.如权利要求17所述的方法，其特征在于，所述一个或多个构建层、增强板和管芯附连层是第一封装衬底的一部分，所述方法进一步包括：
形成第一封装封装级互连，所述第一封装封装级互连配置成将所述第一封装衬底与电路板耦合；以及
利用第二封装级互连将第二封装衬底与第一封装衬底耦合，所述第二封装衬底配置成通过管芯附连层在第一封装衬底和第二封装衬底之间路由电信号，第二封装衬底包括安装在第二封装衬底上或嵌入到第二封装衬底中的第三管芯，所述第三管芯通过第二封装级互连与第一封装衬底电耦合。
19.如权利要求11-18中的任一项所述的方法，其特征在于：
提供管芯附连层包括在面板上提供B-阶段树脂；以及
利用热压工艺同时执行将管芯与管芯附连层耦合和将增强板与管芯附连层耦合，以将管芯和增强板与B-阶段树脂附连。
20.一种计算设备，包括：
电路板；以及
与所述电路板耦合的封装组件，所述封装组件包括：
管芯附连层；
与管芯附连层耦合的管芯，所述管芯具有包括管芯的有源器件的有源侧和与所述有源侧相对设置的无源侧；
与所述管芯附连层耦合的增强板，所述增强板具有第一侧和与所述第一侧相对设置的第二侧以及设置在所述增强板中的腔；以及
与所述增强板的第二侧耦合的一个或多个构建层，所述一个或多个构建层包括绝缘体和设置在绝缘体中的导电特征，所述导电特征与所述管芯电耦合，其中所述管芯的无源侧与所述管芯附连层直接接触，所述增强板的第一侧与所述管芯附连层直接接触，并且所述管芯设置在所述腔中。
21.如权利要求20所述的计算设备，其特征在于，所述电路板利用穿过所述管芯附连层延伸的封装级互连与封装组件耦合。
22.如权利要求20-21中的任一项所述的计算设备，其特征在于，所述计算设备为移动计算设备，所述移动计算设备进一步包括：
与所述电路板耦合的天线、显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位***GPS设备、指南针、盖革计数器、加速度计、陀螺仪、扬声器或照相机中的一个或多个。
23.如权利要求20-21中的任一项所述的计算设备，其特征在于，所述计算设备为移动计算设备，所述移动计算设备进一步包括与所述电路板耦合的触摸屏显示器。
CN201410299475.5A 2013-06-26 2014-06-26 用于嵌入式管芯的封装组件及相关联的技术和配置 Active CN104253116B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/928,179 US9685414B2 (en) 2013-06-26 2013-06-26 Package assembly for embedded die and associated techniques and configurations
US13/928,179 2013-06-26

Publications (2)

Publication Number Publication Date
CN104253116A CN104253116A (zh) 2014-12-31
CN104253116B true CN104253116B (zh) 2018-03-27

Family

ID=52017467

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410299475.5A Active CN104253116B (zh) 2013-06-26 2014-06-26 用于嵌入式管芯的封装组件及相关联的技术和配置

Country Status (5)

Country Link
US (4) US9685414B2 (zh)
KR (1) KR101654713B1 (zh)
CN (1) CN104253116B (zh)
BR (1) BR102014015448A2 (zh)
DE (1) DE102014108328B4 (zh)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130154106A1 (en) * 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
US9224674B2 (en) * 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
US9685414B2 (en) * 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9941219B2 (en) 2014-09-19 2018-04-10 Intel Corporation Control of warpage using ABF GC cavity for embedded die package
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
TWI562318B (en) * 2015-09-11 2016-12-11 Siliconware Precision Industries Co Ltd Electronic package and fabrication method thereof
US10950550B2 (en) * 2015-12-22 2021-03-16 Intel Corporation Semiconductor package with through bridge die connections
EP3465751B1 (en) * 2016-06-03 2021-08-18 Intel Corporation Wireless module with antenna package and cap package
US10729000B2 (en) * 2016-09-28 2020-07-28 Intel Corporation Thermal conductivity for integrated circuit packaging
JP2018120968A (ja) * 2017-01-25 2018-08-02 太陽誘電株式会社 プリント配線板、プリント配線板を用いたモジュールおよびプリント配線板を用いたカメラモジュール
US11430740B2 (en) * 2017-03-29 2022-08-30 Intel Corporation Microelectronic device with embedded die substrate on interposer
US10217719B2 (en) * 2017-04-06 2019-02-26 Micron Technology, Inc. Semiconductor device assemblies with molded support substrates
US10757800B1 (en) 2017-06-22 2020-08-25 Flex Ltd. Stripline transmission lines with cross-hatched pattern return plane, where the striplines do not overlap any intersections in the cross-hatched pattern
US11646288B2 (en) * 2017-09-29 2023-05-09 Intel Corporation Integrating and accessing passive components in wafer-level packages
WO2019132946A1 (en) * 2017-12-28 2019-07-04 Intel Corporation Device, method and system for providing a stacked arrangement of integrated circuit dies
US11039531B1 (en) 2018-02-05 2021-06-15 Flex Ltd. System and method for in-molded electronic unit using stretchable substrates to create deep drawn cavities and features
US11322444B2 (en) * 2018-03-23 2022-05-03 Intel Corporation Lithographic cavity formation to enable EMIB bump pitch scaling
US10515929B2 (en) * 2018-04-09 2019-12-24 International Business Machines Corporation Carrier and integrated memory
US10431563B1 (en) 2018-04-09 2019-10-01 International Business Machines Corporation Carrier and integrated memory
KR102586794B1 (ko) * 2018-06-08 2023-10-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102163059B1 (ko) * 2018-09-07 2020-10-08 삼성전기주식회사 연결구조체 내장기판
US10964660B1 (en) 2018-11-20 2021-03-30 Flex Ltd. Use of adhesive films for 3D pick and place assembly of electronic components
US10896877B1 (en) * 2018-12-14 2021-01-19 Flex Ltd. System in package with double side mounted board
US11094625B2 (en) * 2019-01-02 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package with improved interposer structure
CN113273317A (zh) * 2019-01-07 2021-08-17 特斯拉公司 具有嵌入式组件阵列的封装设备
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US20200411441A1 (en) * 2019-06-27 2020-12-31 Intel Corporation Lithographically defined vertical interconnect access (via) for a bridge die first level interconnect (fli)
US11164804B2 (en) 2019-07-23 2021-11-02 International Business Machines Corporation Integrated circuit (IC) device package lid attach utilizing nano particle metallic paste
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11310911B2 (en) * 2020-07-14 2022-04-19 Qualcomm Incorporated Three-dimensional (3D) integrated circuit (IC) integration of an embedded chip and a preformed metal routing structure
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US20220069489A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1449031A (zh) * 2002-03-28 2003-10-15 株式会社东芝 半导体器件

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093970A (en) * 1994-11-22 2000-07-25 Sony Corporation Semiconductor device and method for manufacturing the same
US5847327A (en) 1996-11-08 1998-12-08 W.L. Gore & Associates, Inc. Dimensionally stable core for use in high density chip packages
US20020189853A1 (en) * 2001-06-15 2002-12-19 Phoenix Precision Technology Corp. BGA substrate with direct heat dissipating structure
JP4638657B2 (ja) 2003-03-19 2011-02-23 太陽誘電株式会社 電子部品内蔵型多層基板
TW200701774A (en) * 2005-06-28 2007-01-01 Visera Technologies Co Ltd Stack-type image sensor module
TWI281737B (en) * 2005-12-13 2007-05-21 Via Tech Inc Chip package and coreless package substrate thereof
CN100505194C (zh) 2006-03-21 2009-06-24 华东科技股份有限公司 无胶带黏晶方式的集成电路封装方法
US7592202B2 (en) * 2006-03-31 2009-09-22 Intel Corporation Embedding device in substrate cavity
US7886437B2 (en) 2007-05-25 2011-02-15 Electro Scientific Industries, Inc. Process for forming an isolated electrically conductive contact through a metal package
US20090072382A1 (en) 2007-09-18 2009-03-19 Guzek John S Microelectronic package and method of forming same
JP5284155B2 (ja) 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板
CN102106198B (zh) * 2008-07-23 2013-05-01 日本电气株式会社 半导体装置及其制造方法
US7842541B1 (en) * 2008-09-24 2010-11-30 Amkor Technology, Inc. Ultra thin package and fabrication method
KR101484786B1 (ko) * 2008-12-08 2015-01-21 삼성전자주식회사 집적회로 패키지 내장 인쇄회로기판 및 그 제조방법
US8067308B2 (en) * 2009-06-08 2011-11-29 Stats Chippac, Ltd. Semiconductor device and method of forming an interconnect structure with TSV using encapsulant for structural support
JP5280945B2 (ja) 2009-06-19 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
US8039304B2 (en) 2009-08-12 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of dual-molding die formed on opposite sides of build-up interconnect structures
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
TWI460834B (zh) 2010-08-26 2014-11-11 Unimicron Technology Corp 嵌埋穿孔晶片之封裝結構及其製法
US8466567B2 (en) * 2010-09-16 2013-06-18 Stats Chippac Ltd. Integrated circuit packaging system with stack interconnect and method of manufacture thereof
US20120112336A1 (en) 2010-11-05 2012-05-10 Guzek John S Encapsulated die, microelectronic package containing same, and method of manufacturing said microelectronic package
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
US8421245B2 (en) * 2010-12-22 2013-04-16 Intel Corporation Substrate with embedded stacked through-silicon via die
JP5536682B2 (ja) * 2011-01-18 2014-07-02 日本特殊陶業株式会社 部品内蔵配線基板
JP2012191123A (ja) * 2011-03-14 2012-10-04 Renesas Electronics Corp 半導体集積回路装置およびその製造方法ならびにそれを用いた電子システム
US9006031B2 (en) * 2011-06-23 2015-04-14 Stats Chippac, Ltd. Semiconductor device and method of forming EWLB package with standoff conductive layer over encapsulant bumps
US8848380B2 (en) * 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US8614502B2 (en) * 2011-08-03 2013-12-24 Bridge Semiconductor Corporation Three dimensional semiconductor assembly board with bump/flange supporting board, coreless build-up circuitry and built-in electronic device
JP5715009B2 (ja) * 2011-08-31 2015-05-07 日本特殊陶業株式会社 部品内蔵配線基板及びその製造方法
US8975741B2 (en) * 2011-10-17 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process for forming package-on-package structures
US8916481B2 (en) * 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
US20140048950A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with embedded semiconductor device and built-in stopper and method of making the same
US9087847B2 (en) * 2012-08-14 2015-07-21 Bridge Semiconductor Corporation Thermally enhanced interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same
US9685414B2 (en) * 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1449031A (zh) * 2002-03-28 2003-10-15 株式会社东芝 半导体器件

Also Published As

Publication number Publication date
US20150001731A1 (en) 2015-01-01
US20190237413A1 (en) 2019-08-01
US10014263B2 (en) 2018-07-03
US10304785B2 (en) 2019-05-28
KR101654713B1 (ko) 2016-09-07
US20180308805A1 (en) 2018-10-25
US20170271277A1 (en) 2017-09-21
DE102014108328B4 (de) 2022-06-30
KR20150001635A (ko) 2015-01-06
US9685414B2 (en) 2017-06-20
CN104253116A (zh) 2014-12-31
BR102014015448A2 (pt) 2015-10-06
DE102014108328A1 (de) 2014-12-31
US10522483B2 (en) 2019-12-31

Similar Documents

Publication Publication Date Title
CN104253116B (zh) 用于嵌入式管芯的封装组件及相关联的技术和配置
CN105556648B (zh) 集成电路封装衬底
JP6513786B2 (ja) 集積アンテナを備えた多層パッケージ
US10068852B2 (en) Integrated circuit package with embedded bridge
CN104900626B (zh) 管芯到管芯接合以及相关联的封装构造
US9147638B2 (en) Interconnect structures for embedded bridge
JP2016535462A (ja) ワイヤボンディングされたマルチダイスタックを有する集積回路パッケージ
CN104103596A (zh) 包括玻璃焊接掩模层的集成电路封装组件
JP2017535054A (ja) 裏面受動構成要素を有する集積回路ダイ、およびそれに関連する方法
CN104952828A (zh) 覆晶堆叠封装结构及其制作方法
JP2016046517A (ja) キャプダクタアセンブリに関連する技術及び構成
CN107743652A (zh) 多层封装
Onohara et al. Development of thin package using the glass carrier substrate

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant