CN104205294A - 基于氮化镓纳米线的电子器件 - Google Patents

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Abstract

使用基于GaN的纳米线来生长具有c平面顶面的高质量的分立底座元件，以制作各种半导体器件，诸如用于功率电子器件的二极管和晶体管。

Description

基于氮化镓纳米线的电子器件
技术领域
本发明涉及基于氮化物半导体纳米线的诸如功率和RF电子器件的半导体器件和生产该半导体器件的方法。
背景技术
基于氮化镓（GaN）的晶体管包括GaN/AlGaN HEMT（高电子迁移率晶体管）或HFET（异质结场效应晶体管）结构，其包括2DEG（二维电子气）。理论上GaN材料提供优越的性质，其具有比Si和SiC两者更好的电子迁移率（速度、效率）和更好的高电压能力。GaN功率和RF技术包括AlGaN/GaN HEMT和肖特基二极管。然而，今天的GaN技术一般地在成本方面高于Si技术，并且一般地在材料质量和高电压可靠性方面劣于SiC技术。这是由于使用了异质衬底，所述异质衬底由不能在商业上可行的成本水平下制作足够生产水平的GaN同质衬底而成为必要。因此，GaN电子器件技术的主要限制归结为材料晶***错和晶片生产成本，其与源自于异质衬底上的生长的位错的最小化有关。
在由常规方法（异质外延生长）产生的氮化物层中以车螺纹位错形式形成的晶格失配位错降低了功率电子器件的操作电压能力且降低了器件的可靠性。衬底与氮化物（器件）层之间的缓冲层的添加减少了缺陷的数目。通常，这给出对于SiC上的GaN生长而言10-8-10-9 cm-2、对于蓝宝石衬底上的GaN生长而言略高且对于Si上的GaN而言10-9-10-10 cm-2的缺陷密度。然而，缓冲层的沉积增加器件的成本。较厚缓冲层提供高于较薄缓冲层的器件质量。这可以由较长的生长时间来实现，但是较长的生长时间增加器件的成本。此外厚缓冲层的添加可由于衬底与缓冲层之间的晶格失配而引发晶片弯曲。
通常由工业规模MOCVD技术来生长GaN膜。为了实现膜的可接受质量，用诸如NH3和TMG（三甲基镓）之类的高前体流和因此的高分压力来执行生长。一般使用的测量是所谓的“V/III-比”，其与前体元素的摩尔流有关，例如NH3与TMG之间的摩尔比。用于GaN膜生长的V/III-比在1000-10000范围内。
今天的顶级标准GaN膜确实仍具有非常高的缺陷密度。在此类背景下，作为基于氮化物的纳米线的1维结构已吸引了来自研究员的许多注意力。已经报告了用于GaN纳米线生长的诸如VLS、模板约束生长以及氧化物辅助生长之类的若干方法。
另外，可以使用绝缘/非绝缘缓冲层来防止各个纳米器件与它们的邻居短路。各个器件之间的短路排除了芯片上多器件电路。不导电或半绝缘衬底对于RF应用而言是有利的。一般地增强GaN中的n型性质的车螺纹位错限制了制造半绝缘缓冲器材料的可能性。
从20世纪90年代开始已广泛地研究GaN的选择性区域生长以降低GaN膜中的位错密度。根据点图案化GaN开口，Akasaka等人示出了具有5μm的直径的GaN柱生长。最近，Hersee等人报告了使用选择性区域生长的GaN导线的阵列制作。描述的是，必须将脉冲生长用于生长GaN纳米线以约束横向生长。脉冲生长也称为迁移增强生长。可将该方法描述为两步方法，其包括称为选择性生长步骤的初始纳米线生长步骤，其中，提供两个前体气体。初始生长步骤后面是脉冲生长的次要步骤，其中，在此时提供前体气体中的一个。
发明内容
实施例涉及一种制造半导体器件的方法，其包括：在衬底上面形成多个半导体纳米线，在每一个纳米线上形成半导体体积元件，将每一个体积元件平面化以形成具有基本上平面的上表面的多个分立底座元件，且在所述多个底座元件中的每一个底座元件中形成器件。
另一实施例涉及一种半导体器件，其包括：位于衬底上面的绝缘生长掩模、从生长掩模中的开口突出的多个III-氮化物半导体纳米线和多个分立III-氮化物半导体台面。所述多个台面中的每一个台面位于所述多个纳米线中的每一个纳米线周围和上面，并且每一个台面具有基本上平面的c-平面上表面。该器件还包括位于每一个半导体台面上面的至少一个电极。
在从属权利要求中限定了本发明的实施例。当结合附图和权利要求考虑时，根据本发明的以下详细描述，本发明的其它目的、 优点和新颖特征将变得显而易见。
附图说明
现在将参考附图来描述本发明的优选实施例，在所述附图中：
图1示意性地图示出根据本发明的实施例的纳米线。
图2a示意性地图示出根据本发明的实施例的方法且图2b是根据本发明的实施例的方法的流程图。
图3a-b是根据本发明的实施例的纳米线结构的SEM图像。
图4、12a-d和13a-d示意性地图示出根据本发明的实施例的制造器件的方法。
图5a-b示意性地图示出根据本发明的实施例的纳米结构LED器件的实施例。
图6示意性地图示出根据本发明的实施例的纳米线生长设备。
图7a-b是图示出未给出纳米线的生长状况的结果的SEM-图像。
图8a-b是图示出其中纳米线开始形成的生长状况的结果的SEM-图像。
图9a-b是图示出给出纳米线的生长状况的结果的SEM-图像。
图10a-c是图示出给出纳米线的生长状况的结果的SEM-图像。
图11a-c是图示出源掺杂的效果的SEM-图像。
图12a-d是图示出根据实施例的制造具有附加单晶半导体外延层的金字塔形体积元件的方法的示意图。
图13a-d是图示出根据实施例的制造晶体管的方法的示意图。
图14a-c是根据本发明的实施例的能够制造的a）肖特基二极管，b）p-n二极管和c）MOSFET的示意图。
图14d-f是图示出根据实施例的制造混合电路的方法的示意图。
图14g-i是图示出根据替换实施例的制造混合电路的方法的示意图。
图15A-15E图示出根据实施例的纳米线使能功率晶片的实施例。
图16A-16B图示出现有技术平面高电子迁移率晶体管（HEMT）。
图17A-17B图示出根据实施例的HEMT。
图18A-18F图示出替换HEMT实施例。
图19A-19B图示出具有在栅地阴地放大器配置中的两个HEMT的实施例。图19C图示出具有在并联和级联配置中的HEMT的实施例。
图20A-20C图示出其中多个HEMT与共栅极线相连接的替换实施例。
图21A-21B图示出其中用共栅极线、共源极线和共漏极线来配置多个HEMT的实施例。
图22A-22H图示出根据实施例的DC至AC功率逆变器210及其部件。
具体实施方式
半导体器件和用以生产此类器件的方法包括至少一个氮化物半导体纳米线，例如GaN纳米线。
可以使用许多不同的方法来形成基于III-氮化物半导体的二极管（例如肖特基二极管）和晶体管（例如MOSFET、HEMT或HEFT），且其可具有许多不同的设计。使其它材料的尺寸、序列以及结合（掺杂原子、铟的量和结合等）变化。在电极之间施加诸如Al2O3和SiO2之类的电介质，并且该电介质可在金属氧化物半导体HEMT（MOSHEMT）的栅极电极下面形成。对于常闭器件而言，常常使栅极通过AlGaN而凹陷到GaN中，从而中断AlGaN/GaN 2DEG。下面的器件描述并不意图以任何方式是穷举的，而是仅用作阐明示例。基于氮化物的电子器件由主要来自作为晶格失配位错的车螺纹位错的晶体缺陷限制，所述晶格失配位错来自失配衬底上的生长。这真正与器件制作技术和设计无关。如下面将描述的，本发明的实施例提供了基于III-氮化物（诸如基于GaN的器件层生长模板或缓冲层）的改善的晶体质量，并且已经在晶片级的器件之间实现了绝缘，从而改善了基于氮化物的器件的功率和电压容差、寿命和性能。
在图1中示意性地图示出的氮化物半导体纳米线110在该上下文中被限定为具有小于1微米（诸如500nm）的直径和达到几个μm的长度的本质上杆状结构。纳米线110在其底座处被外延连接到衬底105，其可包括外延层，例如最接近于纳米线110的GaN的层。纳米线105突出通过在例如SiNx或另一绝缘层的生长掩模111中的开口。如图1中所指示的，仅仅出于说明性目的，衬底105的表面可展示出在图中被放大的某些粗糙度112。在下文中，应将术语纳米线理解为指的是不受表面粗糙度限制的结构，即纳米线在衬底105上面的第一原子层中或者换言之在第一“自由”层中开始。然而，纳米线110的该第一层通常将在生长掩模111的开口内。纳米线的长度被表示为L。
用现有技术生产的氮化物纳米线通常包括大量的缺陷。上述脉冲选择性生长表示显著的改善，但是该方法可产生接近于纳米线的底座的堆叠层错。通常，用这种方法产生的纳米线将具有接近于底座的从立方体至六角形晶体结构的变化。包括多个这样的纳米线的半导体器件将具有展示出该类型的缺陷的纳米线的大体上的一部分或全部。堆叠层错关于光学和电气性质而对纳米线的物理性质具有影响。在例如LED应用中，由接近于底座的堆叠层错引入的相对小的变形也可妨碍性能，因为堆叠层错增加电阻。由于面积是非常小的，所以增加的电阻可对LED的性能具有显著影响。
根据本发明的实施例的氮化物半导体纳米线纵贯其整个长度具有相同的晶体结构，即纳米线并未展示出接近于底座的堆叠层错。优选地，晶体结构是六角形的。可以用下述方法来产生纵贯其长度具有相同晶体结构的纳米线。
根据本发明的实施例的半导体器件从纳米线105开始，所述纳米线105均纵贯纳米线的整个长度具有相同的晶体结构。所述多个纳米线中的大多数应具有仅一个晶体结构。甚至更优选地，半导体器件的纳米线的至少90%均具有相同的晶体结构。甚至更优选地，半导体器件的纳米线的99%均具有相同的晶体结构。
根据本发明的一个非限制性实施例的生长氮化物半导体纳米线的方法利用基于CVD的选择性区域生长技术。在纳米线生长步骤期间存在氮源和金属-有机物源，并且至少氮源流速在纳米线生长步骤期间是连续的。在发明方法中利用的V/III-比显著低于一般地与基于氮化物的半导体的生长相关联的V/III-比。
可以由金属有机物化学气相沉积（MOCVD）工艺和其设备来实现该方法。还可以由其它CVD和气相外延（VPE）来实现该方法，诸如具有对于技术人员而言应显而易见的修改的基于氢化物VPE或金属有机物VPE（MOVPE）的工艺。该方法在图2a中且由图2b的流程图示意性地图示出，并且包括步骤：
a）在衬底105的主表面（例如，顶面）105A上提供生长掩模111。该衬底可以是用于生长III-氮化物纳米线的任何合适材料，例如GaN、硅、蓝宝石或AlN晶片，其可选地可包含一个或多个缓冲层，诸如硅衬底上的GaN缓冲层。生长掩模111优选地是电介质层，诸如SiNx或SiOx。然而，可使用其它材料。
b）在生长掩模中产生开口113。该开口优选地关于其直径和其相对定位两者被很好地控制。可以将在本领域中已知的若干技术用于包括但不限于电子束光刻（EBL）、纳米压印光刻、光学光刻和反应离子蚀刻（RIE）或湿法化学蚀刻方法的过程。优选地，开口在直径方面为约100nm且分开节距0.5-5 μm。开口限定待产生的纳米线110的位置和直径。
c）由基于CVD或MOVPE的工艺进行纳米线生长。优选地，形成多个III-氮化物半导体纳米线，其基本上垂直于衬底105的主表面105A延伸（即，精确地垂直于或在10度内垂直于表面105A延伸）。优选地，前体源流在纳米线形成期间是连续的。调整前体源流速率以在生长区中实现低度过饱和。V/III-比应在范围1-100内，优选地在范围1-50内，并且甚至更优选地在范围5-50内。应注意的是此V/III-比显著地低于用于膜生长的比。
在图3a-b的SEM图像中图示出用上述方法制作的纳米线。在起始衬底上，由PECVD来沉积SiNx层（在厚度方面为30nm）。在后续步骤中，由电子束光刻、EBL以及反应离子蚀刻RIE来制造点图案化GaN开口（在直径方面为约100 nm）的阵列。开口之间的节距范围为0.5-3.2μm，从而给出限定纳米线的直径和位置两者的生长掩模。然后，将已处理样品***水平MOCVD室中以生长GaN纳米线。图3a进一步图示出可以用具有金字塔形末端的纳米线，其对于某些应用而言是有利的。
该方法可包括用于增强生长状况的各种步骤，其被示为预处理步骤c'），例如在纳米线生长步骤c）之前的退火。预处理步骤可包括多个子步骤。应注意的是根据本发明的实施例的预处理步骤并未导致纳米线生长，虽然可以将前体中的一个或多个用于预处理，例如退火。还可以设想纳米生长步骤c）期间的V/III-比的变化。然而，前体材料流在纳米线生长步骤期间不应被中断。
在许多不同应用中可以使用纳米线。可以使用该纳米线作为用来形成高质量GaN的融合、分立岛的结构积木块，其可以具有非常低的缺陷密度。由Samuelson等人在美国申请（序列号10/613071）中描述了如何由纳米线形成连续融合层，其整体地通过引用并入本文中。
在图4中示意性地图示出根据本发明的实施例的包括半导体纳米线的工艺中器件。该器件包括衬底105，其中，已从衬底105外延地生长纳米线110。纳米线110的一部分被可选壳114和体积元件115包围。优选地将体积元件115外延地连接到纳米线110。纳米线110通常具有大约50nm至500 nm的直径且体积元件具有大约200-700 nm的宽度。体积元件115可具有不同于纳米线的形状。如图4中所示，纳米线110被形成体积元件115的金字塔形过生长包围。与上述类似，金字塔形过生长可包括多个层116、117、118，如果期望的话。
根据本发明的方法的一个实施例，包括在纳米线上提供过生长或体积元件的进一步的生长步骤。参考图2b的流程图所述的方法包括两个阶段。可以视为纳米线生长阶段的第一阶段包括步骤a-c），其中，提供纳米线生长状况，即低V/III-比。在第二阶段中，在类似于第一阶段中的生长工艺的基于CVD的工艺中且优选地在相同生长室中，但是用针对平面生长进行调整的生长参数，即用比在纳米线生长中高的V/III-比（通常大约1000），由体积元件115对纳米线进行过生长，其可包括多个不同的层。可将根据本实施例的方法视为纳米线生长阶段，后面是平面生长阶段或横向生长阶段。纳米线生长阶段产生具有对于平面生长而言接近理想的表面的纳米线，因为纳米线的侧壁将是非平面的，所谓的m-平面{1 - 100}。此类表面极其硬而难以用常规方法来产生。在平面生长阶段或横向生长阶段中，在纳米线生长阶段之后，在步骤d）以及一个或多个可选步骤e）、f）等中将理想表面用于壳层的生长，从而形成器件的部分。
在图12a-d中图示出制造器件的方法步骤。图12a图示出突出通过掩模111的GaN纳米线110，类似于图2a中的步骤c）。纳米线的连续选择性生长被预期为以两个方式降低器件位错密度：首先通过减小的生长面积，如在ELO（外延横向过生长）中已知的，并且其次通过对来自纳米线的位错的早期拒绝和排斥，其作为释放车螺纹位错在纳米线上引起的附加应变能的手段。此类弛豫在块体层中是不可能的，因为车螺纹位错需要表面或第二位错以溶解。作为纳米线生长状况的副作用，纳米线易于包括变化的杂质量、空穴和替代缺陷，增加了n掺杂但降低了电子迁移率。因此，在本发明的实施例中，并不为电学使用而依靠纳米线芯（例如，不为并入器件的活性部分中而依靠该纳米线芯），也不为绝缘而依靠该纳米线芯，而是该纳米线芯用作用于一种缺陷的过滤器。
图12b图示出GaN金字塔形体积元件115的生长（即，纳米线过生长），类似于图4。此元件或层是在类似于平面GaN的状况下生长的，通过减少杂质、空穴和替代缺陷而与纳米线芯相比大大地改善了晶体纯度和化学计量。优选地，由于下面阐明的原因，可将此体积元件或层生长为本征的、低掺杂（即在1016 cm-3以下的掺杂剂含量）或者甚至补偿掺杂的（即，用Fe、C或n型和p型掺杂剂两者来掺杂以降低材料导电率），以起半绝缘半导体材料作用。正常地，用于此类使用的充分半绝缘GaN由于不能高效地补偿源自高位错和缺陷密度的非故意n掺杂而在小尺寸上面是不可行的。然而，由于大多数的体积元件是无位错的，所以能够实现在105 ohm*cm（例如106至107ohm*cm）以上的高电阻率水平。如果能够实现优良的化学计量，则可实现甚至更高的107 ohm*cm和诸如在109 ohm*cm以上的的更高的电阻率（例如107至1012 ohm-cm，诸如109至1011）。
图12c图示出平面化，诸如金字塔形体积元件115和可选地纳米线110的就地回蚀以形成底座元件115A，其带有具有c-平面取向的平面上表面115C，“c-平面”表示{0001}平面。优选地，在平面化步骤期间去除纳米线的上部。然而，在替换实施例中，如果体积元件115在纳米线110以上延伸至足够的高度，平面化在纳米线处或以上停止。可通过化学或温度辅助各向异性蚀刻或化学机械抛光来执行回蚀。底座元件115A形成具有平面上c-平面表面和延伸到掩模层111的倾斜侧壁的台面。对于具有除金字塔形之外的形状的体积元件115而言，底座元件115A的侧壁可以是笔直而不是倾斜的。由这种方法制作的底座元件可在从0.1μm至100μm的宽度范围内，优选地从1μm至50μm的宽度范围内。优选地通过用于纳米线110的掩模111中的开口113（在图2a中示出）的间距以及所述层的生长参数和生长时间来控制宽度的选择。
图12d图示出c-平面表面上的附加单晶半导体外延层115B（在本文中称为移位层）的沉积。优选地，层115B的上表面还具有c-平面取向。从纳米线芯110去除层115B的上表面或将其移位以避免由于暴露在平面化体积元件的表面中的纳米线芯110顶部而在表面中具有任何不均匀性。因此，有源器件表面从纳米线芯电移位，因为可以以与体积元件类似的方式来生长移位层115B，还利用无位错结晶度，能够实现106 ohm*cm或更高（例如106至107 ohm*cm）的高电阻率水平。如果能够实现优良的化学计量，则可实现甚至更高的107 ohm*cm和诸如在109 ohm*cm以上的更高的电阻率（例如107至1012 ohm-cm，诸如109至1011）。
层115B可以是GaN层、三元或四元层（例如AlGaN）或此类层的序列，其可以被外延地沉积在平面化GaN体积元件上以形成移位底座元件115A，其中，底座元件的上表面115C位于纳米线110的上尖端上面。如果存在的话，层115B的顶面形成具有移位底座元件115A的c-平面取向的平面上表面115C。优选地将层115B段生长成展示出高的化学计量（基本上50原子百分数氮和基本上50原子百分数III族材料，具有0.5%或更小的偏差）。以这样的方式，纳米线段110滤出晶***错，而移位层115B和平面化体积元件115增强晶体纯度，导致没有位错的高纯度层。虽然未示出，但在生长步骤期间被暴露的台面115A的所有小面上生长移位层115B。金字塔形小面趋向于比c-平面表面生长缓慢，尽管导致相当地更薄的层。
此外，重要的是注意到，通过这种方法，移位层115B和平面化体积元件115形成完全或半绝缘底座元件115A，使得包括底座元件的台面的整个上表面从纳米线芯110电移位。优选地，在一个不中断生长运行中执行图12a-12d中所示的步骤（例如，在不打破真空或卸载单室或多室半导体制造设备中的晶片的情况下）。
优选地，底座元件台面115A的基本上平面的c-平面上表面115C（即，移位层115B的上表面或平面化体积元件115的上表面，如果省略移位层115B的话）基本上没有车螺纹位错。例如，底座元件台面115A的基本上平面的c-平面上表面具有小于109的车螺纹位错，诸如小于108、小于107、小于106、小于105、例如在104与109之间的车螺纹位错和在其之间的所有子范围。在另一示例中，底座元件台面115A的至少90%、诸如90-99%在其基本上平面的c-平面上表面中具有车螺纹位错。
底座元件115A为后续器件层提供单数半绝缘模板，从而提供用来制作适合于在衬底105上生长和制造预先分区器件的低缺陷、高纯度、半绝缘台面的可能性，无论衬底是导电、绝缘还是半导电的。可替换地，当与半导体体积元件115和纳米线110的器件层绝缘并不关键时，可省略移位层115B，并且有源器件的制作可直接地在图12c中所示的底座元件115A的平面化体积元件115部分上继续。
总而言之，纳米线芯110充当用于来自衬底或缓冲层（例如，衬底105上的层）的缺陷（诸如车螺纹位错和衬底NW界面缺陷）的过滤器。这种方法允许在适合于功率电子器件（例如，二极管、诸如MESFET和双极晶体管的晶体管、整流器、晶闸管、HEMT等）的高导热率、绝缘和半绝缘衬底105（例如，碳膜、半绝缘硅、SOI（绝缘体上硅）、蓝宝石等）上生长纳米线，所述功率电子器件利用c-平面的性质并生成相当大的热量。可替换地，衬底105可以是导电衬底（例如金属）或半导体衬底（例如硅、GaN等），而底座元件115A包括适合于外延地生长单晶或高质量多晶III-氮化物半导体有源器件层的电绝缘或半绝缘III-氮化物半导体缓冲层（例如，GaN或AlGaN台面）。
GaN中的理论电子迁移率是相当高的，但是如本文中所述的高纯度GaN器件的RF性质由于缺少合宜的半绝缘衬底而仍是受限的。在半绝缘或绝缘衬底上生长这些器件的能力使得能够根据由GaN电子迁移率给定的电位改善高频功能。使用c-平面（在平面技术中所使用的表面）的极性以便在GaN HETM技术中创建2DEG沟道。通过AlGaN和GaN之间的异质结构带弯曲来形成HEMT中的2DEG。2DEG中的电子迁移率可容易地超过GaN的理论迁移率。
图13a-d图示出根据图12a-d的方法的形成晶体管（例如MESFET或HEMT）的方法。图13a和13b分别地对应于图12a和12d，图13c示出了一个或多个有源器件层202，该有源器件层202可包括移位层115B或者可包括一个或多个附加单晶或高质量多晶半导体层，其被外延地生长在底座元件115A上（例如，在移位层115B上或者直接地在平面化体积元件115上），在这种情况下，底座元件包括用于一个或多个半导体有源器件层202的外延生长的缓冲结构（例如，具有基本上平面的上表面的台面）。注意的是，器件层202覆盖在生长步骤期间被暴露的台面115A的所有小面。这对所有有源层202和移位层115B来说是正确的，但不同的小面将导致不同的层厚度。通常，为了简单起见，在图中未示出金字塔形（侧）小面，因为其趋向于比c-平面表面生长缓慢，导致明显更薄的层。
一个或多个高纯度和高质量有源器件层202优选地具有小于5×1016 cm-2的杂质含量，其不包括预定p型或n型掺杂剂。换言之，如果层202被故意地掺杂，则除故意添加的掺杂剂原子之外，层202具有小于5×l016 cm-2的非期望杂质，诸如小于1016 cm-2、小于1015 cm-2、小于1014 cm-2、小于1013 cm-2、小于1012 cm-2，例如1012 cm-2至1016 cm-2非期望杂质和在其之间的所有子范围。一个或多个器件层202也基本上无车螺纹位错。例如，层202具有小于109的车螺纹位错，诸如小于108、小于107、小于106、小于105、例如在104与109之间的车螺纹位错和在其之间的所有子范围。在另一示例中，台面115A上的层202的至少90%、诸如90-99%不具有车螺纹位错。
图13d图示出AlGaN有源层202（例如，包括晶体管的沟道区的至少一部分的层）上的源极204、栅极206和漏极208电极的形成。在HEMT结构中，电极将与AlGaN/GaN 2DEG（二维电子气）中的电子相结合或作用于该电子。MESFET可包括在半绝缘GaN或AlGaN层上面的AlGaN层或GaN层202，其可包括位于底座元件115A上面的移位层115B或附加层。因此，预期本发明的实施例将由于如包括在所述底座元件115A中的高质量半绝缘层而改善氮化物MESFET性能。由于每一个底座元件115A与相邻底座元件电隔离（借助于绝缘衬底105）和/或绝缘（借助于其是半绝缘或绝缘的，无论衬底105的导电性如何），所以可在每一个底座元件115A中或上面形成单个器件（例如，二极管、晶体管等）。
图14a-c图示出能够在底座元件115A上形成的其它器件（分别地，肖特基二极管、p-n二极管和MOSFET）。为了形成图14a中所示的肖特基二极管，如上文所讨论地形成纳米线籽晶110和底座元件115A，虽然体积元件115优选地是掺杂半导体，诸如n掺杂半导体而不是绝缘或半绝缘III-氮化物材料。这形成半导体底座元件115A。接下来，通过在底座元件115A上沉积低掺杂III-氮化物半导体材料而形成肖特基势垒层214。然后在层214上形成第一电极210，并在底座元件115A的表面上的层214中的选择性形成的开口中形成第二电极212。可替换地，该底座元件可以是半绝缘的，后面是半绝缘底座元件上的器件层202的生长，与器件层202形成肖特基界面的材料的第一电极210的形成，以及形成到器件层202的欧姆接点的材料的第二电极212的形成。
为了形成图14B中所示的pn二极管，如上文所讨论地形成纳米线籽晶110和底座元件115A。然后，对底座元件115A的第一部分214进行掩模，并且用在形成底座元件115A时使用的相反导电性类型的离子对底座元件115的未掩模的第二部分216进行离子注入。例如，如果用n型材料来形成底座元件115A，则可用受主离子对底座元件115A的未掩模的第二部分216进行离子注入直至其为p型为止。然后去除该掩模。然后可在底座元件115A的第一部分214上形成第一电极210并在底座元件215A的第二部分216上形成第二电极212。
为了形成图14C中所示的MOSFET，如上文所讨论地形成纳米线籽晶110和底座元件115A。然后在底座元件115A的顶面上面形成栅极电介质层218。可选地，可通过底座元件115A的顶部的离子注入和退火来形成沟道区202。可用具有与区115A相同或不同的导电性类型的离子来执行离子注入。为了形成栅极电介质层218，可对其中将形成源极和漏极接点的底座元件115A的侧面部分进行掩模，并在底座元件115A的未掩模顶部和侧边区上面沉积电介质材料。可替换地，可用电介质材料的层来覆盖整个底座元件115A，对顶部和侧边区进行掩模，并从底座元件115A的侧面去除电介质材料而形成栅极电介质218和绝缘侧壁层220A和220B。沉积导电材料层并图案化以形成源极和漏极204、208接点。如果栅极电极206由与接点204、208不同的材料制成，则可同时地或在分开的步骤中形成栅极电极206。如所示，本实施例的MOSFET是N-N-N“增强型”MOSFET。可替换地，可通过将相反导电性类型的底座元件115A中的源极区和漏极区形成为沟道区202来制造“耗尽型”MOSFET。
通过均质高纯度半导体模板的高级处理来制作如肖特基二极管和MOSFET的许多电子器件。HEMT模板的不同之处在于其包括包含阻挡层（通常为AlGaN阻挡层）的外延层堆叠。AlGaN/GaN界面提供自然2DEG。通过将两个模板组合在一个分区衬底上，能够实现具有二端子和基于HEMT的三端子器件***两者的IC平台。如由HEMT器件和肖特基二极管器件形成而举例说明的，该方法包括以下步骤。
如图14d中所示，在第一生长步骤中，如前所述地形成底座元件115A。然后，在第二生长步骤中，在底座元件115A上面形成包括阻挡层（通常为AlGaN阻挡层）的外延有源器件层堆叠402以形成HEMT的一部分。然后，在第三生长步骤中，在所有底座元件115A上面的堆叠402上面形成意图用于制造二极管的至少一个高纯度氮化物半导体器件层404，如图14e中所示。
然后，在二极管形成区域410A、410B中的器件层404上面（即，在区域410A、410B中的底座元件115A上面）形成蚀刻掩模，诸如光致抗蚀剂掩模406。通过蚀刻而去除未被位于HEMT形成区域412中的蚀刻掩模406覆盖（即，在掩模中被暴露）的器件层404的部分（即，区域412中的底座元件115A）以使区域412中的堆叠402的上表面408暴露，如图14f中所示。然后去除蚀刻掩模406且然后形成电极和接点以完成相同的衬底上面的各自区域410A、410B和412中的二极管和HEMT。
可替换地，可在不蚀刻用于制作二极管的高纯度氮化物半导体器件层404的情况下选择性地完成HEMT异质结构生长步骤。在这种方法中，如图14g中所示，在底座元件115A上面形成包括阻挡层（通常为AlGaN阻挡层）的外延有源器件层堆叠402以形成HEMT的一部分（类似于图14d中所示的步骤）。
然后，形成覆盖HEMT区域412中的底座元件115A的生长掩模416，其意图用于HEMT形成，但是使二极管区域410A、410B中的底座元件暴露，如图14h中所示。生长掩模416可以是硬掩模，诸如电介质，例如硅氧化物或硅氮化物，其阻碍或防止其上表面上的选择性III-氮化物生长。可替换地，掩模416可包括剥离掩模，诸如抗蚀剂剥离掩模。
在图14i中所示的下一生长步骤中，然后在二极管区域410A、410B中的底座元件115A上选择性地形成用于制作二极管的高纯度氮化物半导体器件层404。然后，不在生长掩模416上表面上形成层404。可替换地，如果掩模416是剥离掩模，则在剥离掩模416的上表面上形成层404的一部分404A。
然后去除掩模416以使HEMT区域412中的堆叠402的上表面408暴露。如果掩模416是剥离掩模，则由剥离工艺来剥离并去除位于掩模上的任何器件层部分404A。然后形成电极和接点以在相同的衬底上面的各自区域410A、410B和412中完成二极管和HEMT。此替换方法提供在预先限定配置中具有HEMT和二极管模板（即各自区域412和410A/410B中的底座元件115A）的预先制作衬底的优点。
在两个替换方法中，可能有利的是在包括建立2DEG的异质结构的器件层之后的生长步骤中包括半绝缘层，以便使肖特基二极管与在下面的2DEG绝缘。
图15A-15E图示出纳米线使能的功率晶片的实施例。图15C是纳米线功率晶片的平面图。如图15C中所示，可使用整个硅衬底晶片105来制作纳米线功率晶片。图15D是图15C的特写且图15E是图15D的特写。图15D和15E图示出其中在衬底105上的阵列中制作各个纳米线功率器件的实施例。也就是说，各个纳米线功率器件位于平行行和列中。图15A是单个纳米线功率器件的侧视截面图，而图15B是图15A的纳米线功率器件的顶视图。
如上文所讨论的，本发明的实施例的一个方面导致较少的缓冲层相关缺陷通过纳米线的过滤效应而扩展至器件层中。因此，可消除缓冲层的添加，或者在硅衬底的情况下，相对于常规块体氮化物层生长方法所要求的缓冲层，可减小缓冲层（例如，AlGaN/GaN、GaN/AlN或AlN、缓冲层112）的厚度。可替换地，可用诸如矾土、金刚石或石墨烯之类的硬绝缘材料来取代常规外延缓冲层以改善器件绝缘。以这种方式，相对于常规方法而言可降低成本。此外，可实现改善的器件集成。
另外，在具有缓冲层的实施例中，纳米线籽晶110限制晶***错从纳米线中的纳米线/缓冲界面的突出和创建。结果是无位错纳米线。然而，诸如在美国专利（No.7,829,443）中讲授的纳米线生长状况可导致具有点缺陷的纳米线，诸如杂质、空穴以及化学计量不规则性。
因此，如上文所讨论的，可使用突出纳米线110作为用于形成高质量底座元件115A的籽晶，诸如图15A-15E中所示的氮化物半导体岛或台面115A。可在生长状况下生长氮化物半导体岛或台面115A，诸如被用于生长本文中所讨论的高纯度GaN材料的那些。此外，由纳米线110的长度来控制氮化物半导体岛115A的同质性。用本实施例，可在硅衬底105上制作高纯度、低缺陷（或低位错密度）GaN岛或台面。
由于本实施例从纳米线/缓冲界面提供了低车螺纹位错密度传递，所以能够以较高的操作电压和较高的可靠性来制作纳米线电子器件。并且，借助于车螺纹位错的低密度，可以在纳米线上生长优良的半绝缘层且其充当用于电子器件的封闭模板。这还通过器件上的仅顶部接点的非常规使用来使能，如例如图13和14中所示，使得在器件（诸如电子电路）的有源部分中不包括纳米线110和/或底座元件115A。因此，优选地，每一个底座元件台面115A包括绝缘或半绝缘台面，其中，台面和纳米线110并不是器件的有源器件区的一部分，每一个台面和纳米线未被电连接到外部电路，并且每一个台面并未被电连接到其它台面。
此外，该方法允许使用此薄AlN、Al2O3、石墨烯或金刚石膜缓冲层112而不是常规厚外延层。另外，薄AlN或金刚石膜缓冲层的使用提供改善的器件间绝缘以及减少或没有晶片弯曲。如上文和下文所讨论的所有实施例一样，本实施例具有以无缺陷模板生长和来自径向生长的低背景杂质水平为标志的改善的材料质量。此外，本文中公开的实施例并不要求导电缓冲层，使得缓冲层生长步骤是可选的。本文中公开的器件相对于常规器件而言具有改善的RF性质。另外，用本文中公开的方法，可以使用GaN的c-平面来制作高迁移率晶体管。
器件层的增强材料质量对器件击穿电压和减小的底座元件115A大小具有直接牵连。这又导致器件的改善的器件密度和设计灵活性。由于增加的击穿电压和减小的缺陷密度，还可减小器件上的电极间距。例如，在功率HEMT和HFET中，10-50μm的电极间距是常见的。用来改善击穿电压和器件宽度最小化的附加方式是形成具有倾斜侧壁的底座元件115A，如图12-15中所示，其中，电极至少部分地被定位于倾斜小面上，彼此背对，如图13d和14a-14c中所示，并且因此减小电极之间的电场和用于通过高压下的放电的击穿的风险。
另外，器件层的增强材料质量对器件的器件电子迁移率和因此的器件的导电率、电流容量、开关速度和功率效率具有直接牵连。这对于HEMT而言尤其重要，其中，由量子限制效应和掺杂原子的缺乏来改善用于2DEG中的电子迁移率的状况。尽管如此，归因于标准GaN的高缺陷密度，室温迁移率保持在2000 cm2 V-1 · s-1以下。较高电流容量主要转换成较低栅极宽度以及对用于大功率器件的较低数目的并联模板的需要。
图16A（顶视示意图）和16B（侧视截面示意图）图示出常规平面高电子迁移率晶体管200（HEMT）。HEMT 200包括源极S、漏极D和栅极G电极。优选地，如果将在芯片上电路中使用HEMT，则应当用浅沟槽隔离（STI）来将HEMT器件200电隔离。在STI工艺中，在晶体管制作之前蚀刻浅沟槽的图案。然后用电介质材料来填充沟槽，从而将在沟槽的任一侧的区域电隔离。然后可在沟槽之间的区域中制作电隔离器件。在硅CMOS制作中广泛地使用STI工艺。然而，STI工艺不适合于基于GaN的器件，因为该工艺趋向于是破坏性且昂贵的。用于GaN的化学蚀刻剂并不是高效的，并且难以实现具有足够低的导电率的充分可靠地半绝缘的平面GaN，从而意味着需要深沟槽。
相反地如上所述，可以用本文中所述的实施例方法来产生分区晶片或支撑体，提供充当用于电子器件的模板的个别的分离的台面115A之间的绝缘。此分区功率晶片在没有用于功率电子应用和一般地用于电子器件的STI的情况下提供用于芯片上小***和电路的可能性。
图17A（顶视示意图）和17B（侧视截面示意图）图示出根据实施例的HEMT 200A。HEMT 200A沟道在从上面看时具有岛115A的一般地六角形形状。通过使用薄AlN或金刚石膜缓冲层112和由例如AI2O3、SiO2、Si3N4或另一绝缘层制成的电介质生长掩模111来提供隔离。在实施例中，每个岛115提供一个HEMT。在替换实施例中，HEMT 200A包括硅衬底和GaN纳米线。
图18A-18F图示出替换HEMT实施例的顶视示意图（18A、18C、18E）和各自侧视截面示意图（18B、18D、18F）。图18C和18D中所示的实施例包括大场板201，其覆盖源极和栅极电极S、G且可增加HEMT的效率。场板201被电连接到源极电极S，但通过绝缘层301与栅极电极G绝缘。图18E和18F中所示的实施例包括覆盖栅极电极G而不是源极电极S的较小场板201。场板201被电连接到栅极电极G但通过绝缘层301与源极电极S绝缘。图18A和18B中所示的实施例不包括场板201。
图19A是具有在栅地阴地放大器配置302中的两个晶体管200A和200B的实施例的顶视示意图。这可以是两个HEMT或者在常闭MOSFET、MESFET或JFET 200B上面的HEMT 200A。后一种配置使得能够实现常闭电路，这在仅用常开的HEMT的情况下是困难的。图19B图示出图19A中所示的栅地阴地放大器的晶体管的等效电路（第一源极电极S1被连接到第二栅极电极G2且第一漏极D1被连接到第二源极S1）。可替换地，可以将多个HEMT并联地连接。此外，多个HEMT可以按相同的器件以并联和栅地阴地放大器耦合来连接，如图19C中所示。
图20A-20C图示出其中多个HEMT 200A与共栅极线GL相连接的替换实施例。也就是说，HEMT的栅极电极G被电连接。如所示，图20A的实施例包括图18A和18B中所示的实施例的四个HEMT 200A。然而，可连接较少或更大数目的HEMT。图20B中所示的实施例包括图18C和18D中所示的实施例的HEMT，而图20C中所示的实施例包括图18E和18F中所示的实施例的HEMT。
图21A图示出另一实施例。在该实施例中，HEMT被配置成使得栅极电极G与共栅极线GL相连接，漏极电极D与共漏极线DL相连接且源极电极S与共源极线SL相连接。图21B图示出用于图21A中所示的器件的等效电路。各个HEMT 200A可包括或可不包括场板201。也就是说，HEMT可包括大场板201、小场板201或没有场板，如图18A-18G中所示。
图22H图示出根据实施例的DC至AC功率逆变器210且图22A-22G图示出部件。图22H中所示的器件是包括三个单相逆变器电路Ph1、Ph2、Ph3的三相逆变器。功率逆变器210包括栅地阴地放大器和并联耦合。功率逆变器210的单相逆变器电路Ph1、Ph2、Ph3包括如图22A和22B中所示的纳米线二极管306和如图22E和22F中所示的纳米线HEMT 200A。在替换实施例中，功率逆变器210可包括如图22C和22D中所示的具有较大场板201的纳米线HEMT 200A。图22G图示出串联连接的多个二极管306（即，“源极”S至“漏极”D）。
根据本发明的实施例的方法还可适用于包括多于两个周期表元素的结构，例如诸如InGaN之类的三元合成物。应变是用于制造如图5a中所示的高In含量的InGaN/GaN芯壳结构的严重问题，其中，GaN纳米线510被壳InGaN层515包围。在纳米线511中还使用InGaN将减小壳InGaN层中的应变，如图5B中所示。然而，InGaN是热不稳定材料，并且需要NH3流以防止In-N键的解离。因此，利用断裂NH3流的现有技术方法可能并不适合于产生InGaN纳米线。在InGaN生长温度下的NH3中断步骤中，其意味着In-N键解离且In能够从晶体解吸。采用如由本发明给予的连续纳米线生长支持较高In含量InGaN纳米线的生长。
常规MOCVD或MOVPE设备对于执行根据实施例的包括纳米线生长阶段和立即后续平面生长阶段的方法而言可能并不是最佳的。由于供气***中的技术限制，相同的供气***可能不能以所要求的准确度来提供分别地与纳米线生长阶段和平面生长阶段相关联的低V/III-比和高V/III-比两者。图6中示意性地图示出的根据本发明的一个实施例的生长设备包括生长室610，样品615被放置在其中。III-供应***622包括III-源620和质量流量控制器（MFC）。V-供应***包括被连接到包括低流速MFC 633的低源流速V-供应线634和包括高流速MFC 631的分开的高源流速V供应线632的V源630。低流速MFC 633适于处理与纳米线生长阶段相关联的例如NH3的低流速，并且高流速MFC 631适于处理与平面生长阶段相关联的高流速。通过在两个分开的V供应线之间切换，然后从纳米线生长阶段转到平面生长阶段，可在两个不同阶段中以流速的所要求的准确度实现快速的改变。该设备当然可被提供有更多的分开的供应线，如果用两个MFC不可能获得所要求的流速的话。
由以下示例来举例说明本发明的方法的适用性，其应被视为非限制性示例。
图2a-2c可图示出由选择性区域生长进行的GaN纳米线的制作序列。使用蓝宝石、SiC或Si和甚至自支持GaN上的GaN外延膜作为起始衬底，由PECVD在其上沉积SiNx层（厚度为30 nm）（a）。在此之后，由EBL和RIE来实现点图案化GaN开口（直径大约100 nm）的阵列（b）。开口之间的节距范围为0.5-3.2。然后，将已处理样品***自制的水平MOCVD室中以生长GaN纳米线（c）。该生长工艺包括初始阶段，其中以75 sccm的高NH3流速在5分钟内使温度斜坡向上至900-1200℃的生长区。在生长温度下对衬底进行退火达1分钟。在后续纳米线生长阶段中，将NH3流速减小至3.0-0.2 sccm以在向室中引入TMG（三甲基镓）的情况下开始生长。使用低TMG流速通过此工作，在0.12和1.2μmol/min之间。
根据在实验中得到验证的本发明的实施例，NH3流速是控制自开口的生长形式的关键因素。图7a-7b示出了在3.0 sccm的NH3流速的情况下生长的样品的SEM图像。从图7a的顶视图像可以看到自开口的选择性生长，其与所报告的相同。在这里需要指定的点是生长之后的横向大小大于1.0μm，其比约100 nm的开口大小大得多。因此，在GaN已从开口生长出来之后的横向生长是相当大的。图7b示出通过使样品倾斜35°拍摄的SEM图像，其清楚地呈现出所获得的东西是金字塔而不是导线。金字塔由六个等效（1101）平面界定。（1101）平面的悬空键密度是16.0/nm2，其高于（1100）平面（12.1/nm2）和（0001）平面（11.4/nm2）[3]。根据此观点，可预期（1100）和（0001）的平面在GaN从开口生长出来之后出现。但是，图2示出了相反情况。因此，可能的解释是（1101）平面具有N极化，这在NH3流速高时使得其是稳定的。基于此，用于NH3的3 sccm的流速对于生长以（1100）平面为小面的GaN导线而言实际上仍是高的。图8a-8b示出了在1.0 sccm的NH3流速下生长的样品的SEM表征。图8a的顶视图像与图7a类似。但是，35°倾斜图像，图8b是不同的，亦即（1100）平面的垂直小面开始在金字塔帽下面出现。
这是有希望的且指示N极化（1101）平面开始不能界定金字塔的生长形式。尽管如此，横向尺寸仍比开口中的一个开口大得多，其与图7中所示的相同。
图9a-9b示出了将NH3流速进一步减小至0.5 sccm的情况下的生长结果。顶视图( a )和35°倾斜（b）图像指示横向方向上的大小收缩，虽然其仍大于约100 nm的开口大小。倾斜图像图9b还示出了垂直小面。随着NH3流速下降至0.2 sccm，开始将真实GaN纳米线合成，如图10a-10c中所示，其中，（a）是顶视图；（b）和（c）是倾斜45°的。虽然存在大于100 nm的某些晶体，但大部分开口演进成具有100 nm的直径的导线，所述直径与开口大小相同。因此，当NH3流速为0.2 sccm时，横向生长也在良好的控制中。关于气相生长，过饱和的程度确定盛行的生长形态，亦即，对于纳米线生长而言要求低过饱和，而中间过饱和支持大块晶体生长。在高过饱和下，通过气相中的成核来形成粉末。据此，说将NH3流速减小至0.2 sccm有效地降低过饱和是合理的，其限制横向生长且使得生长仅在轴向方向上发生。在这里，用在整个生长工艺期间同时地且连续地保持TMG和NH3流入室中来引导所有生长。然而，在现有技术中报告的工作看起来指示必须有脉冲生长模式以获得纳米线生长。基于这里呈现的结果，很明显能够用连续源流速来实现纳米线生长。为了制作GaN纳米线，应调整NH3流速，使得实现低过饱和，或者换言之；以实现迁移增强生长。
已示出了Cp2Mg以增强垂直侧壁小面形成。在图11a-c中，关于表1，图示的是如Cp2Mg的掺杂源潜在地能够用此效果来使纳米线生长状况稳定。并且，还示出的是，通过增加过饱和/NH3流速，能够重建金字塔形生长。这能够用来在横向生长阶段中提供纳米线的横向生长。
表1
能够在宽范围的器件中利用由本发明的方法制造的纳米线，例如二极管、晶体管及其它功率电子器件。基于氮化物的电子器件在高压和高温应用中特别令人感兴趣。
最后，通过减小NH3流速，能够通过控制过饱和使用自GaN开口的选择性区域生长而由MOCVD来制作GaN纳米线。在呈现的结果中表明脉冲生长并不是必需的方法，而是充分地减小NH3流速也能够产生纳米线。
已经以GaN、NH3和TMG作为非限制性示例描述了本发明的方法。技术人员认识到该方法的原理可应用于其它基于半导体氮化物的纳米线的生长，例如包括铟或铝，诸如AlInGaN、III-NAs以及III-NP。NH3是常规且良好建立的氮源，但是已知有其它源且可以利用，例如叔-丁胺N（C4H9）H2、1,1-二甲基肼（CH3）2NNH2以及叔-丁基肼（CH3）3CNHNH2。根据III-V半导体的选择，不同的源是可用的。不同的源将导致流速的不同适当值，以便实现低过饱和，并且因此将需要相应地调整V/III-比。在给出以上教导的情况下，可以由技术人员实现此类调整。
已在器件的生长衬底105保持在最终器件中的情况下描述了所述方法和器件。技术人员认识到可去除或由另一材料（例如，被附着在台面115A上面或下面的搬运衬底）来取代生长衬底105的全部或一部分。搬运衬底材料包括导热材料衬底，例如石墨烯或诸如Cu或Al的金属，只要保持电绝缘即可。
2008年12月11日提交、现在为美国专利（No.7,829,443）的美国专利申请（序列号12/308,249）的全部内容通过引用并入本文中。

Claims (46)

1.一种制造半导体器件的方法，包括：
在衬底上面形成多个半导体纳米线；
在每一个纳米线上形成半导体体积元件；
使每一个体积元件平面化以形成具有基本上平面的上表面的多个分立底座元件；以及
在所述多个底座元件中的每一个底座元件之中或之上形成器件。
2.权利要求1所述的方法，其中：
形成多个半导体纳米线包括在纳米线生长步骤中通过CVD或VPE来生长包括III-氮化物纳米线的所述纳米线，其中，存在氮源流和金属-有机物源流；以及
形成半导体体积元件包括在体积元件生长步骤中通过CVD或VPE来在所述纳米线上形成至少一个III-氮化物体积元件，其中，存在所述氮源流和所述金属-有机物源流，其中：
V/III-比包括氮源流速和金属-有机物源流速的比；以及
所述体积元件生长步骤期间的摩尔V/III-比高于所述纳米线生长步骤期间的摩尔V/III-比；以及
其中，所述体积元件生长步骤包括平面生长步骤且所述摩尔V/III-比包括所述氮源流速和所述金属-有机物源流速的摩尔比。
3.权利要求2所述的方法，其中，所述氮源流和所述金属-有机物源流在所述纳米线生长步骤期间是连续的。
4.权利要求2所述的方法，其中，所述体积元件生长步骤的摩尔V/III-比是所述纳米线生长步骤的摩尔V/III-比的至少10倍。
5.权利要求2所述的方法，其中，所述摩尔V/III-比在所述纳米线生长步骤期间在1-100范围内。
6.权利要求5所述的方法，其中，所述摩尔V/III-比在所述纳米线生长步骤期间在1-50范围内。
7.权利要求6所述的方法，其中，所述摩尔V/III-比在所述纳米线生长步骤期间在5-50范围内。
8.权利要求2所述的方法，其中，所述摩尔V/III-比在所述纳米线生长步骤期间是恒定的。
9.权利要求2所述的方法，其中，所述纳米线是氮化镓纳米线，所述氮源是氨且所述金属-有机物源是三甲基镓。
10.权利要求1所述的方法，其中，形成所述多个半导体纳米线且形成所述器件包括利用基于CVD或VPE的选择性生长区域技术。
11.权利要求10所述的方法，其中：
形成所述多个半导体纳米线包括：
提供包含生长掩模的衬底；
在所述生长掩模中形成开口；以及
利用基于所述CVD或VPE的选择性生长区域技术在所述生长掩模的开口中选择性地生长所述半导体纳米线；
形成所述半导体体积元件包括利用基于CVD或VPE的选择性生长区域技术而在所述纳米线上选择性地生长所述体积元件；以及
形成所述器件包括在平面化的步骤之后在所述体积元件上选择性地生长至少一个高纯度半导体器件层。
12.权利要求11所述的方法，其中，在至少一个高纯度层器件层处进行掺杂。
13.权利要求1所述的方法，其中，平面化的步骤包括对所述体积元件进行回蚀。
14.权利要求13所述的方法，还包括在所述平面化体积元件上外延地生长半导体移位层，使得该移位层的上表面位于所述纳米线的上尖端上面，且所述移位层的上表面形成所述底座元件中的每一个底座元件的上表面。
15.权利要求13所述的方法，其中，所述回蚀步骤去除所述半导体纳米线的上部。
16.权利要求1或13所述的方法，其中，形成所述多个半导体纳米线、形成半导体体积、将所述器件平面化并形成所述器件的步骤是在一个不中断生长运行中执行的。
17.权利要求1所述的方法，其中：
半导体纳米线包括GaN纳米线；
所述半导体体积元件包括在每一个GaN纳米线周围形成的分立绝缘或半绝缘GaN金字塔；
将每一个体积元件平面化包括对每一个体积元件进行各向异性蚀刻以形成多个分立GaN底座元件，其包括具有基本上平面的c-平面上表面和倾斜侧壁的台面；以及
所述器件包括二极管或晶体管。
18.一种半导体器件，包括：
衬底；
多个III-氮化物半导体纳米线，其基本上垂直于所述衬底的主表面延伸；
多个分立III-氮化物半导体台面，其中，所述多个台面中的每一个台面位于所述多个纳米线中的每一个纳米线周围和上面；以及
至少一个电极，位于每一个半导体台面上面。
19.权利要求18的器件，其中：
绝缘生长掩模位于衬底上面；
所述多个III-氮化物半导体纳米线从所述生长掩模中的开口突出；以及
每一个台面具有基本上平面的c-平面上表面。
20.权利要求19所述的器件，其中，每一个台面具有在105 ohm* cm以上的电阻率。
21.权利要求19所述的器件，其中，所述基本上平面的c-平面上表面基本上没有车螺纹位错。
22.权利要求21所述的器件，其中，所述基本上平面的c-平面上表面具有小于109的车螺纹位错。
23.权利要求21所述的器件，其中，所述多个分立III-氮化物半导体台面的至少90%在所述基本上平面的c-平面上表面中不具有车螺纹位错。
24.权利要求19所述的器件，其中，每一个台面包含III-氮化物移位层，其上表面形成所述基本上平面的c-平面上表面。
25.权利要求24所述的器件，其中，所述移位层包括GaN层，并且其中，所述基本上平面的c-平面上表面偏离位于所述台面中的所述纳米线的上尖端。
26.权利要求25所述的器件，其中，所述纳米线不是所述器件的有源器件区的一部分，并且所述纳米线未被电连接到外部电路。
27.权利要求26所述的器件，其中，所述移位层是低掺杂半导体或半绝缘层，其不是所述器件的有源器件区的一部分。
28.权利要求26所述的器件，其中，所述移位层是半导体层，其是所述器件的有源器件区的一部分。
29.权利要求28所述的器件，其中，所述移位层包含所述器件的2DEG。
30.权利要求19所述的器件，其中：每一个台面包括绝缘或半绝缘台面，其不是所述器件的有源器件区的一部分，每一个台面未被电连接到外部电路，并且每一个台面未被电连接到其它台面。
31.权利要求19所述的器件，还包括位于所述基本上平面的c-平面上表面上面的至少一个半导体有源器件层。
32.权利要求31所述的器件，其中，所述至少一个半导体有源器件层具有小于5×l016 cm-2的杂质含量且基本上无车螺纹位错。
33.权利要求18-32所述的器件，其中：
所述半导体纳米线包括GaN纳米线；
所述衬底包括绝缘或半绝缘衬底；
所述半导体台面包括具有倾斜侧壁的分立GaN台面；以及
所述器件包括二极管或晶体管。
34.权利要求33所述的器件，其中，所述器件是二极管，并且两个电极位于每一个台面上面。
35.权利要求33所述的器件，其中，所述器件是晶体管，并且三个电极位于每一个台面上面。
36.权利要求33所述的器件，还包括至少部分地位于所述台面的倾斜侧壁上面的至少一个电极。
37.权利要求33所述的器件，还包括至少部分地位于所述台面的不同倾斜侧壁上面的两个电极。
38.权利要求33-37所述的器件，其中，所述衬底包括AlN、金刚石、石墨烯或矾土。
39.权利要求18-38所述的器件，其中，所述台面在平行于所述衬底的平面中具有六角形横截面。
40.权利要求18-39所述的器件，其中，所述器件包括具有连接到共栅极线的栅极的多个晶体管。
41.权利要求40所述的器件，其中，所述多个晶体管具有连接到共源极线的源极和连接到共漏极线的漏极。
42.权利要求18-41所述的器件，其中，所述器件包括DC至AC功率逆变器，其包括串联或并联地电连接的多个晶体管和二极管。
43.权利要求40-42所述的器件，还包括覆盖所述晶体管的栅极电极或者所述栅极电极和源极电极的场板。
44.权利要求18-43所述的器件，其中，所述器件包括在栅地阴地放大器配置中的两个或更多晶体管和/或二极管。
45.权利要求18-43所述的器件，其中，所述器件包括混合器件，其包括在所述衬底上面的所述多个台面中的至少一个台面中的HEMT和所述多个台面中的至少一个其它台面中的二极管。
46.权利要求18-45所述的器件，其中，所述衬底包括纳米线生长衬底或附着搬运衬底。
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