CN104184687B - 一种通信基带处理的流程控制方法和硬件加速器电路 - Google Patents

Abstract

本发明提出一种通信基带处理的流程控制方法，该方法包括：DSP/MCU处理器将物理层处理流程的控制指令转化为以帧为单位的控制参数链表，所述链表的链表单元包括头指针、信息载荷区和尾指针，链表单元之间通过指针相互连接，每个链表单元的信息载荷区包含了一个帧的所有控制参数；硬件加速器自动读取并解析控制参数链表，根据解析出的控制参数执行相应的物理层流程处理，并向DSP/MCU处理器反馈处理结果。本发明还提出一种通信基带处理的硬件加速器电路，包含：一个DMA模块、一个链表解析模块、一个指令调度模块、一个中央控制器和多个物理层处理单元。

Description

一种通信基带处理的流程控制方法和硬件加速器电路

技术领域

本发明涉及无线通信领域，尤其涉及一种通信基带处理的流程控制方法和硬件加速器电路。

背景技术

通信基带处理器（通常为基带芯片或FPGA电路）一般包含DSP或者MCU处理器组成的控制部分，以及硬件加速器组成的数据通路计算部分。基带处理器在处理基带通信上下行数据时，按照通信网络一般定义，划分为Layer1（物理层）处理、Layer2（数据链路层）处理、Layer3（网络层）处理、MMI（人机接口）处理和应用层软件处理。基带处理器使用DSP/MCU实现Layer2和Layer3的处理；在Layer1的处理流程中，使用DSP/MCU负责算法流程控制，硬件加速器负责算法计算。

现有技术中通信基带处理器实现Layer1的处理通常依靠DSP/MCU与硬件加速器频繁的指令级的信息交互，有以下两种常用方法：方法一，通过DSP/MCU执行指令控制硬件加速器，并通过中断获取硬件加速器的中间状态和处理结果，调整算法流程。该方法需要DSP/MCU的全程参与和指令的精确控制，软硬件接口的信息交互过于频繁，成为DSP/MCU的主要负荷之一。由于占用较多的DSP/MCU资源，从而不得不提升DSP/MCU的处理能力，导致处理器功耗和代价较大。方法二，采用固定的命令缓存区（buffer），由DSP/MCU按照固定的格式，将控制命令填入，硬件加速器对命令缓存区自动读取，解析并执行，通过中断汇报中间状态和处理结果，并等待新的命令序列填入。这种方法同样导致DSP/MCU和硬件加速器的交互频率较高，并且不能修改缓存区中的命令，灵活行差，DSP/MCU计算资源也较大。

发明内容

为了解决上述DSP/MCU与硬件加速器交互过多，DSP/MCU处理器资源消耗过高的问题，本发明提出一种通信基带处理的流程控制方法，该方法为：

DSP/MCU处理器将物理层处理流程的控制指令转化为以帧为单位的控制参数链表，所述链表的链表单元包括头指针、信息载荷区和尾指针，链表单元之间通过指针相互连接，每个链表单元的信息载荷区包含了一个帧的所有控制参数；硬件加速器自动读取并解析控制参数链表，根据解析出的控制参数执行相应的物理层流程处理，并向DSP/MCU处理器反馈处理结果。

优选的，如图1所示，上述DSP/MCU处理器将物理层处理流程的控制指令转化为以帧为单位的控制参数链表具体为：在网络层，DSP/MCU处理器处理应用业务信息后传递给数据链路层；在数据链路层，DSP/MCU处理器将业务分割，生成以帧为单位的控制参数链表，并传递给物理层；在物理层，DSP/MCU处理器根据硬件加速器反馈的处理结果修改控制参数链表中的相关字段信息。

进一步的，上述链表单元的信息载荷区中的一个帧的所有控制参数可以由四层结构构成：第一层为一个子载波组的一组控制参数，对应于单个子载波组的物理层处理；第二层由与编码相关的控制参数和多个子载波组的控制参数构成，对应于编码类型的物理层处理；第三层由多个业务块的控制参数构成，对应于基于时隙或者基于频段的物理层处理；第四层由多个帧的控制参数构成，对应于基于帧的物理层处理。相应的，硬件加速器的处理可以具体为：

硬件加速器根据链表指针依次自动寻找下一帧的链表单元位置，读取每个帧的链表单元中的信息载荷区并解析，根据解析出的控制参数的四层结构，配置硬件加速器内单个子载波组的物理层处理单元、编码类型的物理层处理单元、基于时隙或者基于频段的物理层处理单元、基于帧的物理层处理单元，然后由各个物理层处理单元根据配置对该帧的数据自动依次执行物理层处理流程的各个环节处理，最后向DSP/MCU处理器反馈处理结果。

优选的，对于上行基带处理，在上行控制参数链表的链表单元的信息载荷区中还包括一个数据指针区域，指向待处理的数据区域，硬件加速器自动加载所述数据指针指向的数据，执行上行物理层处理流程后，将处理成功或者失败的消息通过中断通知DSP/MCU处理器。

优选的，对于下行基带处理，在下行控制参数链表的链表单元的信息载荷区中还包括一个数据指针区域，硬件加速器执行下行物理层处理流程后，将得到的下行接收数据存入数据指针地址中，然后通过中断通知DSP/MCU处理器读取数据指针地址的内容。

优选的，如图2所示，DSP/MCU处理器和硬件加速器通过信号量实现同步：所述信号量为存储在特定存储空间的变量，DSP/MCU处理器每生成一帧的链表单元则增加信号量的值，然后硬件加速器查询信号量得知其被改写后，则自动读取并解析该帧的链表单元，执行相应的物理层处理流程，并减小信号量的值。

本发明还提出一种通信基带处理的硬件加速器电路，该电路如图3所示，包含以下部分：一个DMA（Direct Memory Access）模块、一个链表解析模块、一个指令调度模块、一个中央控制器和多个物理层处理单元；

DMA模块用于读取链表单元，以及读取需要进行上行物理层处理的数据或者存储下行物理层处理完毕的数据；链表解析模块用于解析控制参数链表；指令调度模块用于将链表解析模块解析到的控制参数传递给中央控制器；中央控制器用于根据控制参数控制DMA模块和物理层处理单元；各个物理层处理单元用于依次执行物理层处理流程的各个环节处理。

优选的，上述电路用于上行物理层处理，所述多个物理层处理单元包括：加扰单元、编码单元、交织单元、调制单元、码扩单元、载波映射单元、天线处理单元、IFFT单元。

优选的，上述电路用于下行物理层处理，所述多个物理层处理单元包括：FFT单元、载波解映射单元、天线信号估计单元、信道估计单元、符号检测单元、解码扩单元、解交织单元、译码单元、解扰单元。

本发明通过控制参数链表的方式实现基带通信处理中DSP/MCU与物理层硬件加速器的交互控制，不需要DSP/MCU直接控制硬件加速器，硬件加速器可以通过控制链表中的控制参数信息自动处理和定时接收和发送通信数据，大大减小了DSP/MCU和硬件加速器之间的信息交互频率，使得DSP/MCU可以释放出来进行Layer2和Layer3的处理，达到减小处理功耗和代价的目的，同时减小了指令存储量，降低了通信协议的软件开发成本，提高了通信基带处理流程控制的实时性。此外，本发明的控制参数链表与具体物理存储区位置无关，存储区更具灵活性。

附图说明

图1是本发明的DSP/MCU处理器将控制指令转化为控制参数链表的示意图；

图2是本发明的DSP/MCU处理器和硬件加速器通过信号量实现同步的示意图；

图3是本发明的采用控制参数链表的硬件加速器电路的结构示意图；

图4是本发明实施例一的上行处理的控制参数链表的结构示意图；

图5是本发明实施例一的下行处理的控制参数链表的结构示意图；

图6是本发明实施例二的上行基带处理的硬件加速器的电路结构图；

图7是本发明实施例三的下行基带处理的硬件加速器的电路结构图。

具体实施方式

下面结合附图对本发明的具体实施方式作详细的说明。

实施例一：采用控制参数链表的通信基带处理的流程控制方法

本实施例的通信基带芯片设计了控制参数链表，在网络层，DSP/MCU处理器处理应用业务信息后传递给数据链路层；在数据链路层，DSP/MCU处理器将业务分割，生成以帧为单位的控制参数链表，并传递给物理层；在物理层，DSP/MCU处理器根据硬件加速器反馈的处理结果修改控制参数链表中的相关字段信息。

本实施例按照物理层的上行和下行处理，将控制参数链表分为上行发送控制参数链表和下行接收控制参数链表，链表结构分别如图4和图5所示。控制参数链表的链表单元包括头指针、信息载荷区和尾指针。链表单元之间通过指针相互连接，可以前向或后向查找，还可以通过修改头尾指针来修改链表单元之间的相互连接关系。在硬件执行的过程中可以根据实际情况，进行灵活的编辑、删减、***等操作。因为链表采用软件常用的数据链表结构，软件编程人员可以根据链表的具体结构对控制参数链表进行数据建模，封装各种查找、修改和创建函数，方便链表的创建和修改。

图4中，上行发送帧的控制参数链表包含头指针（前一帧的链表地址）、同步信息、帧配置信息、尾指针（下一帧的链表地址）、业务信息、业务指针（多个业务之间通过业务指针连接）、业务配置信息等字段。同步信息包含当前链表单元有效性标志、数据和参数有效性标志、调试标志等信息，用来控制硬件是否执行当前帧发送。帧配置信息包含了发送模式、天线模式、时隙配比等信息等。业务信息包括编码类型、交织类型、编码数据长度等信息。业务配置信息包括调制类型、信道资源的配置、子载波配置参数，等。上行帧的链表单元还增加了上行发送数据的存储指针，指向待处理及发送的业务数据，硬件加速器自动加载指针指向的数据，执行上行物理层处理流程。

通过上段文字描述可见，本实施例的一个帧的控制参数由四层结构构成：第一层为一个子载波组的一组控制参数（即业务配置信息中的子载波配置参数等），对应于单个子载波组的物理层处理；第二层由与编码相关的控制参数（即业务配置信息中的调制类型信息等）和多个子载波组的控制参数构成（即业务配置信息中的信道配置信息等），对应于编码类型的物理层处理；第三层由多个业务块的控制参数（即业务信息）构成，对应于基于时隙或者基于频段的物理层处理，每种业务块可以是不同的编码类型；第四层由多个帧的控制参数（即帧配置信息）构成，对应于基于帧的物理层处理，多个时隙或者多个频段组成一个完整的帧结构。通过这样的分层处理，传统方式中根据不同的时间点完成不同配置和控制的复杂流程就转变成简单的对链表的创建和修改，传统工作方式中的复杂控制方式转变为硬件电路根据链表参数完成，大大降低了对处理器处理能力的需求，简化了软件编程和调试周期。

图5的下行接收帧的控制参数链表与上行帧的链表结构类似，下行帧的链表单元还增加了下行接收数据的存储指针，硬件加速器在相应的指针地址存放经过下行处理后的业务数据信息，然后通过中断通知DSP/MCU处理器读取指针地址的内容。

本实施例采用链表结构后，基带处理的控制过程包括，由DSP/MCU生成控制参数链表并写入存储器中，同时硬件加速器读取并执行控制链表指令，这两个流程的执行相对独立，减少了传统方式中因流程同步导致的资源和时间消耗。本实施例的DSP/MCU配置链表与硬件加速器执行链表的同步方法仅通过信号量的方式就可以实现同步：在共享存储器中存储信号量数据结构，用于指示链表单元是否准备好以及准备的数量，DSP/MCU处理器每生成一帧的链表单元则使信号量加1，并通知硬件加速器。然后硬件加速器查询信号量，若非0，则读取并解析该帧的链表单元，执行发送和接收的通信流程处理，通知信号量减1；硬件加速器查询信号量，若信号量为0，则停止读取链表，进入等待状态。

上述硬件加速器读取并执行控制链表指令的流程具体处理为：硬件加速器首先按照软件配置的链表地址找到控制参数链表的根结点，然后根据链表指针依次自动寻找下一帧的链表单元位置，读取每个帧的链表单元中的信息载荷区并解析，根据解析出的控制参数的四层结构自动配置硬件加速器内单个子载波组的物理层处理单元、编码类型的物理层处理单元、基于时隙或者基于频段的物理层处理单元、基于帧的物理层处理单元，然后由各个物理层处理单元根据所述配置对该帧的数据自动依次执行物理层处理流程的各个环节处理（针对上行，硬件加速器自动加载数据指针指向的上行数据，执行编码和调制，并发送符号数据；针对下行，硬件加速器自动接收下行载波，解调和解码下行业务数据），最后硬件加速器向DSP/MCU处理器反馈处理结果（针对上行，将处理成功或者失败的消息通过中断通知DSP/MCU处理器；针对下行，通过中断通知DSP/MCU处理器读取数据指针地址中的内容）。

实施例二：用于上行基带处理的硬件加速器的电路

本实施例为一种用于上行基带处理的硬件加速器，其结构如图6所示，包括：链表解析模块LinkList CTRL，指令调度模块CMD CTRL，中央控制器TX CTRL，上行物理层处理单元包括加扰单元、编码单元、交织单元、调制单元、码扩单元、子信道映射单元、多天线处理单元、子载波映射单元、IFFT单元等，以及上行DMA模块。该硬件加速器的处理流程如下：

DSP根据Layer2/3层传递的基站消息，生成物理层上行发送的配置参数，并生成上行控制参数链表，写入到存储器LinkList Memory中，然后通知上行硬件加速器。上行硬件加速器通过DMA模块读取一个帧的链表单元中的链表参数，通过LinkList CTRL解析链表参数，通过CMD CTRL生成指令序列并传递给中央控制器，中央控制器根据指令序列和链表参数配置各个物理层处理单元，包括加扰、编码、交织、调制、码扩、子信道映射、多天线处理、IFFT等上行发送算法，并控制DMA模块读取待处理的数据，然后由各个物理层处理单元执行一帧中多个业务的发送流程。当一帧发送结束后，硬件加速器根据链表中的指针，自动读取下一个发送帧的链表单元，发送下一帧数据。

实施例三：用于下行基带处理的硬件加速器电路

本实施例为一种用于下行基带处理的硬件加速器，其硬件结构和处理流程与实施例二的用于上行基带处理的硬件加速器电路相似。该电路硬件结构如图7所示，包括：链表解析模块LinkList CTRL，指令调度模块CMD CTRL，中央控制器RX CTRL，下行物理层处理单元包括解扰单元、译码单元、解交织单元、解调单元、解码扩单元、符号检测单元、多天线信道估计单元、子载波解映射单元、FFT单元等，以及下行DMA模块。该硬件加速器的处理流程如下：

DSP根据Layer2/3层传递的基站消息，生成物理层下行接收的配置参数，并生成下行控制参数链表，写入到存储器LinkList Memory中，然后通知下行硬件加速器。下行硬件加速器通过DMA模块读取一个帧的链表单元中的链表参数，通过LinkList CTRL解析链表参数，通过CMD CTRL生成指令序列并传递给中央控制器，中央控制器根据指令序列和链表参数配置各个物理层处理单元，包括FFT、子载波解映射、多天线信道估计、符号检测、解码扩、解调、解交织、译码、解扰等下行接收算法，然后由各个物理层处理单元执行一帧中多个业务的接收流程。接收并处理完毕的数据通过DMA模块存入到存储器中，通过链表中的下行接收数据的存储指针指示存储地址，并通过中断通知DSP读取。当一帧接收结束后，硬件加速器根据链表中的指针，自动读取下一个接收帧的链表单元，准备接收和解调下一帧数据。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种通信基带处理的流程控制方法，其特征在于，所述方法为：

DSP/MCU处理器将物理层处理流程的控制指令转化为以帧为单位的控制参数链表，所述链表的链表单元包括头指针、信息载荷区和尾指针，链表单元之间通过指针相互连接，每个链表单元的信息载荷区包含了一个帧的所有控制参数；

硬件加速器自动读取并解析控制参数链表，根据解析出的控制参数执行相应的物理层流程处理，并向DSP/MCU处理器反馈处理结果。

2.根据权利要求1的方法，其特征在于，所述DSP/MCU处理器将物理层处理流程的控制指令转化为以帧为单位的控制参数链表具体为：

在网络层，DSP/MCU处理器处理应用业务信息后传递给数据链路层；在数据链路层，DSP/MCU处理器将业务分割，生成以帧为单位的控制参数链表，并传递给物理层；在物理层，DSP/MCU处理器根据硬件加速器反馈的处理结果修改控制参数链表中的相关字段信息。

3.根据权利要求2的方法，其特征在于，链表单元的信息载荷区中的一个帧的所有控制参数由四层结构构成：第一层为一个子载波组的一组控制参数，对应于单个子载波组的物理层处理；第二层由与编码相关的控制参数和多个子载波组的控制参数构成，对应于编码类型的物理层处理；第三层由多个业务块的控制参数构成，对应于基于时隙或者基于频段的物理层处理；第四层由多个帧的控制参数构成，对应于基于帧的物理层处理。

4.根据权利要求3的方法，其特征在于，硬件加速器的处理具体为：

硬件加速器根据链表指针依次自动寻找下一帧的链表单元位置，读取每个帧的链表单元中的信息载荷区并解析，根据解析出的控制参数的四层结构，配置硬件加速器内单个子载波组的物理层处理单元、编码类型的物理层处理单元、基于时隙或者基于频段的物理层处理单元、基于帧的物理层处理单元，然后由各个物理层处理单元根据配置对该帧的数据自动依次执行物理层处理流程的各个环节处理，最后向DSP/MCU处理器反馈处理结果。

5.根据权利要求1的方法，其特征在于：对于上行基带处理，在上行控制参数链表的链表单元的信息载荷区中还包括一个数据指针区域，指向待处理的数据区域，硬件加速器自动加载所述数据指针指向的数据，执行上行物理层处理流程后，将处理成功或者失败的消息通过中断通知DSP/MCU处理器。

6.根据权利要求1的方法，其特征在于：对于下行基带处理，在下行控制参数链表的链表单元的信息载荷区中还包括一个数据指针区域，硬件加速器执行下行物理层处理流程后，将得到的下行接收数据存入数据指针地址中，然后通过中断通知DSP/MCU处理器读取数据指针地址的内容。

7.根据权利要求1的方法，其特征在于，DSP/MCU处理器和硬件加速器通过信号量实现同步：所述信号量为存储在特定存储空间的变量，DSP/MCU处理器每生成一帧的链表单元则增加信号量的值，然后硬件加速器查询信号量得知其被改写后，则自动读取并解析该帧的链表单元，执行相应的物理层处理流程，并减小信号量的值。

8.一种用于权利要求1所述方法的硬件加速器电路，其特征在于，所述电路包含以下部分：一个DMA模块、一个链表解析模块、一个指令调度模块、一个中央控制器和多个物理层处理单元；

DMA模块用于读取链表单元，以及读取需要进行上行物理层处理的数据或者存储下行物理层处理完毕的数据；链表解析模块用于解析控制参数链表；指令调度模块用于将链表解析模块解析到的控制参数传递给中央控制器；中央控制器用于根据控制参数控制DMA模块和物理层处理单元；各个物理层处理单元用于依次执行物理层处理流程的各个环节处理。

9.根据权利要求8的电路，其特征在于，所述电路用于上行物理层处理，所述多个物理层处理单元包括：加扰单元、编码单元、交织单元、调制单元、码扩单元、载波映射单元、天线处理单元、IFFT单元。

10.根据权利要求8的电路，其特征在于，所述电路用于下行物理层处理，所述多个物理层处理单元包括：FFT单元、载波解映射单元、天线信号估计单元、信道估计单元、符号检测单元、解码扩单元、解交织单元、译码单元、解扰单元。