CN104112437A

CN104112437A - 一种基于分时复用的液晶驱动装置

Info

Publication number: CN104112437A
Application number: CN201410333846.7A
Authority: CN
Inventors: 徐巧玉; 王军委; 黄艳; 王红梅; 赵伟超; 王已伟; 王卫敏; 李坤鹏
Original assignee: Henan University of Science and Technology
Current assignee: Henan University of Science and Technology
Priority date: 2014-07-15
Filing date: 2014-07-15
Publication date: 2014-10-22

Abstract

一种基于分时复用的液晶驱动装置，包括CPU、控制单元、显存单元和液晶屏，在保证显示实时性的前提下，通过一个显存单元和简单的控制逻辑完成液晶显示***功能，精简装置结构以弥补现有装置的不足；在保证液晶屏正常显示的情况下，实现单个显存单元、低功耗、低成本，控制结构简单的液晶显示***。

Description

一种基于分时复用的液晶驱动装置

技术领域

本发明涉及一种嵌入式液晶显示***的数据传输控制技术，特别涉及一种对液晶显示***中的存储器实现分时复用操作的装置。

背景技术

随着嵌入式技术和液晶显示技术的不断发展，目前，大多数嵌入式***均采用液晶作为显示设备，极大地提高了人机交互的能力。嵌入式液晶显示技术的关键问题在于液晶的驱动以及数据更新与显示的同步。其中，数据更新与显示的同步是嵌入式液晶显示***的技术难点，决定着嵌入式液晶显示***的显示实时性、准确性以及***显示速度等性能指标。因此，对嵌入式液晶显示***中数据更新与显示同步技术的研究尤为重要。

国内外对嵌入式液晶显示***中数据更新与显示同步技术进行了研究，目前主要采用两组显存单元进行乒乓操作，一组用于数据更新，一组用于液晶显示，通过控制两组显存单元切换实现***的数据更新与显示同步。专利201210401211.7提出了“一种基于乒乓机制的FPGA与DSP数据传输***”。本***设置两个存储器，通过FPGA控制双通道切换开关实现两通道读写的交替进行，从而实现数据的交替存储与读取。本***等待时间短，数据传输速率高。专利201310154484.0提出了“一种显示处理器的显示控制方法”，该方法设置两个显存单元A和B，根据命令特征值以区分对两个显存单元的写入，两个显存单元用于交替对显示器进行显示控制的方式，避免了硬件执行时间的消耗，实现多命令并发处理机制。

上述两种方法本质上均是基于乒乓机制，对两组显存分时进行读写操作，实现数据的交替存储和读取，保证了显示***显示的实时性。上述方法均采用两组显存单元和复杂的控制逻辑实现***的实时显示，但此方法使用器件多，功耗大，成本高且控制结构复杂。

发明内容

本发明的目的是提供一种基于分时复用的液晶驱动装置，在保证显示实时性的前提下，通过一个显存单元和简单的控制逻辑完成液晶显示***功能，精简装置结构以弥补现有装置的不足；在保证液晶屏正常显示的情况下，实现单个显存单元、低功耗、低成本，控制结构简单的液晶显示***。

为实现上述目的，所采用的技术方案是：一种基于分时复用的液晶驱动装置，包括：

CPU，发送图像数据到控制单元；

控制单元，由FPGA构成，其与CPU、显存单元及液晶屏相连，接收CPU发送的图像数据并控制数据在显存单元中的存取操作，同时提供驱动时序保证液晶屏正常显示；

显存单元，与控制单元相连，实现图像数据的存储；

液晶屏，与控制单元相连，作为图像显示屏，实现图像数据实时显示；

所述控制单元包括显存控制模块和液晶驱动模块，显存控制模块与CPU、显存单元和液晶驱动模块相连，采用分时复用技术高频管理低频模式，实现对显存单元的存取控制。显存控制模块接收CPU发送的图像数据并存储到显存单元，同时根据液晶驱动模块输出的X、Y地址，读出显存单元中对应的图像数据至液晶驱动模块；液晶驱动模块与显存控制模块和液晶屏相连，根据不同的液晶屏显示要求，产生相应的驱动时序，并从驱动时序中提取出X、Y地址发送到显存控制模块，显存控制模块根据地址从显存单元中将对应的图像数据读出至液晶驱动模块，驱动时序和图像数据一起输出至液晶屏，实现图像数据在液晶屏上的准确显示。

所述的显存控制模块中定义了数据寄存器和地址寄存器，数据寄存器用于接收CPU发送的数据，地址寄存器用于接收数据对应的地址。

所述的分时复用技术采用高频管理低频模式，通过高频时钟CLK产生分时复用信号TDMA、写显存单元时钟信号WR_CLK和读显存单元时钟信号RD_CLK；在一个TDMA时钟周期内，在前半周期，把CPU发送的数据和地址赋值给显存单元的数据总线和地址总线，将图像数据存入显存单元中，实现图像数据的写操作；在后半周期，把液晶驱动模块产生的地址赋值给显存单元的地址总线，将对应的图像数据从显存单元中读出至液晶驱动模块，实现图像数据的读操作。

所述的写显存单元时钟信号WR_CLK，在WR_CLK的上升沿时刻，根据显存单元地址总线上的地址，将数据总线上的数据写到显存单元中，完成对图像数据的写操作。

所述的液晶驱动模块输出液晶屏显示的X、Y地址，显存控制模块将X、Y地址转换为显存单元的存储地址，并将其发送至显存单元的地址总线上，显存单元根据存储地址将对应的图像数据读出至液晶驱动模块。

所述的读显存单元时钟信号RD_CLK，在RD_CLK的上升沿时刻，根据显存单元地址总线上的地址，将对应的图像数据读出至液晶驱动模块，完成对图像数据的读操作。

本发明提出的一种基于分时复用的液晶驱动装置，通过CPU产生图像数据，经显存控制模块将图像数据写入显存单元，并根据液晶驱动模块产生的地址将对应的图像数据读出，液晶屏根据驱动时序和图像数据实现图像信息的显示。与现有技术相比，本发明具有如下优点：（1）器件少、功耗低、体积小且成本低，本发明采用一个显存单元实现图像数据的存储，器件较少且成本较低。（2）实时性好，本***以并行运行的FPGA作为核心控制器件，采用分时复用技术实现数据更新与显示的同步，既能将CPU随时发送的数据实时地存储到显存单元，即对显存单元中的数据实时更新，又可从显存单元连续读出数据，保证图像数据的零延时、零等待显示。经实验验证，本发明数据更新速度可达50MHZ，能满足大多数液晶显示的需求。（3）控制结构简单、适用性强，本发明采用的分时复用技术对显存单元的读写控制逻辑较为简单，易于实现，稍加更改即可适用于不同显示要求的液晶屏。

附图说明

图1是本发明的结构示意图。

图2是本发明的液晶显示方法的流程图。

图3是本发明的分时复用技术的时序图。

图中：1、CPU ，2、控制单元，3、显存控制模块，4、液晶驱动模块，5、显存单元，6、液晶屏。

具体实施方式

下面结合具体实施方式对本发明的一种基于分时复用的液晶驱动装置作进一步说明。

如图1所示，为本发明的一种结构示意图。由图1可知本发明包括：

CPU 1，与控制单元相连，负责发送图像数据到控制单元。

控制单元2，在FPGA内部构建了显存控制模块3和液晶驱动模块4。其中，显存控制模块3与CPU 1、显存单元（SRAM）5、以及液晶驱动模块4相连，该模块接收CPU 1发送的图像数据并存储到显存单元5中，同时将液晶驱动模块4输出的X、Y地址转换为读显存单元5的地址，根据此地址读出显存单元5中对应的图像数据至液晶驱动模块4。液晶驱动模块4与显存控制模块3及液晶屏6相连，输出驱动时序至液晶屏6，并输出液晶屏6显示的X、Y地址至显存控制模块3，显存控制模块3根据地址从显存单元5中读出图像数据，图像数据和驱动时序一起实现图像数据在液晶屏6上的准确显示。

显存单元（SRAM）5，与显存控制模块3相连，实现图像数据的存储。

液晶屏6，与液晶驱动模块4相连，作为图像显示屏，实现图像数据的实时显示。

本发明具体工作流程如图2所示，主要包括以下几个步骤：

步骤一：CPU 1发送图像数据和地址至显存控制模块2的数据寄存器和地址寄存器。

步骤二：显存控制模块3根据地址寄存器中的地址将数据写入显存单元5。

步骤三：液晶驱动模块4产生驱动时序送至液晶屏6，并提取出液晶屏显示的X、Y地址送至显存控制模块3。

步骤四：显存控制模块3将X、Y地址转换为显存单元5中的地址，从显存单元5中读出对应的图像数据并送至液晶驱动模块4。

步骤五：液晶驱动模块4根据其输出的驱动时序和从显存单元5读出的数据，驱动液晶屏6显示。

其中步骤二与步骤四中显存控制模块3对显存单元 5的读写操作的控制，采用本发明提出的分时复用技术完成，结合图3具体展开如下：

图3中：高频时钟CLK、分时复用控制信号TDMA、写显存单元时钟WR_CLK、显存单元地址总线SRAM_AB、显存单元数据总线SRAM_DB、读显存单元时钟RD_CLK、显示数据LCD_DATA。

本发明提出的分时复用技术，采用高频管理低频的方法，在高频时钟CLK控制下产生分时复用信号TDMA、写显存单元时钟信号WR_CLK和读显存单元时钟信号RD_CLK。在一个TDMA时钟周期内，T1配置为CPU写显存单元时段，T2配置为液晶屏读显存单元时段。在TDMA信号的控制下，CPU写显存单元与液晶屏读显存单元操作交替有序进行，实现数据更新与显示的同步。在T1时段内，CPU将要写入显存单元的数据和地址分别发送至寄存器CPU_DB和CPU_AB，寄存器CPU_DB和CPU_AB分别将已经存储的数据发送到显存单元的数据总线SRAM_DB和地址总线SRAM_AB上，在WR_CLK的上升沿时刻，显存单元根据地址总线上的数据CPU_AB将数据总线上的数据CPU_DB写入显存单元，同时寄存器CPU_DB和CPU_AB存储CPU发送的新数据和新地址，在下一个WR_CLK上升沿再将新数据写入显存单元，同时接收下一个新数据，这样不断循环进行写操作；在T2时段内，液晶驱动模块输出液晶屏显示的X、Y地址，显存控制模块将X、Y地址转换为显存单元中的存储地址LCD_AB，并将其发送至显存单元的地址总线SRAM_AB上，显存单元根据此地址将数据读出。由于显存单元将数据读出需要一定的读取时间，故在T2开始的一段时间内，虽然已经将LCD_AB赋值给SRAM_AB，但数据LCD_DB处于不稳定状态，经过一定的读取时间后，数据LCD_DB进入稳定状态，然后在RD_CLK的上升沿将稳定的数据LCD_DB读到液晶驱动模块的寄存器LCD_DATA中，在液晶屏显示主控时钟的同步下，将LCD_DATA输出到液晶屏进行显示，同时得到新的X、Y地址，在下一个液晶屏显示主控时钟的同步下，再将新的X、Y地址对应的LCD_DATA输出，这样不断循环进行读操作。

其中，T3如同T1，T4如同T2，在TDMA信号控制下，循环交替进行读写操作。在分时复用读写显存单元的整个过程中，显存控制模块始终控制着显存单元的总线，并在不同时刻给总线赋以不同的值。在T1、T3等时段，显存控制模块分别将寄存器CPU_DB和CPU_AB中的数据赋值给显存单元的数据总线和地址总线，并在WR_CLK的上升沿完成写操作。在T2、T4等时段，显存控制模块接收液晶驱动模块输出的X、Y地址，并将其转换为显存单元的存储地址LCD_AB，再将LCD_AB赋值给显存单元的地址总线，读出对应的图像数据，然后在RD_CLK时钟的控制下将数据寄存到LCD_DATA中。

对CPU来说，只需将写入显存单元的数据和地址发送到显存控制模块中的寄存器CPU_DB和CPU_AB即可，显存控制模块会在下一个WR_CLK的上升沿将数据写入显存单元，整个写过程CPU不需要对显存单元的总线进行任何操作。对液晶驱动模块来说，只需根据不同的液晶屏显示要求，产生相应的驱动时序，并提取出X、Y地址发送到显存控制模块即可，在下一个液晶屏显示主控时钟到来之前，显存控制模块已经将与X、Y地址相对应的图像数据寄存到液晶驱动模块的LCD_DATA中，在下一个液晶屏显示主控时钟的同步下，将图像数据输出至液晶屏即可进行显示，整个读过程显存控制模块也不需要对显存单元的总线进行任何操作。对液晶屏来说，只需接收由液晶驱动模块产生的驱动时序，和输出的LCD_DATA即可。

整个显存控制模块对CPU和液晶驱动模块表现为一个黑箱子，CPU只需将数据和地址发给寄存器CPU_DB和CPU_AB，在CPU下一次发送数据之前显存控制模块会根据地址将数据写入显存单元。液晶驱动模块只需根据不同的液晶屏显示要求，产生相应的驱动时序，并提取出X、Y地址发送给显存控制模块，在下一个液晶屏显示主控时钟到来时，即可将已经读出的数据输出至液晶屏进行显示。

显存控制模块一直这样循环交替对显存单元进行读写操作，若CPU发送数据速度较低，或者发送完一定数据后不再发送数据，则在T1、T3等时段，显存控制模块仍然分别将寄存器CPU_DB和CPU_AB中的数据赋值给显存单元的数据总线和地址总线，即重复对同一地址写同一数据，表现为没有进行写操作；若CPU不断发送新数据（发送频率不能高于TDMA的频率），也能实时地将新的数据写入显存单元。若液晶屏显示主控时钟的频率较低，例如T4时段内X、Y地址仍保持和T2时段的一样，则在T4时段，将重复对同一地址进行读取操作，并得到同一数据，表现为没有进行读操作。若液晶屏显示主控时钟的频率较高（不能高于TDMA的频率），显存控制模块也能连续不断地从显存单元中读出数据，满足液晶屏正常显示。

本发明的分时复用技术对显存单元进行读写的速度可达到50MHZ，能满足目前市场上大多数液晶屏显示的要求。CPU发送数据的频率和液晶屏显示主控时钟的频率不能高于TDMA的频率，且CPU发送数据的频率不能高于液晶屏显示主控时钟的频率，即数据发送的频率不高于显示的频率。

Claims

1.一种基于分时复用的液晶驱动装置，其特征在于：包括，

CPU，发送图像数据到控制单元；

显存单元，与控制单元相连，实现图像数据的存储；

所述控制单元包括显存控制模块和液晶驱动模块，显存控制模块与CPU、显存单元和液晶驱动模块相连，采用分时复用技术高频管理低频模式，实现对显存单元的存取控制；显存控制模块接收CPU发送的图像数据并存储到显存单元，同时根据液晶驱动模块输出的X、Y地址，读出显存单元中对应的图像数据至液晶驱动模块；液晶驱动模块与显存控制模块和液晶屏相连，根据不同的液晶屏显示要求，产生相应的驱动时序，并从驱动时序中提取出X、Y地址发送到显存控制模块，显存控制模块根据地址从显存单元中将对应的图像数据读出至液晶驱动模块，驱动时序和图像数据一起输出至液晶屏，实现图像数据在液晶屏上的准确显示。

2.如权利要求1所述的一种基于分时复用的液晶驱动装置，其特征在于：所述的显存控制模块中定义了数据寄存器和地址寄存器，数据寄存器用于接收CPU发送的数据，地址寄存器用于接收数据对应的地址。

3.如权利要求1所述的一种基于分时复用的液晶驱动装置，其特征在于：所述的分时复用技术采用高频管理低频模式，通过高频时钟CLK产生分时复用信号TDMA、写显存单元时钟信号WR_CLK和读显存单元时钟信号RD_CLK；在一个TDMA时钟周期内，在前半周期，把CPU发送的数据和地址赋值给显存单元的数据总线和地址总线，将图像数据存入显存单元中，实现图像数据的写操作；在后半周期，把液晶驱动模块产生的地址赋值给显存单元的地址总线，将对应的图像数据从显存单元中读出至液晶驱动模块，实现图像数据的读操作。

4.如权利要求1所述的一种基于分时复用的液晶驱动装置，其特征在于：所述的写显存单元时钟信号WR_CLK，在WR_CLK的上升沿时刻，根据显存单元地址总线上的地址，将数据总线上的数据写到显存单元中，完成对图像数据的写操作。

5.如权利要求1所述的一种基于分时复用的液晶驱动装置，其特征在于：所述的液晶驱动模块输出液晶屏显示的X、Y地址，显存控制模块将X、Y地址转换为显存单元的存储地址，并将其发送至显存单元的地址总线上，显存单元根据存储地址将对应的图像数据读出至液晶驱动模块。

6.如权利要求1所述的一种基于分时复用的液晶驱动装置，其特征在于：所述的读显存单元时钟信号RD_CLK，在RD_CLK的上升沿时刻，根据显存单元地址总线上的地址，将对应的图像数据读出至液晶驱动模块，完成对图像数据的读操作。