CN106055512B - 一种mipi接口raw10数据重组编码与读出方法 - Google Patents

一种mipi接口raw10数据重组编码与读出方法 Download PDF

Info

Publication number
CN106055512B
CN106055512B CN201610440203.1A CN201610440203A CN106055512B CN 106055512 B CN106055512 B CN 106055512B CN 201610440203 A CN201610440203 A CN 201610440203A CN 106055512 B CN106055512 B CN 106055512B
Authority
CN
China
Prior art keywords
data
fifo
coding
raw10
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610440203.1A
Other languages
English (en)
Other versions
CN106055512A (zh
Inventor
吴东东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tianjin Antai Microelectronic Technology Co Ltd
Original Assignee
Tianjin Antai Microelectronic Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tianjin Antai Microelectronic Technology Co Ltd filed Critical Tianjin Antai Microelectronic Technology Co Ltd
Priority to CN201610440203.1A priority Critical patent/CN106055512B/zh
Publication of CN106055512A publication Critical patent/CN106055512A/zh
Application granted granted Critical
Publication of CN106055512B publication Critical patent/CN106055512B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)

Abstract

本发明公开一种MIPI接口RAW10数据重组编码与读出结构，其特征在于，所述MIPI接口RAW10数据重组编码与读出的结构是将传统的FIFO读取和数据重组进行分开操作，该结构下电路组成包含6个基本单元：数据同步使能控制写模块、读地址控制器、异步FIFO、编码控制器、数据编码模块、8bit数据输出单元；所述数据同步使能写控制模块的输出端连接所述异步FIFO，所述异步FIFO的输出端连接所述数据编码模块，所述数据编码模块的输出端连接8bit数据输出单元，所述读地址控制器输出端连接所述异步FIFO，所述编码控制器的输出端连接所述数据编码模块。将RAW10数据重组到最终8bit数据输出，共需要三个步骤：步骤一为FIFO写入RAW10数据；步骤二为FIFO读出RAW10数据；步骤三为对RAW10数据进行重组编码为8bit格式。

Description

一种MIPI接口RAW10数据重组编码与读出方法
技术领域
本发明属于MIPI接口数据传输技术领域，具体地说，是涉及一种MIPI接口RAW10数据重组编码与读出结构及方法。
背景技术
MIPI(Mobile Industry Processor Interface)是一种高速差分串行传输接口，广泛应用于CMOS图像传感器、液晶显示器、射频/基带接口中，它能够使数据传输更加快速与稳定。对于MIPI接口，所有数据都是以8bit为单位进行传输的，而实际情况图像Pixel原始数据位宽大多为10bit、12bit、14bit等。按照MIPI协议层Data Format的要求，需要将这些原始数据转化为以8bit为单位的数据。本发明主要针对MIPI接口，采用一种新的数据编码与读出结构将原始数据数据RAW10转化为以8bit为单位的数据。
传统方法如图1所示，建立一个FIFO(First In First Out)模块，在FIFO读取的过程中完成数据的重组编码。在FIFO写入RAW10格式数据后，按一定时序逻辑，将其重组编码为MIPI协议要求的8bit形式，之后将其传递给FIFO将其输出，即最终FIFO读取的为重组后的数据。在FIFO的读出过程中，每一个读时钟周期读地址变化一次，读地址在使能的情况下，只与读时钟频率相关。
传统方法为建立一个FIFO模块，在FIFO读取的过程中完成数据的重组编码，这种方法虽逻辑较简单，操作方便，但带来的问题由于引入大量的组合逻辑操作会使FIFO的深度增加，同时，在后端布线过程中容易出现拥塞及timing问题，并会占用大量资源，从而导致芯片面积增加，进而导致其流片成本也会相应提高。
发明内容
为解决上述背景技术中提出的技术问题，本发明提供一种MIPI接口RAW10数据重组编码与读出结构及方法。
本发明的技术方案：一种MIPI接口RAW10数据重组编码与读出的结构及方法，其特征在于，所述MIPI接口RAW10数据重组编码与读出的结构是将传统的FIFO读取和数据重组进行分开操作，该结构下电路组成框图如图2所示，包含6个基本单元：数据同步使能控制写模块、读地址控制器、异步FIFO、编码控制器、数据编码模块、8bit数据输出单元；所述数据同步使能写控制模块的输出端连接所述异步FIFO，所述异步FIFO的输出端连接所述数据编码模块，所述数据编码模块的输出端连接8bit数据输出单元，所述读地址控制器输出端连接所述异步FIFO，所述编码控制器的输出端连接所述数据编码模块。
所述结构下的FIFO读操作只进行读操作，不再包含数据重组的逻辑运算，且读地址不随时钟连续变化；在对RAW10格式数据进行编码过程中，FIFO连续进行写操作，读地址前4个周期累加，然后延时一个周期，再累加4，延时一个周期，根据地址变化控制读操作速度；FIFO数据读出后，在延时周期实现数据重组操作。
如图3所示，rdclk与wrclk分别为FIFO的读写时钟，频率关系比为5:4，写地址wr_addr是连续变化的，在读地址控制器中读地址rd_addr地址受计数器(编码控制器)addr_add_cnt影响，当检测到addr_add_cnt[2]＝1时(addr_add_cnt＝4)，则读地址rd_addr暂停一次计数，从而导致FIFO在两个rd_clk时钟周期内读出两个相同的值，同时addr_add_cnt归为0，并再次开始计数。如此重复进行下去。
利用FIFO读出数据时暂停的一个周期，按照协议要求将从FIFO读出的RAW10数据以四个数据为一组，对该组数据编码为5个8bit数据，之后，将编码重组后的8bit数据输出给下一个模块。
MIPI接口RAW10数据重组编码与读出的方法，其特征在于，将RAW10数据重组到最终8bit数据输出，总共需要三个步骤；
步骤一：FIFO写入RAW10数据；
步骤二：FIFO读出RAW10数据；
步骤三：对RAW10数据进行重组编码为8bit格式；
所述步骤一具体包括：
1、确定FIFO写入的时钟,保证rdclk与wrclk频率关系比为5:4；
2、数据同步使能写控制模块生成：将来自上一模块的行同步信号，经缓存操作，采其下降沿，然后进行取反操作和与操作生成写地址使能控制信号，其宽度为一个写周期；当写地址使能控制信号为‘1’时，写地址计数器被置为‘0’，并重新开始计数；
3、FIFO写深度的设定：FIFO深度确定为16，与写地址范围相匹配；写地址每变化一次，该地址对应缓存的数据更新一次。
所述步骤二具体包括：
1、确定FIFO的读出时钟，保证读与写时钟频率关系比为5:4；
2、读地址控制器的生成：(1)FIFO读地址使能控制信号的生成，该信号的生成由来自上一模块的行同步信号与数据读出延时计数器确定；行同步信号经三级缓存后再由读时钟进行同步；为了防止读时钟周期不稳定且FIFO进行读操作时不至读空，需向FIFO预先写入一些数据，因而需要设置一个延迟计数器，当该计数器达到预设的值时，读地址使能控制信号变为1有效；(2)、读地址的生成：当读地址使能控制信号有效时，在addr_add_cnt[2]控制下，读地址每累加4个周期，暂停一个周期，读地址变化形式如图3所示；
3、FIFO数据的读出：读地址变化一次，FIFO就输出一个值。
所述步骤三具体包括：
1、FIFO输出数据后，按协议要求对RAW10数据进行编码，编码形式如图5所示；
2、在读地址使能控制信号有效时，根据addr_add_cnt编码控制器以5个数为一周期变化实现数据的重组编码操作，决定最终编码后8bit数据输出顺序。
有益效果：
1、本发明解决了传统方法对芯片后续流程的不良影响，将FIFO的数据编码与读取分开进行操作，以此来避免在FIFO读出数据时出现过多的组合逻辑，不仅为后端进行布线操作留出更大的裕量，能有效避免布线拥塞，及时序分析过程中的timing问题。
2、本方法的FIFO深度设为16即可满足完整的数据写入与读出，通过将FIFO数据的读出与重组编码分开操作，使得FIFO在读出时不会有大量的组合逻辑存在，最大限度的优化内部的连线，能大大减少FIFO的深度，减少资源消耗，且对于后端布线及时序分析更为宽松。
附图说明
图1为传统方法数据重组编码流程；
图2为本发明电路组成的结构框图；
图3为FIFO读写控制时序图；
图4为为本发明数据重组编码流程；
图5为本发明RAW10数据重组编码格式。
具体实施方式
下面结合附图和实施例对本发明作进一步的说明。
实施例：
一种MIPI接口RAW10数据重组编码与读出的结构及方法，其特征在于，所述MIPI接口RAW10数据重组编码与读出的结构是将传统的FIFO读取和数据重组进行分开操作，该结构下电路组成框图如图2所示，包含6个基本单元：数据同步使能控制写模块、读地址控制器、异步FIFO、编码控制器、数据编码模块、8bit数据输出单元；所述数据同步使能写控制模块的输出端连接所述异步FIFO，所述异步FIFO的输出端连接所述数据编码模块，所述数据编码模块的输出端连接8bit数据输出单元，所述读地址控制器输出端连接所述异步FIFO，所述编码控制器的输出端连接所述数据编码模块。
所述结构下的FIFO读操作只进行读操作，不再包含数据重组的逻辑运算，且读地址不随时钟连续变化；在对RAW10格式数据进行编码过程中，FIFO连续进行写操作，读地址前4个周期累加，然后延时一个周期，再累加4，延时一个周期，根据地址变化控制读操作速度；FIFO数据读出后，在延时周期实现数据重组操作。
如图3所示，以RAW10格式数据为例，rdclk与wrclk分别为FIFO的读写时钟，频率关系比为5:4，写地址wr_addr是连续变化的，在读地址控制器中读地址rd_addr地址受计数器(编码控制器)addr_add_cnt影响，当检测到addr_add_cnt[2]＝1时(addr_add_cnt＝4)，则读地址rd_addr暂停一次计数，从而导致FIFO在两个rd_clk时钟周期内读出两个相同的值，同时addr_add_cnt归为0，并再次开始计数。如此重复进行下去。
利用FIFO读出数据时延时的一个周期，按照协议要求将从FIFO读出的RAW10数据以四个数据为一组，对该组数据编码为5个8bit数据，最后将编码重组后的数据输出给下一个模块。
以CMOS图像传感器MIPI CSI-2(Camera Serial Interface)接口为例，如图4所示，原始数据为RAW10格式数据，在将RAW10数据重组到最终8bit数据输出，总共需要三个步骤：1.FIFO写入RAW10数据；2.FIFO读出RAW10数据；3.对RAW10数据进行重组编码为8bit格式。
(一)FIFO写入RAW10数据
1.确定FIFO写入的时钟,保证读时钟与写时钟频率关系比为5:4。
2.数据同步使能写控制模块生成：将来自上一模块的行同步信号，经缓存操作，采其下降沿，然后进行取反操作和与操作生成写地址使能控制信号，其宽度为一个写周期；当写地址使能控制信号为‘1’时，写地址计数器被置为‘0’，并重新开始计数。
3.FIFO写深度的设定。FIFO深度确定为16，与写地址范围相匹配；写地址每变化一次，该地址对应缓存的数据更新一次。
(二)FIFO读出RAW10数据
1.确定FIFO的读出时钟，保证读与写时钟频率关系比为5:4；
2.读地址控制器的生成：(1)FIFO读地址使能控制信号的生成，该信号的生成由来自上一模块的行同步信号与数据读出延时计数器确定；行同步信号经三级缓存后再由读时钟进行同步；为了防止读时钟周期不稳定且FIFO进行读操作时不至读空，需向FIFO预先写入一些数据，因而需要设置一个延迟计数器，当该计数器达到预设的值时，读地址使能控制信号变为1有效；(2)读地址的生成：当读地址使能控制信号有效时，在addr_add_cnt[2]控制下，读地址每累加4个周期，暂停一个周期，读地址变化形式如图3所示；
3.FIFO数据的读出：读地址变化一次，FIFO就输出一个值。
(三)对RAW10数据进行重组编码为8bit格式
1、FIFO输出数据后，按协议要求对RAW10数据进行编码，编码形式如图5所示；
2、在读地址使能控制信号有效时，根据addr_add_cnt编码控制器以5个数为一周期变化实现数据的重组编码操作，决定最终编码后8bit数据输出顺序。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (1)

1.一种MIPI接口RAW10数据重组编码与读出方法，其特征在于，包括MIPI接口RAW10数据重组编码与读出模块，所述MIPI接口RAW10数据重组编码与读出的模块是将传统的FIFO读取和数据重组进行分开操作，该MIPI接口RAW10数据重组编码与读出模块下电路组成包含6个基本单元：数据同步使能写控制模块、读地址控制器、异步FIFO、编码控制器、数据编码模块、8bit数据输出单元；所述数据同步使能写控制模块的输出端连接所述异步FIFO，所述异步FIFO的输出端连接所述数据编码模块，所述数据编码模块的输出端连接8bit数据输出单元，所述读地址控制器输出端连接所述异步FIFO，所述编码控制器的输出端连接所述数据编码模块；
MIPI接口RAW10数据重组编码与读出方法，将RAW10数据重组到最终8bit数据输出，总共需要三个步骤：
步骤一：FIFO写入RAW10数据；
步骤二：FIFO读出RAW10数据；
步骤三：对RAW10数据进行重组编码为8bit格式；
所述步骤一具体包括：
(1)、确定FIFO写入的时钟,保证读时针与写时钟频率关系比为5:4；
(2)、数据同步使能写控制模块生成：将来自上一模块的行同步信号，经缓存操作，采其下降沿，然后进行取反操作和与操作生成写地址使能控制信号，其宽度为一个写周期；当写地址使能控制信号为‘1’时，写地址计数器被置为‘0’，并重新开始计数；
(3)、FIFO写深度的设定：FIFO深度确定为16，与写地址范围相匹配；写地址每变化一次，该地址对应缓存的数据更新一次；
所述步骤二具体包括：
(1)、确定FIFO的读出时钟，保证读与写时钟频率关系比为5:4；
(2)、读地址控制器的生成：(a)、FIFO读地址使能控制信号的生成，该信号的生成由来自上一模块的行同步信号与数据读出延时计数器确定；行同步信号经三级缓存后再由读时钟进行同步；为了防止读时钟周期不稳定且FIFO进行读操作时不至读空，需向FIFO预先写入一些数据，因而需要设置一个延迟计数器，当该计数器达到预设的值时，读地址使能控制信号变为1有效；(b)、读地址的生成：当读地址使能控制信号有效时，在addr_add_cnt[2]控制下，读地址每累加4个周期，暂停一个周期；
(3)、FIFO数据的读出：读地址变化一次，FIFO就输出一个值；
所述步骤三具体包括：
(1)、FIFO输出数据后，在延时周期实现数据重组操作，按协议要求对RAW10数据进行编码；
(2)、在读地址使能控制信号有效时，根据addr_add_cnt编码控制器以5个数为一周期变化实现数据的重组编码操作，决定最终编码后8bit数据输出顺序。
CN201610440203.1A 2016-06-16 2016-06-16 一种mipi接口raw10数据重组编码与读出方法 Active CN106055512B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610440203.1A CN106055512B (zh) 2016-06-16 2016-06-16 一种mipi接口raw10数据重组编码与读出方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610440203.1A CN106055512B (zh) 2016-06-16 2016-06-16 一种mipi接口raw10数据重组编码与读出方法

Publications (2)

Publication Number Publication Date
CN106055512A CN106055512A (zh) 2016-10-26
CN106055512B true CN106055512B (zh) 2019-04-12

Family

ID=57167770

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610440203.1A Active CN106055512B (zh) 2016-06-16 2016-06-16 一种mipi接口raw10数据重组编码与读出方法

Country Status (1)

Country Link
CN (1) CN106055512B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108919712B (zh) * 2018-07-11 2023-12-12 东君新能源有限公司 一种编码控制器、编码控制***及编码方法
CN109497918A (zh) * 2018-12-14 2019-03-22 深圳市博盛医疗科技有限公司 一种电子内窥镜高速视频信号传输与隔离装置
CN109656863B (zh) * 2018-12-24 2022-07-01 上海微阱电子科技有限公司 一种高带宽的mipi数据处理接口电路
CN110427168B (zh) * 2019-06-26 2023-03-07 天津芯海创科技有限公司 一种实现任意深度低传输延时的异步fifo的方法及装置
CN112148661A (zh) * 2020-09-30 2020-12-29 维沃移动通信有限公司 数据处理方法和电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101309430A (zh) * 2008-06-26 2008-11-19 天津市亚安科技电子有限公司 基于fpga的视频图像预处理器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9710415B2 (en) * 2014-11-03 2017-07-18 Nxp Usa, Inc. Asynchronous FIFO buffer with Johnson code write pointer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101309430A (zh) * 2008-06-26 2008-11-19 天津市亚安科技电子有限公司 基于fpga的视频图像预处理器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"基于MIPI CSI-2协议的摄像头芯片数据发送端接口设计";郗望;《中国优秀硕士学位论文全文数据库 信息科技辑》;20160315(第03期);论文第4.2.2节、4.2.3节、5.2.3.2节、5.2.6.4节，图3-2、4-1、5-11

Also Published As

Publication number Publication date
CN106055512A (zh) 2016-10-26

Similar Documents

Publication Publication Date Title
CN106055512B (zh) 一种mipi接口raw10数据重组编码与读出方法
CN102916914B (zh) 一种模拟前端的数据接收处理***
CN102621974B (zh) 基于通信总线的工业自动化实时控制装置及控制方法
CN102427543B (zh) 一种帧同步3d实时视频信息处理平台和处理方法
CN206272746U (zh) 一种基于fpga的数字视频显示接口模块
CN101799321A (zh) 智能振动监测***
CN104579583A (zh) 一种对8b/10b编码方式的改进方法
CN105680871A (zh) 用于数据串行传输的并串、串并转换装置
CN103782267A (zh) 用于电压域交叉的数据存储装置
CN109800192A (zh) 电子设备、fpga芯片及其接口电路
CN203574773U (zh) Lvds视频信号转换为8lane左右分屏mipi视频信号装置
CN105446699A (zh) 数据帧队列管理方法
CN201378851Y (zh) 一种ccd图像数据采集装置
CN102831872A (zh) 基于fpga的lcd信号转vga信号的实现方法
CN104796636A (zh) 用于超大面阵拼接cmos图像传感器的复用型像元控制电路
CN106649155A (zh) 一种低功耗、高数据吞吐量的sdr sdram控制器及其工作方法
CN104064213A (zh) 存储器存取方法、存储器存取控制方法及存储器控制器
CN103412847B (zh) 基于fpga的usb转多路链路接口电路
CN203324985U (zh) 一种基于usb 2．0和fpga的高速数据采集***
CN106681687B (zh) 一种fifo数据均衡输出方法及其输出装置
CN208335053U (zh) 一种脉冲信号发生器
CN103279442A (zh) 一种高速互联总线的报文过滤***及方法
CN106506961A (zh) 一种图像处理***以及图像处理方法
CN110008162A (zh) 一种缓冲接口电路及基于该电路传输数据的方法和应用
CN203503282U (zh) 四link的lvds视频信号转换为mipi视频信号装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant