CN104103600A - 半导体封装体 - Google Patents

半导体封装体 Download PDF

Info

Publication number
CN104103600A
CN104103600A CN201410058300.5A CN201410058300A CN104103600A CN 104103600 A CN104103600 A CN 104103600A CN 201410058300 A CN201410058300 A CN 201410058300A CN 104103600 A CN104103600 A CN 104103600A
Authority
CN
China
Prior art keywords
knitting layer
semiconductor package
copper
framework
package body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410058300.5A
Other languages
English (en)
Inventor
高木一考
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN104103600A publication Critical patent/CN104103600A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一种半导体封装体，挠曲和变形小，且不使制造工艺复杂化的情况下在部件之间形成稳定的接合层，并具有良好的气密性。在接合用于构成半导体封装体的部件之间时，通过使用含有锡等低熔点金属和铜的接合层，在抑制部件挠曲和变形的温度范围内进行接合，接合后得到较高熔点，同时各部件构成为，各接合层的接合面、即各部件的相应面均形成平行的面，从而使各接合层的厚度方向均为相同方向，以使形成接合层时的加压方向与层叠各部件的方向一致。

Description

半导体封装体
本申请以日本专利申请No.2013-085233（申请日：2013年4月15日）为基础，享有该申请的优先权。本申请以该申请为参照，并包括该申请的所有内容。
技术领域
本发明涉及用于收容半导体装置等的半导体封装体。
背景技术
含有半导体元件或其***电路等的半导体装置，通常考虑实装或放热等情况，例如收容在半导体封装体的内部而进行密封使用。在将半导体装置收容于半导体封装体内部时，通过焊接等将半导体装置固定到半导体封装体的基板上。
因此，这种半导体封装体，其结构对于焊接半导体装置时的温度或半导体装置动作时的温度也需要足够稳定，所以在组装半导体封装体时，利用熔点较高的（例如780℃以上）银焊料（silver solder）等来接合各部件等，并以比焊接半导体装置时或半导体装置动作时的温度足够高的温度来接合部件之间。
然而，使用银焊料等时，由于是在高温下进行组装，所以有时会由于不同材料的部件之间的线膨胀系数不同等原因发生挠曲或变形，导致作为半导体封装体的功能下降。
因此，本发明的申请人根据日本专利申请No.2011-235385，提出了用于处理该问题的方案。根据该日本专利申请No.2011-235385所公开的技术，能够通过比银焊料更低温（例如为250～300℃左右）的接合工艺来接合半导体封装体的各部件之间，而且接合后会形成具有与银焊料相当的熔点（例如750℃左右）的接合层，是一个卓越的技术。
但是，在接合过程中，部件之间需要隔着接合层进行加压，以便形成稳定的接合层。然而，从多个不同的方向同时对每个接合部加压，在工艺上是困难的，而且使接合工艺更复杂化。因此，要求可通过向相同方向（一个方向）加压来接合接合部件之间而形成所有接合层的技术。另外，此时所形成的接合层，其厚度方向均形成在相同方向（加压的方向）上。
这样，需要一种半导体封装体，其具有如下形状和构造，在接合半导体封装体的部件之间时，通过向一个方向加压来形成所有接合层。
发明内容
鉴于上述情况，本实施方式目的在于提供一种半导体封装体，挠曲或变形小，且不使制造工艺复杂化的情况下形成稳定的接合层，并保持良好的气密性。
为达成上述目的，本实施方式的半导体封装体，其特征在于，具备：平板状基板，其上表面具有用于固定半导体装置的固定区域；陶瓷框体，其由平面状的上下两层陶瓷框架构成，在下层陶瓷框架的上表面上形成有作为端子的布线图案，在上层陶瓷框架中相当于所述布线图案两端的部分，其框架宽度比所述下层陶瓷框架窄，以使所述布线图案的两端露出于侧壁，形成兼具端子形状的侧壁，并且该陶瓷框体以围住所述固定区域的方式层叠于所述基板的上表面，其一侧的开口面通过第一接合层接合在所述基板的上表面上；金属环，其具有与所述陶瓷框体的另一侧开口面处的框体形状相对应的形状，被层叠在所述陶瓷框体的另一侧开口面上，并通过第二接合层接合在该陶瓷框体上；导线，被层叠在所述布线图案上，并通过第三接合层接合在该布线图案上；其中，所述第一接合层、所述第二接合层和所述第三接合层，作为组成成份含有锡（Sn）、铟（In）以及锌（Zn）中的至少一种金属和铜（Cu），所述金属的含量朝向所述接合层的厚度方向的两端、即对置的两个接合面的任一面减少，而所述铜的含量则朝向该方向增加。
附图说明
图1是示出本实施方式涉及的半导体封装体的一实施例的外观的立体图。
图2是图1所例示的半导体封装体的分解立体图。
图3是模型化示出图1所例示的半导体封装体的1a-1b剖面的剖视图。
图4是示出图1所例示的半导体封装体的陶瓷框体构造的一例的分解立体图。
图5是示出实装图1所例示的实施方式涉及的半导体装置的一例的模式图。
具体实施方式
以下，参照图1至图5，说明用于实施本实施方式涉及的半导体封装体的最佳方式。
图1是示出本实施方式涉及的半导体封装体的一实施方式的外观的立体图。图2是其分解立体图。还有，图3是模型化示出沿图1的1a-1b剖面的剖视图。如这些图所示，该半导体封装体1具有：基板11、形成有布线图案13的陶瓷框体12、金属环14以及接合在布线图案13上的导线15。
而且，基板11与陶瓷框体12通过接合层16a（第一接合层）接合，陶瓷框体12与金属环14通过接合层16b（第二接合层）接合，布线图案13与导线15通过接合层16c（第三接合层）接合，由此一体化地组成半导体封装体。而且，各接合层16（16a、16b和16c）的其厚度方向被形成在相同方向上。在本实施方式中，如图3所示，各接合层的厚度方向都被形成在纸面上的上下方向，即层叠各部件的方向上。
基板11例如由铜或铜合金形成平板状，其上表面具有用于固定半导体装置等的固定区域11a。陶瓷框体12具有围住该固定区域11a的方形框体形状，其下侧开口面12a与上侧开口面12b构成互相平行的平面。而且，陶瓷框体12以围住固定区域11a的方式层叠在基板11上，将下侧开口面12a与基板11的接触面作为接合面，并通过接合层16a与基板11接合。
而且，在陶瓷框体12的侧壁上，形成有贯通框体内外的两条布线图案13（13a和13b）。这些布线图案13都形成在作为平行开口面的、即与下侧开口面12a和上侧开口面12b所平行的面上，其上侧开口面12b侧的表面被露出。在本实施方式中，陶瓷框体12的相互对置的侧壁分别形成为阶梯状，以使布线图案13露出于该阶梯面上。
图4表示这种形状的陶瓷框体12的形成方法的一例。在图4所示的示例中，首先，作为具有上下平行开口面的两个框体，形成陶瓷制的下侧框体121和上侧框体122。将下侧框体121做成较宽的形状，以便这两个框体在重合时下侧框体121的上表面作为阶梯面露出。而且，在下侧框体121上表面的内边与外边之间形成两条布线图案13a和13b之后，使上侧框体122叠合，进而将其烧成一体化，从而能够得到本实施例的陶瓷框体12。
金属环14具有与陶瓷框体12的上侧开口面12b侧的框体形状相对应的形状，例如可使用在铁（Fe）中混合镍（Ni）和钴（Co）而成的合金、即科瓦铁镍钴合金（Kovar）材料等。而且，被层叠在陶瓷框体12的上侧的开口面12b上，并通过接合层16b与陶瓷框体12接合。由于该金属环14吸收陶瓷框体12上侧开口面12b表面的凹凸和弯曲，所以例如将半导体装置等收容于半导体封装体1之后，进一步层叠盖子等（未图示）进行密封时，能够良好地保持其之间的气密性。
两个导线15（15a和15b）通过接合层16c接合在两条布线图案13a、13b从陶瓷框体12外侧露出的部位的表面上。这些导线15例如使用铜或科瓦铁镍钴合金材料等，可作为端子，该端子通过布线图案13将信号连接于收容在该半导体封装体1中的半导体装置等。
三个接合层16（16a、16b和16c）都含有铜和低熔点金属的锡，其组成成份，锡的含量向各接合层的厚度方向的两端、即对置的两个接合面中的任一面减少的同时铜的含量增加。在本实施方式中，这样组成的接合层16例如通过铜与锡的液相扩散（liquid phase diffusion）来形成。
铜与锡的液相扩散在250℃～300℃的温度范围内发生，所以能够在比用银焊料接合时的温度（例如780℃以上）更低的温度下形成接合层。因此，作为封装体进行一体化时，能够防止发生挠曲或变形。而且，通过铜与锡的液相扩散所形成的化合物的熔点，例如为750℃左右，相当于由银焊料进行的接合，所以对于半导体装置的焊接温度或动作温度，其结构也稳定。
在形成各接合层16时，例如，首先通过溅射法等在接合对象的两个部件等的接合面的任一个面上形成铜层，而同样通过溅射法等在另一接合面上依次形成铜层和锡层，在此基础上，以层叠接合面的方式使彼此接触，并且进行加压的同时加热至需要的温度范围（例如250℃～300℃）。然后，如果保持该状态，则低熔点金属的锡沿层的厚度方向逐渐向铜层扩散。进而，通过继续规定时间该状态，来形成所要的接合层。
这样形成的接合层16中，锡的含量向与锡扩散的方向相对应的接合层的厚度方向逐渐减少，相应地，铜的含量反而增加。而且，如上所述，也可以以夹持锡层的方式在两侧层叠铜层而形成接合层，此时，低熔点金属的锡向两侧的铜层扩散，所以其含量在接合层的厚度方向呈现倒V字型的变化。
另外，当低熔点金属的锡未扩散至接合层的端面时，或者接合面的部件本身由铜制造而铜层兼作接合层时，接合后的接合层的两端面、即接合面形成铜层。进一步，为了防止接合面氧化，在接合对象部件的接合面上作为保护层形成使用了金（Au）或铂（Pt）的金属层的基础上形成接合层16时，接合层16中也含有这些金属。另外，作为低熔点金属，除上述锡以外，使用铟（In）或锌（Zn），也同样能够通过液相扩散形成接合层。
如日本专利申请No.2011-235385所公开，使用锡的情况，当将接合金属层的温度设定为比锡的熔点232℃高的250℃时，锡变成液相状态，并向固相的铜扩散。同时，铜也向锡这一侧扩散。其结果，铜和锡形成含有α固溶体的固溶体层，其中，α固溶体中的锡约为15wt%以下。即，接合金属层21含有铜和锡的α固溶体。
例如，当固溶体含有90wt%的铜和10wt%的锡时，在约330℃～820℃的温度范围内，不发生相变，可获得较高的接合强度。而且，在上述温度范围内形成的固溶体不含有Cu6Sn5的金属间化合物（η层）和Cu3Sn的金属间化合物（ε层），所以所形成的接合具有耐冲击性等。
使低熔点金属扩散的温度并不限于上述250℃～300℃的范围，根据低熔点金属的种类而不同。例如，使铟扩散时，可以在更低温的范围内实施，使锌扩散时，可以在更高温的范围内扩散。
如果在进行接合的两个对象物的一个上形成低熔点金属，另一个上形成铜而形成接合时，能够形成低熔点金属向铜扩散且低熔点金属的浓度向扩散方向减少的接合。另外，如果在进行接合的两个对象物双方上形成铜，进而在其中一个上形成低熔点金属而形成接合时，能够形成低熔点金属向两侧的铜扩散的接合。另外，也可以在进行接合的两个对象物的一个上形成铜，接着形成低熔点金属，而另一个对象物本身由铜构成，则能够形成低熔点金属向两侧的铜扩散的接合。另外，在这些接合中，如果进一步夹入金或铂等进行接合，则当低熔点金属熔融时，金或银能够进入液相中。另外，形成接合时，也可以使全部低熔点金属向接合金属层扩散，不留下固相的低熔点金属。
如上构成的半导体封装体1，基板11、形成有布线图案13的陶瓷框体12、金属环14以及导线15的各部件，通过上述组成的接合层16接合，从而作为半导体封装体1形成一体化。接合各部件之间时，在作为对象部件的接合面的部位上，实施喷溅等必要的处理之后依次层叠，并进行加压和加温，以形成接合层。
在此，在现有的半导体封装体等中，有时采用例如在相当于本实施方式的陶瓷框体12的框体侧壁上设置与连通（feed through）部的外形相对应的缺口的形状，以便将外形为方形的信号连接用连通部设置在基板上，并贯通封装体的内外。在这种情况等下，在连通部周围的四面（上下表面及两侧表面）上存在接合面，该接合面用于将框架侧壁和方形连通部接合在基板上。因此，用于接合上下表面的接合层和两侧表面的接合层，其厚度方向为互相正交的方向，所以为了形成稳定的接合层，需要从各自层的厚度方向、即从不同方向进行加压。
对此，在本实施方式中，为了一体化形成半导体封装体而层叠各部件时，三个接合层16的各接合面、即各部件的相应面以互相平行的方式构成各部件，所以三个接合层16（16a、16b和16c）的厚度方向均为相同方向，不存在厚度方向不同的接合层。因此，用于形成这些接合层16的加压方向，可以是层叠各部件的方向，即，在图3的剖视图中，相当于纸面上的从上而下的方向。因此，用于接合各部件的三个接合层16，可以通过向相同方向（部件的层叠方向）加压来形成。
而且，各接合层能够在例如250℃～300℃左右的温度范围内形成，所以各部件及半导体封装体难以发生挠曲或变形等，且形成的接合层具有例如750℃左右的熔点，因此，对于将半导体装置等固定于内部时的温度或半导体装置等的动作温度，其结构也足够稳定。
如上所述，在本实施方式中，接合各部件之间而形成一体化的半导体封装体时，使用含有锡等低熔点金属和铜的接合层来接合各部件之间。该接合层，形成时需要加热和加压，但可以将加热温度设定为例如250℃～300℃左右，从而能够减少部件和半导体封装体发生挠曲或变形等。另外，关于加压方向，各部件的接合面构成为，使得各接合层的厚度方向均为相同方向，所以任一接合层都能通过向层叠各部件的方向加压来形成，因此，可以不使制造工艺复杂化的情况下，以稳定的接合层来接合各部件之间。进一步，该接合层具有例如750℃左右的较高熔点，所以对于将半导体装置等固定到封装体内时的加热温度、或因动作中的半导体装置等发热引起的温度上升，其结构也能够保持足够的稳定性。
由此，能够得到一种半导体封装体，挠曲和变形小，且不使制造工艺复杂化的情况下在部件之间形成接合层，并具有良好的气密性。
图5是示出实装本实施方式涉及的半导体装置的一例的模式图。在半导体封装体的部件载置部上载置有电子部件20和电路基板21。在电路基板21的表面上形成有导电图案22，通过电线23电连接电子部件20的电极与布线图案13（13a、13b）。进一步，将盖子24固定在框体12上。
说明了发明的几个实施方式，这些实施方式是作为示例提出的，并非限定发明的保护范围。这些新的实施方式可以以其他多种方式实施，在不偏离发明宗旨的范围内，可以进行各种省略、替换、变更。这些实施方式或其变形，包含于发明的保护范围或宗旨内，也包含于权利要求书中记载的发明和等同的保护范围内。

Claims (6)

1.一种半导体封装体，其特征在于，
具备：
平板状基板，其上表面具有用于固定半导体装置的固定区域；
陶瓷框体，由平面状的上下两层陶瓷框架构成，在下层陶瓷框架的上表面上形成有布线图案，在上层陶瓷框架中相当于所述布线图案两端的部分，其框架宽度比所述下层陶瓷框架窄，以使所述布线图案的两端露出而用作端子，该陶瓷框体以围住所述固定区域的方式层叠于所述基板的上表面，其一侧的开口面通过第一接合层接合在所述基板的上表面上；
金属环，具有与所述陶瓷框体的另一侧开口面处的框体形状相对应的形状，被层叠在所述陶瓷框体的另一侧开口面上，并通过第二接合层接合在该陶瓷框体上；
导线，被层叠在所述布线图案上，并通过第三接合层接合在该布线图案上；
其中，所述第一接合层、所述第二接合层和所述第三接合层，作为组成成份含有锡（Sn）、铟（In）以及锌（Zn）中的至少一种金属和铜（Cu），并具有一个区域，在该区域中，所述金属含量朝向所述接合层的厚度方向的两端、即对置的两个接合面中的任一面减少，而所述铜的含量朝向该方向增加。
2.根据权利要求1所述的半导体封装体，其特征在于，
所述第一至第三接合层中的所述金属的含量，朝向所述两个接合面的双方减少，而所述铜的含量，朝向所述两个接合面的双方增加。
3.根据权利要求2所述的半导体封装体，其特征在于，
所述接合层的两个接合面构成铜层。
4.根据权利要求1至中的任一项所述的半导体封装体，其特征在于，
所述接合层含有金（Au）和铂（Pt）中的至少一种。
5.根据权利要求1所述的半导体封装体，其特征在于，
所述基板由铜或铜合金构成，所述金属环由在铁（Fe）中混合镍（Ni）和钴（Co）而成的合金构成，所述导线由铜、或在铁（Fe）中混合镍（Ni）和钴（Co）而成的合金构成。
6.根据权利要求1所述的半导体封装体，其特征在于，
所述陶瓷框体架的侧面具有阶梯状外形，所述布线图案形成为露出于该阶梯表面上。
CN201410058300.5A 2013-04-15 2014-02-20 半导体封装体 Pending CN104103600A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-085233 2013-04-15
JP2013085233A JP2014207388A (ja) 2013-04-15 2013-04-15 半導体パッケージ

Publications (1)

Publication Number Publication Date
CN104103600A true CN104103600A (zh) 2014-10-15

Family

ID=51671618

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410058300.5A Pending CN104103600A (zh) 2013-04-15 2014-02-20 半导体封装体

Country Status (5)

Country Link
US (1) US9013034B2 (zh)
JP (1) JP2014207388A (zh)
KR (1) KR20140123893A (zh)
CN (1) CN104103600A (zh)
TW (1) TWI579993B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106044697A (zh) * 2015-04-10 2016-10-26 美国亚德诺半导体公司 具有复合基板的凹穴封装件
CN111448643A (zh) * 2018-01-24 2020-07-24 三菱综合材料株式会社 半导体模块的接合层、半导体模块及其制造方法
CN112366193A (zh) * 2020-11-02 2021-02-12 上海燧原智能科技有限公司 一种桥接芯片及半导体封装结构
CN115547939A (zh) * 2022-12-02 2022-12-30 合肥圣达电子科技实业有限公司 一种小体积大电流功率型陶瓷一体化外壳及制备方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5588419B2 (ja) * 2011-10-26 2014-09-10 株式会社東芝 パッケージ
JP2020009953A (ja) 2018-07-10 2020-01-16 住友電工デバイス・イノベーション株式会社 半導体装置
KR102325114B1 (ko) * 2019-12-06 2021-11-11 제엠제코(주) 반도체 패키지의 제조 방법
US20220044981A1 (en) * 2020-08-04 2022-02-10 Qorvo Us, Inc. Hermetic package for high cte mismatch
US11823991B2 (en) * 2021-03-26 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Frames stacked on substrate encircling devices and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6158116A (en) * 1996-06-13 2000-12-12 Matsushita Electric Industrial Co., Ltd. Radio frequency module and method for fabricating the radio frequency module
JP2003068916A (ja) * 2001-08-24 2003-03-07 Sumitomo Electric Ind Ltd 半導体素子収納用パッケージ
JP2006269970A (ja) * 2005-03-25 2006-10-05 Yoshikawa Kogyo Co Ltd 電子部品のはんだ接合方法
WO2008146531A1 (ja) * 2007-05-29 2008-12-04 Kyocera Corporation 電子部品収納用パッケージ、及び電子装置
CN101681888A (zh) * 2007-06-04 2010-03-24 株式会社村田制作所 电子零部件装置及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4608592A (en) * 1982-07-09 1986-08-26 Nec Corporation Semiconductor device provided with a package for a semiconductor element having a plurality of electrodes to be applied with substantially same voltage
US4649416A (en) * 1984-01-03 1987-03-10 Raytheon Company Microwave transistor package
US4831212A (en) * 1986-05-09 1989-05-16 Nissin Electric Company, Limited Package for packing semiconductor devices and process for producing the same
US5041695A (en) * 1989-06-01 1991-08-20 Westinghouse Electric Corp. Co-fired ceramic package for a power circuit
EP0434264B1 (en) * 1989-12-22 1994-10-12 Westinghouse Electric Corporation Package for power semiconductor components
JP3292798B2 (ja) * 1995-10-04 2002-06-17 三菱電機株式会社 半導体装置
JP2005032834A (ja) 2003-07-08 2005-02-03 Toshiba Corp 半導体チップと基板との接合方法
JP2006013241A (ja) 2004-06-28 2006-01-12 Matsushita Electric Ind Co Ltd 半導体装置用パッケージ、および半導体装置
JP5561460B2 (ja) * 2009-06-03 2014-07-30 新光電気工業株式会社 配線基板および配線基板の製造方法
EP2458630B1 (en) 2010-11-18 2016-10-12 Kabushiki Kaisha Toshiba Package and high frequency terminal structure for the same
JP2012209334A (ja) 2011-03-29 2012-10-25 Toshiba Corp ミリ波帯用薄型パッケージおよびその製造方法
JP2013077741A (ja) 2011-09-30 2013-04-25 Toshiba Corp 半導体装置、接合金属層付き半導体素子、実装部材、並びに半導体装置の製造方法
JP5588419B2 (ja) 2011-10-26 2014-09-10 株式会社東芝 パッケージ
JP2013187303A (ja) 2012-03-07 2013-09-19 Toshiba Corp 半導体装置およびその製造方法、並びに実装部材
JP2013187418A (ja) 2012-03-08 2013-09-19 Toshiba Corp 半導体装置およびその製造方法、並びに実装部材
JP5976379B2 (ja) 2012-04-26 2016-08-23 株式会社東芝 電子機器及びその製造方法
JP2014049700A (ja) 2012-09-03 2014-03-17 Toshiba Corp 部材の接合構造およびその接合方法、パッケージ
JP2014053384A (ja) 2012-09-05 2014-03-20 Toshiba Corp 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6158116A (en) * 1996-06-13 2000-12-12 Matsushita Electric Industrial Co., Ltd. Radio frequency module and method for fabricating the radio frequency module
JP2003068916A (ja) * 2001-08-24 2003-03-07 Sumitomo Electric Ind Ltd 半導体素子収納用パッケージ
JP2006269970A (ja) * 2005-03-25 2006-10-05 Yoshikawa Kogyo Co Ltd 電子部品のはんだ接合方法
WO2008146531A1 (ja) * 2007-05-29 2008-12-04 Kyocera Corporation 電子部品収納用パッケージ、及び電子装置
CN101681888A (zh) * 2007-06-04 2010-03-24 株式会社村田制作所 电子零部件装置及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106044697A (zh) * 2015-04-10 2016-10-26 美国亚德诺半导体公司 具有复合基板的凹穴封装件
CN111448643A (zh) * 2018-01-24 2020-07-24 三菱综合材料株式会社 半导体模块的接合层、半导体模块及其制造方法
CN112366193A (zh) * 2020-11-02 2021-02-12 上海燧原智能科技有限公司 一种桥接芯片及半导体封装结构
CN112366193B (zh) * 2020-11-02 2021-09-17 上海燧原智能科技有限公司 一种桥接芯片及半导体封装结构
CN115547939A (zh) * 2022-12-02 2022-12-30 合肥圣达电子科技实业有限公司 一种小体积大电流功率型陶瓷一体化外壳及制备方法

Also Published As

Publication number Publication date
TWI579993B (zh) 2017-04-21
US9013034B2 (en) 2015-04-21
US20140306334A1 (en) 2014-10-16
JP2014207388A (ja) 2014-10-30
KR20140123893A (ko) 2014-10-23
TW201501262A (zh) 2015-01-01

Similar Documents

Publication Publication Date Title
CN104103600A (zh) 半导体封装体
CN104103599A (zh) 半导体封装体
RU2612944C1 (ru) Полупроводниковое устройство и способ изготовления полупроводникового устройства
US20110201159A1 (en) Semiconductor package and manufacturing method thereof
JP5970695B2 (ja) 電流検出用抵抗器およびその実装構造
JP2008171938A (ja) 半導体装置及び半導体装置の製造方法
JP2005095977A (ja) 回路装置
JP6752639B2 (ja) 半導体装置の製造方法
JP4503046B2 (ja) 半導体装置の製造方法
JP2015083321A (ja) 圧電コンポーネントに外部電極を接合するためのはんだ材料、及びはんだ材料を有する圧電コンポーネント
JP5791283B2 (ja) 電子部品収納用パッケージ、およびそれを備えた電子装置
JP5537119B2 (ja) 蓋体並びに蓋体の製造方法および電子装置の製造方法
JP5388601B2 (ja) 電子部品収納用パッケージ
JP4564968B2 (ja) 温度測定デバイスおよびこのデバイスを製造する方法
CN101286490A (zh) 基板表面处理结构及其制作方法
JP6629796B2 (ja) 電子デバイスおよび電子デバイスの接続部の生成方法
JP2016025237A (ja) 電力用半導体モジュール及びその実装方法
JP6057285B2 (ja) 半導体素子搭載用基板
CN104882429A (zh) 用于非贵金属接合搭接垫的薄NiB或CoB封盖层
WO2018110381A1 (ja) 電子モジュール
JP2005072421A (ja) 電子部品収納用パッケージおよび電子装置
JP6791743B2 (ja) 蓋体、電子部品収納用パッケージおよび電子装置
JP3722737B2 (ja) 配線基板
JP2009049174A (ja) 半導体装置及びその製造方法
JP2019145545A (ja) パワーモジュール

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20141015

RJ01 Rejection of invention patent application after publication