CN104052504A - 低功率无电流模式逻辑的发射机结构 - Google Patents

低功率无电流模式逻辑的发射机结构 Download PDF

Info

Publication number
CN104052504A
CN104052504A CN201410096077.3A CN201410096077A CN104052504A CN 104052504 A CN104052504 A CN 104052504A CN 201410096077 A CN201410096077 A CN 201410096077A CN 104052504 A CN104052504 A CN 104052504A
Authority
CN
China
Prior art keywords
multiplexer
transmitter
signal
main
data signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410096077.3A
Other languages
English (en)
Other versions
CN104052504B (zh
Inventor
裵玄民
尹泰勋
朴镇浩
金泰澔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Trillion Square Co Ltds
Terasquare Co Ltd
Original Assignee
Trillion Square Co Ltds
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Trillion Square Co Ltds filed Critical Trillion Square Co Ltds
Publication of CN104052504A publication Critical patent/CN104052504A/zh
Application granted granted Critical
Publication of CN104052504B publication Critical patent/CN104052504B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0286—Provision of wave shaping within the driver

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dc Digital Transmission (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

本发明的示例性实施例涉及一种低功率无电流模式逻辑的发射机结构。发射机包括：主多路复用器，通过多路复用并行主数据信号生成主数据信号，所述并行主数据信号由重定时器进行重定时，用于在并行输入数据信号和来自时钟分配器的多相时钟信号之间提供时序容限；副多路复用器，通过多路复用来自重定时器而被重定时的并行后数据信号生成后数据信号；和多个输出驱动器，通过总计主数据信号和后数据信号生成串行数据信号。

Description

低功率无电流模式逻辑的发射机结构
技术领域
本发明的示例性实施例涉及一种低功率无电流模式逻辑(CML，Current ModeLogic)的发射机结构。
背景技术
电流模式逻辑(CML，Current Mode Logic)电路通常用于在GHz频率范围内操作的高速应用。CML电路是用于DVI和HDMI视频连接的物理层，且可频繁地使用于光纤组件的接口。此技术已被广泛应用于高速集成***的设计中，例如通信***(串行数据收发器、频率合成器等)。在这些电路中，为了减少由少数载体(carrier)的存在而引起的存储时间，晶体管通常不允许在强饱和状态下进行操作。存储时间即在“ON”晶体管开始转变为“OFF”之前的时间倾向于降低电路的速度。在CML电路中，随着电流根据输入信号的状态而从一个晶体管接脚转换至另一个晶体管接脚，在晶体管的射极接脚中维持恒定电流。
发明内容
本发明的一个示例性实施例公开了一种发射机，包括：主多路复用器，通过多路复用并行信号生成主数据信号，副多路复用器，通过多路复用所述并行信号生成后数据信号，和多个输出驱动器，通过总计所述主数据信号和所述后数据信号生成预加重信号。
所述多个输出驱动器包括与所述主多路复用器的输出直接连接的主驱动器和与所述副多路复用器的输出直接连接的后驱动器。
所述发射机进一步包括：多路复用器，通过多路复用并行输入数据信号生成用于所述主多路复用器和所述副多路复用器的并行信号。
所述发射机进一步包括：重定时器，重定时由所述多路复用器生成的所述并行信号，用于在所述并行信号和来自时钟分配器的多相时钟信号之间提供时序容限。
所述多路复用器包括多个5:1多路复用器和多个2:1多路复用器。
所述主多路复用器包括多个级联N沟道金属氧化物半导体(NMOS)晶体管和可调整伪P沟道金属氧化物半导体(PMOS)负载。
所述级联NMOS晶体管通过不同输入数据和所述多相时钟信号中的两个相邻两相时钟信号而被驱动。
当所述两个相邻两相时钟信号重叠时，所述主数据信号通过所述主多路复用器被输出。
所述级联NMOS晶体管的大小基于用于沟道损耗补偿的所需预加重抽头权重而被决定。
所述副多路复用器包括多个级联NMOS晶体管，其中，所述副多路复用器的所述级联NMOS晶体管的大小小于所述主多路复用器的级联NMOS晶体管的大小。
预加重的数量通过调整包含在所述多个输出驱动器中的后驱动器的偏流而被控制。
其将被理解为前述的一般性说明和后述的详细说明是示例性和解释性的，且目的是提供如本发明所要求的进一步说明。
附图说明
包含于此用于提供本发明的进一步理解且被编入和构成本说明书一部分的附图举例说明了本发明的示例性实施例且与详细说明一起用于解释本发明的原理。
图1是说明根据本发明的一个示例性实施例的低功率无电流模式逻辑的发射机的框图示例的示图。
图2是说明根据本发明的一个示例性实施例的4:1多路复用器的框图示例的示图。
图3是说明根据本发明的一个示例性实施例的4:1多路复用器的时序图示例的示图。
图4是说明根据本发明的一个示例性实施例的主驱动器和后驱动器的示例的示图。
具体实施方式
以下，参考示出本发明的示例性实施例的附图对本发明进行更加全面的说明。本发明可具体表现为多种不同形式但其并不应被理解为仅局限于在此所述的实施例。相反，这些示例性实施例被提供使得本公开更充分且能全面地将本发明的范围传达给本领域的技术人员。在附图中，图层和区域的尺寸和相对大小为了清楚可识可被扩大。
本发明的示例性实施例涉及一种低功率无电流模式逻辑的发射机结构。在所述发射机结构中，由于除输出驱动器以外的全部电路组件以四分之一的线路速率(line rate)运行，因此功耗可被显著地降低。此外，所述发射机结构是一种面积优化的结构，其原因在于对于带宽扩展不需要占据大面积的被动电感器。
图1是说明根据本发明的一个示例性实施例的低功率无电流模式逻辑(CML，Current Mode Logic)的发射机的框图示例的示图。发射机可包括40:4多路复用器110，级间重定时器(retimer)120，两个4:1多路复用器，例如主4:1多路复用器130和副4:1多路复用器140，和两个输出驱动器180、190。在实现用于沟道色散补偿(channeldispersion compensation)的预加重(pre-emphasis)时发射机可将并行数据流串行化为串行数据。40:4多路复用器110可包括多个5:1多路复用器和多个2:1多路复用器。分频器(frequency divider)170可将来自时钟分配器150的多相时钟信号进行2分频。且分频器160可将分离的多相时钟信号进行5分频。
图2是说明根据本发明的一个示例性实施例的4:1多路复用器的框图示例的示图。例如，图2所示的4:1多路复用器与图1所示的两个4:1多路复用器130、140中的一个相对应。4:1多路复用器可包括四组级联N沟道金属氧化物半导体(NMOS，N-channel Metal Oxide Semiconductor)晶体管210和可调整伪P沟道金属氧化物半导体(Pseudo-PMOS，P-channel Metal Oxide Semiconductor)负载220用于摆动和通常模式控制。每一个级联NMOS晶体管210可通过不同的输入数据和来自图1所示的时钟分配器150的多相时钟信号中的两个相邻两相时钟信号(quarter phase clock signal)而被驱动。
图3是说明根据本发明的一个示例性实施例的4:1多路复用器的时序图示例的示图。当两个相邻两相时钟信号重叠时可评估4:1多路复用器的输出。因此，时钟信号通路的带宽要求可按重叠的两个信号倍数而被缓和。图1所示的级联重定时器120可介于两个4:1多路复用器130、140之前以在并行数据和多相时钟信号之间提供充分的时序容限(timing margin)。
参考图1，两个4:1多路复用器130、140不需额外的CML缓冲级就可直接驱动输出驱动器180、190，由于频带限制，CML缓冲级在两个4:1多路复用器130、140的输出中会导致色散。然而，如果内部色散是线性的，通过使用预加重滤波器，色散可与沟道色散一起同时被补偿。为了实现前述的同时色散补偿，与现有设计不同，预加重滤波器并不是***在两个4:1多路复用器130、140的输出之后。反之，晶体管末级包括两个4:1多路复用器130、140，其后续接与50Ω电阻(resistor)相端接的电流总计CML输出驱动器160、170。由于典型的基于CML的50Ω驱动器具有充分的线性，因此沟道色散和内部频带限制能被线性地结合。
图4是说明根据本发明的一个示例性实施例的主驱动器和后(post)驱动器的示例的示图。预加重的数量通过经由后驱动器而调整在副通路上的CML驱动器的偏流而被控制。副通路中的晶体管的大小基于用于沟道损耗补偿的所需预加重抽头权重(tapweight)而被决定。由副4:1多路复用器140引起的额外色散与在普通的色散***中最终输出级的主信号相比少至可忽略不计。
根据本发明的示例性实施例可被记录在包括程序指令的计算机可读介质上，所述程序指令可被计算机实现以执行各种操作。介质还可包括单独的程序指令、数据文件、数据结构等或它们的组合。媒体和程序指令可是针对本发明的意图而特别设计和构建的，或其也可是对计算机软件领域的技术人员而言熟悉和可获取的。
在不超出本发明的技术思想或范围内所能进行的各种修改和变形对所属技术领域的技术人员来说是显而易见的。因此，其目的是本发明覆盖在随附的权利要求及其等同项的范围内所提供的发明的修改和变形。

Claims (11)

1.一种发射机，包括：
主多路复用器，通过多路复用并行信号生成主数据信号，
副多路复用器，通过多路复用所述并行信号生成后数据信号，和
多个输出驱动器，通过总计所述主数据信号和所述后数据信号生成预加重信号。
2.如权利要求1所述的发射机，其特征在于，所述多个输出驱动器包括与所述主多路复用器的输出直接连接的主驱动器和与所述副多路复用器的输出直接连接的后驱动器。
3.如权利要求1所述的发射机，进一步包括：
多路复用器，通过多路复用并行输入数据信号生成用于所述主多路复用器和所述副多路复用器的并行信号。
4.如权利要求3所述的发射机，进一步包括：
重定时器，重定时由所述多路复用器生成的所述并行信号，用于在所述并行信号和来自时钟分配器的多相时钟信号之间提供时序容限。
5.如权利要求3所述的发射机，其特征在于，所述多路复用器包括多个5:1多路复用器和多个2:1多路复用器。
6.如权利要求1所述的发射机，其特征在于，所述主多路复用器包括多个级联N沟道金属氧化物半导体(NMOS)晶体管和可调整伪P沟道金属氧化物半导体(PMOS)负载。
7.如权利要求6所述的发射机，其特征在于，所述级联NMOS晶体管通过不同输入数据和所述多相时钟信号中的两个相邻两相时钟信号而被驱动。
8.如权利要求7所述的发射机，其特征在于，当所述两个相邻两相时钟信号重叠时，所述主数据信号通过所述主多路复用器被输出。
9.如权利要求6所述的发射机，其特征在于，所述级联NMOS晶体管的大小基于用于沟道损耗补偿的所需预加重抽头权重而被决定。
10.如权利要求9所述的发射机，其特征在于，所述副多路复用器包括多个级联NMOS晶体管，其中，所述副多路复用器的所述级联NMOS晶体管的大小小于所述主多路复用器的级联NMOS晶体管的大小。
11.如权利要求1所述的发射机，其特征在于，预加重的数量通过调整包含在所述多个输出驱动器中的后驱动器的偏流而被控制。
CN201410096077.3A 2013-03-15 2014-03-14 低功率无电流模式逻辑的发射机结构 Active CN104052504B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/835,530 2013-03-15
US13/835,530 US9419736B2 (en) 2013-03-15 2013-03-15 Low-power CML-less transmitter architecture

Publications (2)

Publication Number Publication Date
CN104052504A true CN104052504A (zh) 2014-09-17
CN104052504B CN104052504B (zh) 2017-01-18

Family

ID=49989417

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410096077.3A Active CN104052504B (zh) 2013-03-15 2014-03-14 低功率无电流模式逻辑的发射机结构

Country Status (5)

Country Link
US (1) US9419736B2 (zh)
EP (1) EP2779458B1 (zh)
JP (1) JP5882374B2 (zh)
KR (1) KR101641412B1 (zh)
CN (1) CN104052504B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107210743A (zh) * 2015-01-23 2017-09-26 微软技术许可有限责任公司 串行化发射机

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104297590A (zh) * 2014-09-30 2015-01-21 东南大学 一种基于电信号并行测试装置
KR101593873B1 (ko) * 2015-02-11 2016-02-16 성균관대학교산학협력단 차동 스큐와 차동 비대칭성을 최소화한 고속 저전압 차동 신호 전송 송신기 및 이를 포함하는 전자 회로 장치
KR102644034B1 (ko) 2018-12-17 2024-03-07 에스케이하이닉스 주식회사 병-직렬 변환 회로
US11914416B2 (en) * 2021-05-26 2024-02-27 Samsung Electronics Co., Ltd. Transmitter circuit and method of operating same
KR20230087041A (ko) 2021-12-09 2023-06-16 삼성전자주식회사 병직렬 인터페이스 회로 및 이를 포함하는 송신 장치
CN117915030A (zh) * 2024-03-20 2024-04-19 西南技术物理研究所 一种基于cml视频接口的视频流处理方法、装置及存储介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060192603A1 (en) * 2005-02-28 2006-08-31 Huy Nguyen Wave shaping output driver to adjust slew rate and/or pre-emphasis of an output signal
CN1956427A (zh) * 2005-10-27 2007-05-02 国际商业机器公司 自串联端接串行链路发射器及其制造方法
CN1992578A (zh) * 2005-09-28 2007-07-04 创世纪微芯片公司 过采样接收机的自适应接收技术
CN101201809A (zh) * 2006-12-13 2008-06-18 国际商业机器公司 高速前侧总线的物理接口结构
CN101394377A (zh) * 2008-09-24 2009-03-25 硅谷数模半导体（北京）有限公司 预加重装置和低压差分信号发射器
US20100097942A1 (en) * 2008-10-16 2010-04-22 Finisar Corporation Serializer/deserializer test modes
US20120087658A1 (en) * 2010-10-12 2012-04-12 Tyco Electronics Subsea Communications Llc Wavelength Selective Switch Band Aggregator and Band Deaggregator and Systems and Methods Using Same
US20130002300A1 (en) * 2011-06-28 2013-01-03 Microsoft Corporation Serializing transmitter

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100361420C (zh) * 1998-03-14 2008-01-09 三星电子株式会社 码分多址通信***中交换不同长度的帧消息的装置和方法
US6674772B1 (en) * 1999-10-28 2004-01-06 Velio Communicaitons, Inc. Data communications circuit with multi-stage multiplexing
JP3578960B2 (ja) * 2000-02-28 2004-10-20 日本電信電話株式会社 超高速光パケット転送リングネットワーク、光挿入分岐型多重分離ノード装置及び光挿入分岐型多重分離ノード装置の動作方法
JP3573701B2 (ja) * 2000-09-14 2004-10-06 Ｎｅｃエレクトロニクス株式会社 出力バッファ回路
US7633999B2 (en) * 2002-07-25 2009-12-15 Ikanos Communications, Inc. DBMsOL and FBMsOL power spectral density masks
US6972599B2 (en) * 2002-08-27 2005-12-06 Micron Technology Inc. Pseudo CMOS dynamic logic with delayed clocks
JP3730607B2 (ja) * 2002-08-29 2006-01-05 株式会社東芝 差動データドライバー回路
KR101002873B1 (ko) * 2003-11-20 2010-12-21 학교법인 포항공과대학교 Ｏｆｄｍ 통신 시스템에서의 신호 수신 장치 및 방법
KR100842563B1 (ko) * 2004-06-05 2008-07-01 삼성전자주식회사 Ｆｂｍ을 이용한 다중접속 기법
US8199781B2 (en) * 2004-12-14 2012-06-12 Samsung Electronics Co., Ltd Device and method for demultiplexing received transport stream in digital broadcasting receiver
JP4832020B2 (ja) * 2005-07-28 2011-12-07 ルネサスエレクトロニクス株式会社 プリエンファシス回路
US8315152B2 (en) * 2008-06-06 2012-11-20 Maxim Integrated Products, Inc. System and method for applying multi-tone OFDM based communications within a prescribed frequency range
KR101678916B1 (ko) * 2010-07-12 2016-12-07 삼성전자주식회사 고속 데이터 버스 시스템 및 이를 이용한 이미지 센서
US9143121B2 (en) * 2012-08-29 2015-09-22 Qualcomm Incorporated System and method of adjusting a clock signal

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060192603A1 (en) * 2005-02-28 2006-08-31 Huy Nguyen Wave shaping output driver to adjust slew rate and/or pre-emphasis of an output signal
CN1992578A (zh) * 2005-09-28 2007-07-04 创世纪微芯片公司 过采样接收机的自适应接收技术
CN1956427A (zh) * 2005-10-27 2007-05-02 国际商业机器公司 自串联端接串行链路发射器及其制造方法
CN101201809A (zh) * 2006-12-13 2008-06-18 国际商业机器公司 高速前侧总线的物理接口结构
CN101394377A (zh) * 2008-09-24 2009-03-25 硅谷数模半导体（北京）有限公司 预加重装置和低压差分信号发射器
US20100097942A1 (en) * 2008-10-16 2010-04-22 Finisar Corporation Serializer/deserializer test modes
US20120087658A1 (en) * 2010-10-12 2012-04-12 Tyco Electronics Subsea Communications Llc Wavelength Selective Switch Band Aggregator and Band Deaggregator and Systems and Methods Using Same
US20130002300A1 (en) * 2011-06-28 2013-01-03 Microsoft Corporation Serializing transmitter

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107210743A (zh) * 2015-01-23 2017-09-26 微软技术许可有限责任公司 串行化发射机

Also Published As

Publication number Publication date
EP2779458B1 (en) 2017-07-12
EP2779458A1 (en) 2014-09-17
US9419736B2 (en) 2016-08-16
JP2014183571A (ja) 2014-09-29
US20140269761A1 (en) 2014-09-18
KR20140114771A (ko) 2014-09-29
KR101641412B1 (ko) 2016-07-21
JP5882374B2 (ja) 2016-03-09
CN104052504B (zh) 2017-01-18

Similar Documents

Publication Publication Date Title
CN104052504A (zh) 低功率无电流模式逻辑的发射机结构
US10664430B2 (en) Reconfigurable transmitter
US10033552B2 (en) Driving data of multiple protocols through a single set of pins
US9455713B1 (en) Split resistor source-series terminated driver
US8581628B2 (en) Low voltage transmitter with high output voltage
US9083584B2 (en) Common mode modulation with current compensation
US20090265490A1 (en) High-Speed Video Serializer and Deserializer
EP2713266B1 (en) Driver circuit
US20150381154A1 (en) Flip-flop circuit
US20200105316A1 (en) Transmitter circuitry with n-type pull-up transistor and low output voltage swing
US9088276B2 (en) Pre-emphasis control circuit for adjusting the magnitude of a signal over a period according to a fraction of a bit-time
US9444463B2 (en) Voltage level shifter
EP2927777A2 (en) Clock tree circuit and memory controller
US8547134B1 (en) Architecture for high speed serial transmitter
US10763858B1 (en) Current mode logic buffer device for suppressing electromagnetic interference and signal generating method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Seoul, South Kerean

Applicant after: Ji Long trillion Square South Korea Limited

Address before: Seoul, South Kerean

Applicant before: Trillion square Co., Ltds

COR Change of bibliographic data
C14 Grant of patent or utility model
GR01 Patent grant