CN104049203B - 具有边界扫描测试功能的管脚和包括该管脚的集成电路 - Google Patents

Abstract

公开了一种具有边界扫描测试功能的管脚和包括该管脚的集成电路。所述管脚包括至少一个边界扫描寄存器、边界扫描信号输入引脚、边界扫描信号输出引脚以及从TAP控制器接收边界扫描控制信号的TAP控制信号端。由于根据本发明所提供的管脚中集成了边界扫描寄存器，从而减少了芯片实现过程中管脚的输入、输出和控制信号的JTAG测试逻辑在管脚以外的***，同时在布局布线中，可以避免由于管脚的输入、输出和控制信号的JTAG测试逻辑的位置所带来的时序方面的负面影响，有利于时序的快速收敛。

Description

具有边界扫描测试功能的管脚和包括该管脚的集成电路

技术领域

本发明涉及集成电路领域，更具体地讲，涉及一种内置了边界扫描寄存器的管脚和包括这种管脚的集成电路。

背景技术

边界扫描技术是一种应用于数字集成电路器件的测试性结构设计方法。所谓“边界”是指测试电路被设置在集成电路器件逻辑功能电路的四周，位于靠近器件输入、输出和控制引脚的边界处。所谓“扫描”是指连接器件各输入、输出和控制引脚的测试电路实际上是一组串行移位寄存器，这种串行移位寄存器被叫做“扫描路径”，沿着这条路径可输入由“0”和“1”组成的各种编码，对电路进行“扫描”式检测，从输出结果判断其是否正确。

图1为示出基于现有技术的集成电路芯片的顶层结构的示意图。如图1所示，在每个将被测试的管脚(PAD)附近均布置有由寄存器和组合逻辑组成的边界扫描寄存器(BSR：boundary scan register)，同时，根据管脚是单一输入、单一输出、输入输出还是三态管脚而在其附近布置的边界扫描寄存器的数量也不同。例如，对于如图2所示的具有输入引脚input、输出引脚output和控制引脚control的三态管脚，其附近应布置三个边界扫描寄存器。

如图1所示，所有的边界扫描寄存器均连接到集成电路信号内部逻辑(Core)，且所有的边界扫描寄存器按照移动的顺序连接起来，从而构成一根JTAG扫描链。用于JTAG扫描测试的测试数据输入(TDI)、测试时钟输入(TCK)、测试模式选择(TMS)、测试复位输入(TRST)和测试数据输出(TDO)相关的信号由测试访问端口(TAP)控制器提供或输入到TAP控制器，从而由TAP控制器实现JTAG扫描链的控制，从而实现管脚的输入、输出和控制信号的测试。外部激励通过TAP控制器的TDI依次移位进入每个边界扫描寄存器，然后对被测PAD的输入管脚施加激励进行测试，最后将测试结果依次从TDO移出或者并行从被测PAD输出管脚输出。通过观测TDO和被测PAD输出管脚的输出结果，来判断PAD的连接是否出现问题。

如上所述，每个边界扫描寄存器都是由寄存器和组合逻辑构成，组合逻辑将功能路径和测试路径分开，并且可以在功能模式和测试模式下进行路径的切换。功能路径是管脚与内部逻辑之间的连接路径，由于边界扫描寄存器的***，管脚和内部逻辑之间存在多个边界扫描寄存器单元，因此功能路径受到了边界扫描寄存器位置的影响。

为了更好的时序和不影响功能路径，在集成电路的布局布线过程中，必须将边界扫描寄存器放置在每个被测管脚的旁边，特别是边界扫描寄存器内部的组合逻辑，因为组合逻辑将切换功能路径和测试路径，组合逻辑的位置直接影响功能路径，如果路径选择的组合逻辑放置的距离管脚很远，那么功能路径将会受到很大影响。

发明内容

鉴于现有技术中存在的上述问题，本发明提供了一种集成了边界扫描测试功能的管脚和包括该管脚的集成电路。

根据本发明的一方面，提供了一种用于集成电路的管脚，所述管脚包括至少一个边界扫描寄存器、边界扫描信号输入引脚、边界扫描信号输出引脚以及从测试访问端口(TAP)控制器接收边界扫描控制信号的TAP控制信号端。

优选地，所述TAP控制信号端包括从TAP控制器接收时钟信号的测试时钟输入端和从TAP控制器接收测试模式选择信号的测试模式选择端。

优选地，当所述管脚为输入管脚时，所述管脚包括用于接收信号的信号输入引脚，且所述至少一个边界扫描寄存器包括连接到所述输入引脚的一个输入边界扫描寄存器。

优选地，当所述管脚为输出管脚时，所述管脚还包括用于输出信号的信号输出引脚，且所述至少一个边界扫描寄存器包括连接到所述输出引脚的一个输出边界扫描寄存器。

优选地，当所述管脚为输入/输出管脚时，所述管脚还包括用于接收信号的信号输入引脚和用于输出信号的信号输出引脚，且所述至少一个边界扫描寄存器包括分别连接到输入引脚和输出引脚的输入边界扫面寄存器和输出边界扫描寄存器。

优选地，当所述管脚为三态管脚时，所述管脚还包括用于接收信号的信号输入引脚、用于输出信号的信号输出引脚和用于接收控制信号的控制信号引脚，且所述至少一个边界扫描寄存器包括分别连接到所述输入引脚、输出引脚和控制信号引脚的输入边界扫描寄存器、输出边界扫描寄存器和控制边界扫描寄存器。

优选地，所述至少一个边界扫描寄存器为基于JTAG扫描测试的边界扫描寄存器。

优选地，至少一个边界扫描寄存器经由所述边界扫描信号输入引脚和边界扫描信号输出引脚与其它管脚相连而形成用于JTAG扫描链。

根据本发明的另一方面，提供了一种具有如上所述的管脚的集成电路。

由于根据本发明所提供的管脚中集成了边界扫描寄存器，从而减少了芯片实现过程中管脚的输入、输出和控制信号的JTAG测试逻辑在管脚以外的***，同时在布局布线中，可以避免由于管脚的输入、输出和控制信号的JTAG测试逻辑的位置所带来的时序方面的负面影响，有利于时序的快速收敛。

附图说明

通过下面结合附图对实施例进行的描述，本发明的这些和/或其他方面和优点将会变得清楚和更易于理解，其中：

图1为示出基于现有技术的集成电路芯片的顶层结构的示意图；

图2为示出三态管教的示意图；

图3为示出根据本发明的示例性实施例的集成了边界扫描寄存器的管脚的示图；

图4A、图4B和图4C为分别示出控制边界扫描寄存器、输出边界扫描寄存器和输入边界扫描寄存器的示意图；

图5为示出根据本发明的示例性实施例的具有集成了边界扫描寄存器的管脚的集成电路的顶层结构的示意图。

具体实施方式

现在对本发明实施例进行详细的描述，其示例表示在附图中，其中，相同的标号始终表示相同部件。下面通过参照附图对实施例进行描述以解释本发明。

根据本发明的技术方案，在设计集成电路或管脚(PAD)库单元设计过程中，将边界扫描寄存器(BSR)集成到PAD中，并且PAD内部的BSR完成局部JTAG扫描连的连接，因此在芯片设计过程中，只需要***位置不敏感的TAP控制逻辑，并把PAD的BSR相关信号连接起来即可实现边界扫面测试电路。

图3为示出根据本发明的示例性实施例的集成了边界扫描寄存器的管脚的示图。图3所示的管脚PAD为三态管脚，即，其包括了输入引脚input、输出引脚output和控制引脚control。

此外，图3所示的管脚PAD还集成了边界扫描寄存器，即，所述管脚PAD还包括了连接到控制引脚control的第一边界扫描寄存器110、连接到输出引脚output的第二边界扫描寄存器120和连接到输入引脚input的第三边界扫描寄存器130。

图3中第一边界扫描寄存器110、第二边界扫描寄存器120和第三边界扫描寄存器130可分别被实现为如图4A所示的控制边界扫描寄存器、图4B所示的输出边界扫描寄存器和图4C所示的输入边界扫描寄存器。由于图4A所示的控制边界扫描寄存器、图4B所示的输出边界扫描寄存器和图4C所示的输入边界扫描寄存器与现有技术中使用的控制边界扫描寄存器、输出边界扫描寄存器和输入边界扫描寄存器的结构相似，因此在此不再赘述。

另外，图3所示的管脚PAD还可包括边界扫描信号输入引脚SI和边界扫描信号输出引脚SO。所述边界扫描信号输入引脚SI和边界扫描信号输出引脚SO用于其它管脚进行信号交换，即，经由所述边界扫描信号输入引脚SI从其它管脚将信号接收至管脚PAD并经由所述边界扫描信号输出引脚SO将信号从所述管脚PAD输出到其它引脚。

此外，图3所示的管脚PAD还可包括从TAP控制器接收边界扫描控制信号的TAP控制信号端CLOCK/MODE。例如，所述的TAP控制信号端CLOCK/MODE包括从TAP控制器接收时钟信号的测试时钟输入引脚和从TAP控制器接收测试模式选择信号的测试模式选择引脚。

上面结合图3描述了集成了边界扫描寄存器的三态管脚的实施例。结合图3所描述的技术方案可应用于仅具有输入引脚、仅具有输出引脚和具有输入和输出引脚的管脚。

例如，当管脚为仅具有输入引脚的管脚时，其可仅包括连接到输入引脚的如图3所示的第三边界扫描寄存器130的输入边界扫描寄存器。

例如，当管脚为仅具有输出引脚的管脚时，其可仅包括连接到输出引脚的如图3所示的第二边界扫描寄存器120的输出边界扫描寄存器。

例如，当管脚为具有输入引脚和输出引脚的管脚时，其可包括连接到输入引脚的如图3所示的第三边界扫描寄存器130的输入边界扫描寄存器以及连接到输出引脚的如图3所示的第二边界扫描寄存器120的输出边界扫描寄存器。

下面，结合图5描述具有集成了边界扫描寄存器的集成电路。图5为示出根据本发明实施例的具有集成了边界扫描寄存器的集成电路的示意图。

如图5所示，根据本发明实施例的集成电路包括了内部逻辑CORE、测试访问端口(TAP)控制器200以及多个管脚，其中，所述多个管脚包括上面参照图3所描述的输入管脚、输出管脚、输入输出管脚以及三态管脚。

这里，TAP控制器200具有用于JTAG扫描测试的测试输入输入(TDI)引脚、测试时钟输入(TCK)引脚、测试模式选择(TMS)引脚、测试复位输入(TRST)引脚和测试数据输出(TDO)引脚。由于TAP控制200及其引脚可由现有技术的TAP控制器及其引脚实现，因此省略对其的描述。

同时，如上所述，所述集成了边界扫描寄存器的多个管脚PAD中的每一个管脚均包括了边界扫描信号输入引脚SI和边界扫描信号输出引脚SO。

图5所示的集成电路的多个管脚所包括的边界扫描寄存器通过各自的边界扫描信号输入引脚SI和边界扫描信号输出引脚SO顺序串联，从而形成一条JTAG扫描链，即，形成了TAP控制器的TDI引脚→SI→SO→SI…..……→SO→SI→SO→TAP控制器的TDO的JTAG扫描链，这里，SI和SO分别表示向边界扫描寄存器的扫描输入或从边界扫描寄存器的扫描输出。

由于现有技术的JTAG扫描技术可应用于如图5所示的集成电路的JTAG扫描，因此省略对图5所示的集成电路的JTAG扫描方案的描述。

根据本发明的技术方案中，由于将边界扫描寄存器(BSR)集成到了管脚(PAD)，因此边界扫描寄存器及其内部的组合逻辑的位置被限制在了PAD内部，所以集成电路的布局布线过程中，不需要考虑BSR相关逻辑的放置，功能路径不会由于组合逻辑的位置而受到影响，更有利于时序快速收敛。

虽然已表示和描述了本发明的一些实施例，但本领域技术人员应该理解，在不脱离由权利要求及其等同物限定其范围的本发明的原理和精神的情况下，可以对这些实施例进行修改。

Claims (9)

1.一种用于集成电路的管脚，其特征在于包括：

至少一个边界扫描寄存器；

边界扫描信号输入引脚；

边界扫描信号输出引脚；以及

从测试访问端口控制器接收边界扫描控制信号的测试访问端口控制信号端。

2.根据权利要求1所述的管脚，其特征在于，所述测试访问端口控制信号端包括从测试访问端口控制器接收时钟信号的测试时钟输入端和从测试访问端口控制器接收测试模式选择信号的测试模式选择端。

3.根据权利要求1所述的管脚，其特征在于，当所述管脚为输入管脚时，所述管脚包括用于接收信号的信号输入引脚，且所述至少一个边界扫描寄存器包括连接到所述输入引脚的一个输入边界扫描寄存器。

4.根据权利要求1所述的管脚，其特征在于，当所述管脚为输出管脚时，所述管脚还包括用于输出信号的信号输出引脚，且所述至少一个边界扫描寄存器包括连接到所述输出引脚的一个输出边界扫描寄存器。

5.根据权利要求1所述的管脚，其特征在于，当所述管脚为输入/输出管脚时，所述管脚还包括用于接收信号的信号输入引脚和用于输出信号的信号输出引脚，且所述至少一个边界扫描寄存器包括分别连接到输入引脚和输出引脚的输入边界扫面寄存器和输出边界扫描寄存器。

6.根据权利要求1所述的管脚，其特征在于，当所述管脚为三态管脚时，所述管脚还包括用于接收信号的信号输入引脚、用于输出信号的信号输出引脚和用于接收控制信号的控制信号引脚，且所述至少一个边界扫描寄存器包括分别连接到所述输入引脚、输出引脚和控制信号引脚的输入边界扫描寄存器、输出边界扫描寄存器和控制边界扫描寄存器。

7.根据权利要求1所述的管脚，其特征在于，所述至少一个边界扫描寄存器为基于JTAG扫描测试的边界扫描寄存器。

8.根据权利要求7所述的管脚，其特征在于，至少一个边界扫描寄存器经由所述边界扫描信号输入引脚和边界扫描信号输出引脚与其它管脚相连而形成用于JTAG扫描链。

9.一种具有如权利要求1-8中的任一权利要求所述的管脚的集成电路。