CN103947115A - 基于振荡器的锁频环 - Google Patents

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Abstract

本发明提供一种方法，其包含确定控制设定和在一时间周期之后选择性地停止振荡器的振荡。所述振荡器经配置以在所述时间周期之后保持处于活跃模式。所述方法进一步包含将所述控制设定应用于所述振荡器。

Description

基于振荡器的锁频环
技术领域
本发明大体上涉及时钟产生。
背景技术
技术的进步已产生较小且能力更强的计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如较小、轻便且易于由用户携带的便携式无线电话、个人数字助理(PDA)和寻呼装置。更具体来说，便携式无线电话(例如，蜂窝式电话和因特网协议(IP)电话)可经由无线网络传达语音和数据包。此外，许多此类无线电话包含并入其中的其它类型装置。举例来说，无线电话还可包含数码相机、数码摄像机、数字记录器和音频文件播放器。而且，此类无线电话可处理可执行指令，其包含可用以接入因特网的软件应用程序，例如，网页浏览器应用程序。因而，这些无线电话可包含显著的计算能力。这些无线电话还可包含各种时钟源，以为并入其中的装置提供时钟。
装置可包含具有特定频率和品质的时钟。可在一些装置中使用具有相对较低频率和相对较高抖动的时钟，而可在其它装置中使用具有较高频率和较低抖动的时钟。举例来说，移动电话内部的数字信号处理器可使用相对较低频率(例如，100MHz)和较高抖动的时钟进行操作，以执行一些任务，例如播放MP3歌曲。另外，具有异步接口的设计可使用较高抖动时钟适当操作。在可使用较低频率和较高抖动时钟进行操作的设计和应用中使用锁相环(PLL)电路可浪费功率。另外，PLL可占据装置中的较大区域，且亦可涉及使用与用于装置的其它组件的电源分离的电源。
发明内容
锁频环(FLL)可产生相对较低频率的输出时钟。所述输出时钟可具有为输入时钟频率的倍数的频率。举例来说，所述FLL可基于10MHz的输入时钟，产生具有相对较高抖动的100MHz的输出时钟。所述FLL可使用数字控制式振荡器(DCO)以产生所述输出时钟。所述FLL可基于在输入时钟的一或多个时钟周期期间所产生的输出时钟循环的数目，确定所述输出时钟是否在目标频率的容限范围内。所述FLL亦可在所述输出时钟的所述频率在目标频率的容限范围内时指示锁定条件。
在特定实施例中，一种装置包含振荡器和用以在时间周期之后选择性地停止所述振荡器的振荡的逻辑。所述振荡器经配置以在所述时间周期之后保持处于活跃模式。所述设备还包含确定控制设定，并将所述控制设定选择性地应用于所述振荡器的控制逻辑。
在另一特定实施例中，一种方法包含确定控制设定，并在时间周期之后选择性地停止振荡器的振荡。所述振荡器经配置以在所述时间周期之后保持处于活跃模式。所述方法进一步包含将所述控制设定应用于所述振荡器。
在另一特定实施例中，一种设备包含用于确定控制设定的装置，和用于在时间周期之后选择性地停止振荡器的振荡的装置。所述振荡器经配置以在所述时间周期之后保持处于活跃模式。所述设备进一步包含用于将所述控制设定应用于所述振荡器的装置。
在另一特定实施例中，一种非暂时性计算机可读媒体包含在由处理器执行时导致所述处理器进行如下操作的程序代码：确定控制设定，和在时间周期之后选择性地停止振荡器的振荡。所述振荡器经配置以在所述时间周期之后保持处于活跃模式。所述程序代码进一步导致所述处理器将所述控制设定应用于所述振荡器。
由所揭示实施例中的至少一者所提供的一特定优势在于产生了适于以相对较低时钟频率操作且耐受相对较高抖动时钟的装置的时钟。相比于锁相环(PLL)电路，产生较低频率和相对较高抖动时钟的装置可占据较小设计区域，并消耗较少功率。可使用数字逻辑门设计所述装置，此情况可允许与其它装置共享电源。另外，具有完全数字设计的装置可使得能够使用自动测试产生模式工具以执行生产测试。
在审视整个申请案后，将显而易见本发明的其它方面、优点和特征，申请案包含以下部分：附图说明、具体实施方式和权利要求书。
附图说明
图1为可操作以产生时钟的装置的特定说明性实施例的框图；
图2为图1的装置的特定说明性实施方案的图；
图3为说明对应于图2的电路操作的特定实施例的信号迹线的时序图；
图4为操作图1和图2的电路中的任一者的方法的特定说明性实施例的流程图；和
图5为包含锁频环电路的无线装置的框图。
具体实施方式
参看图1，描绘可操作以产生时钟的装置的特定说明性实施例，且将其大体上指定为100。装置100可经配置以产生相对较低频率时钟。装置100包含控制逻辑102、数字控制式振荡器(DCO)104和停止逻辑106。控制逻辑102可耦合到DCO104。停止逻辑106可耦合到DCO104。DCO104可经配置以接收来自控制逻辑102的控制设定108，并将输出时钟114提供到控制逻辑102。DCO104可进一步经配置以接收来自停止逻辑106的启用110。
在特定实施例中，控制逻辑102可经配置以接收输入时钟112和输出时钟114，并产生控制设定108。控制逻辑102可确定控制设定108，且可将控制设定108选择性地应用于DCO104。举例来说，控制设定108可为初始控制设定或经修改控制设定。控制逻辑102可经配置以在时间周期期间将初始控制设定应用于DCO104。时间周期可为DCO104的输出时钟114的至少一时钟周期。控制逻辑102可进一步经配置以在时间周期期间确定经修改控制设定。控制逻辑102可在所述时间周期之后的第二时间周期期间应用经修改控制设定。在特定实施例中，控制逻辑102可将经修改控制设定108应用于输出时钟114的下降边缘上。所述时间周期和第二时间周期可在时间上相连。在另一实施例中，控制设定可为模拟电压。在又一实施例中，控制设定可为模拟电流。
控制逻辑102可经配置以基于输出时钟114的频率，调整控制设定108。举例来说，响应于确定输出时钟114的频率低于所要频率，控制逻辑102可递增或增加控制设定108的值。类似地，响应于确定输出时钟114的频率超出所要频率，控制逻辑104可递减或减少控制设定108的值。替代性地，响应于确定输出时钟114的频率超出所要频率，控制逻辑102可递增或增加控制设定108的值。类似地，响应于确定输出时钟114的频率低于所要频率，控制逻辑102可递减或减少控制设定108的值以增加输出时钟114的频率。在特定实施例中，控制逻辑102可基于在输入时钟112的一或多个时钟周期期间输出时钟114的循环数目，确定控制设定108。
在特定实施例中，DCO104可经配置以基于DCO104的振荡，产生输出时钟114。可响应于控制设定108而调整输出时钟114的频率。举例来说，输出时钟114可具有基于控制设定108的第一值的第一频率值，且可具有基于控制设定108的第二值的第二频率值。举例来说，DCO104可响应于控制设定108的递增值，增加输出时钟114的频率。类似地，DCO104可响应于控制设定108的递减值，减少输出时钟114的频率。在替代性实施例中，DCO104可响应于控制设定108的递减值，增加输出时钟114的频率。类似地，DCO104可响应于控制设定108的递增值，减少输出时钟114的频率。
在特定实施例中，输出时钟114的频率可大约为输入时钟112的频率的倍数。举例来说，输出时钟114的频率可大约等于输入时钟112的频率的整数倍。举例来说，输出时钟114的频率可比输入时钟112的频率的整数倍高或低特定百分比(例如，6.25％)。作为另一实例，输出时钟114的频率可大约等于输入时钟112的频率的非整数倍。举例来说，输出时钟114的频率可比输入时钟112的频率的非整数倍高或低特定百分比(例如，6.5％)。
停止逻辑106可经配置以产生提供到DCO104的启用信号110。停止逻辑106可在时间周期之后选择性地停止DCO104的振荡。在特定实施例中，时间周期可对应于在DCO104的振荡开始或重新开始与在启用信号110双态触发为可停止DCO104的振荡的值之前的输出时钟114的最后活跃边缘(例如，上升边缘)之间的周期。停止逻辑106可通过将启用110从启用DCO104的振荡的第一值改变为停止DCO104的振荡的第二值，而停止DCO104的振荡。举例来说，停止逻辑106可在DCO104在输出时钟114的至少一循环中产生输出时钟114之后，将启用110从第一值改变为第二值。举例来说，停止逻辑106可在DCO104开始振荡之后的大约2个输出时钟114时钟循环之后，将启用110的值从数字逻辑值‘1’改变为数字逻辑值‘0’。
停止逻辑106可进一步经配置以在第二时间周期之后重新开始DCO104的振荡。举例来说，停止逻辑106可通过将启用110从停止DCO104的振荡的第二值改变为启用DCO104的振荡的第一值，而重新开始DCO104的振荡。停止逻辑106可在第二时间周期之后重新开始DCO104的振荡。停止逻辑106可进一步经配置以在第三时间周期之后停止DCO104的振荡。第三时间周期可对应于在第二时间周期后的周期。举例来说，可在第三时间周期期间确定第二经修改控制设定，且可在第三时间周期之后将第二经修改控制设定应用于DCO104。
在操作期间，控制逻辑102可在时间周期期间将初始控制设定108应用于DCO104。响应于初始控制设定108被应用于DCO104，DCO104可产生具有第一频率的输出时钟114。在所述时间周期期间，控制逻辑102亦可基于输出时钟114的第一频率，确定经修改控制设定。举例来说，如果控制逻辑102确定在输入时钟112的一个时钟周期期间输出时钟114的循环数目少于目标循环数目，则控制逻辑102可确定输出时钟114的频率低于所要频率。因此，控制逻辑102可确定增加输出时钟114的频率的经修改控制设定。作为另一实例，如果控制逻辑102确定在输入时钟112的一个时钟周期期间输出时钟114的循环数目大于目标循环数目，则控制逻辑102可确定输出时钟114的频率超出所要频率。因此，控制逻辑102可确定减少输出时钟114的频率的经修改控制设定。
在所述时间周期之后且在第二时间周期期间，停止逻辑106可通过将启用110从启用振荡的第一值改变为禁用(亦即，停止)振荡的第二值而停止DCO104的振荡。举例来说，在DCO104开始或重新开始振荡之后的输出时钟114的特定数目循环之后，停止逻辑106可停止DCO104的振荡。DCO104可在停止DCO104的振荡的同时仍保持处于活跃模式中。停止逻辑106可在第二时间周期期间应用经修改控制设定。停止逻辑106也可在第二时间周期之后重新开始DCO104的振荡。举例来说，停止逻辑106可通过将启用110改变为启用DCO104的振荡的值而重新开始DCO104的振荡。在特定实施例中，当所述时间周期结束时，第二时间周期可开始，且所述第二时间周期可在启用110双态触发为可启用DCO104的振荡的值之前结束。
通过基于输出时钟114的频率调整控制设定108，可反复改变输出时钟114的频率，直到输出时钟114的频率大约等于所要频率为止，或直到输出时钟114的频率在所要频率的容限范围内为止。通过基于输入时钟112的一或多个时钟周期期间输出时钟114的循环数目而调整控制设定108，输出时钟114可具有大约为输入时钟112的频率的倍数的频率。另外，通过在应用经修改控制设定的同时停止DCO104的振荡，可防止输出时钟114中的瞬发性波动。
尽管图1说明将输入时钟112提供到控制逻辑102，但在替代性实施例中，控制逻辑102可接收指示输出时钟114的频率是否过高、过低，或在所要频率的容限范围内的频率指示。控制逻辑102可基于频率指示而确定控制设定108。在特定实施例中，DCO104可包含数/模转换器和电压控制振荡器。在另一实施例中，DCO104可包含数/模转换器和电流控制振荡器。另外，在特定实施例中，控制设定108可为基于模拟电流的控制设定，或基于模拟电压的控制设定，且DCO104可为经配置以接收模拟控制设定的振荡器。
参看图2，描绘图1的装置100的实施方案的特定说明性实施例，且将其大体上指定为200。装置200包含输入分频器212、控制逻辑102、DCO104、停止逻辑106和输出分频器242。输入分频器212耦合到控制逻辑102。输出分频器242耦合到DCO104和停止逻辑106。
输入分频器212可经配置以分频输入时钟112，并产生经分频输入时钟(divclki)246。举例来说，输入分频器212可将输入时钟112向下分频，使得输入时钟112的频率为经分频输入时钟(divclki)246的频率的倍数。举例来说，输入时钟112的频率可为经分频输入时钟(divclki)246的频率的整数或非整数倍。在特定实施例中，将经分频输入时钟(divclki)246输入至控制逻辑102。
控制逻辑102可经配置以接收输入时钟112和经分频输入时钟(divclki)246。控制逻辑102亦可接收来自停止逻辑106的启用110，且可接收来自DCO104的输出时钟114。在特定实施例中，可配置控制逻辑102以使用至少一自动测试模式产生测试来受到测试。如关于图1所描述，控制逻辑102可确定控制设定108，且可将控制设定108应用于DCO104。举例来说，可将控制设定108应用于DCO104的可变延迟元件226。可响应于可提供到DCO104的可变延迟元件226的控制设定108，调整输出时钟114的频率。控制逻辑102可使用启用110以确定何时改变应用于DCO104的控制设定108的值。替代性地，控制逻辑102可使用计数器，以确定何时改变控制设定108的值。
在特定实施例中，控制逻辑102可基于在输入时钟112的一或多个时钟周期期间输出时钟114的循环数目，确定控制设定108。替代性地，控制逻辑102可使用经分频输入时钟(divclki)246而非输入时钟212，以确定控制设定108。举例来说，控制逻辑102可基于在经分频输入时钟(divclki)246的一或多个时钟周期期间输出时钟114的循环数目，确定控制设定108。控制逻辑102可在时间周期期间确定控制设定108。在特定实施例中，时间周期可对应于在经分频输出时钟(divclko)248的活跃边缘(例如，上升边缘)之后，且在输出时钟114的特定活跃边缘(例如，上升边缘)处结束的周期。
在特定实施例中，控制逻辑102可调整控制设定108，以产生具有大约等于所要频率的频率的输出时钟114。控制逻辑102可调整控制设定108，以增加或减少输出时钟114的频率，直到输出时钟114的频率在所要频率的容限范围内为止。举例来说，可将所要频率指定为频率值，且可将容限范围指定为所要频率的百分比。所要频率可为固定或可编程的。可在装置200上电时将所要频率提供到控制逻辑102、可将所要频率硬接线，或其组合。容限范围亦可为固定或可编程的。
在替代性实施例中，可指定在输入时钟112或经分频输入时钟(divclki)246的一或多个时钟周期期间输出时钟114的目标时钟循环数目。举例来说，输出时钟114的目标时钟循环数目可对应于所要频率。举例来说，如果在输入时钟112的时钟周期期间输出时钟114的时钟循环数目在输出时钟114的目标时钟循环数目的特定百分比内，则输出时钟114的频率可在所要频率的容限范围内。作为说明性非限制性实例，容限范围可对应于介于如下两者之间的范围：比对应于输出时钟114的所要频率的输出时钟114的目标时钟循环数目高6.25百分比，和比所述目标时钟循环数目低6.25百分比。在替代性实施例中，可将容限范围指定为介于第一数目与第二数目之间的包含输出时钟114的目标时钟循环数目的范围。输出时钟114的目标时钟循环数目可为固定或可编程的。可在装置200上电时，将输出时钟114的目标时钟循环数目提供到控制逻辑102、可将目标时钟循环数目硬接线，或其任何组合。容限范围亦可为固定或可编程的。
控制逻辑102可进一步经配置以产生锁定指示符244。锁定指示符244可提供DCO104的输出时钟114的频率在所要频率的容限范围内的指示。在特定实施例中，控制逻辑102在输入时钟112的每一循环期间确定输出时钟114的频率是否在所要频率的容限范围内。
在特定实施例中，DCO104包含可变延迟元件226、反相器228和其它数字逻辑门，如图2中所说明。DCO104可经配置以接收测试模式指示符(test_mode)230、输入时钟112、控制设定108和启用110，并产生输出时钟114。可响应于可提供到DCO104的可变延迟元件226的控制设定108，调整输出时钟114的频率。举例来说，可通过基于控制设定108改变可变延迟元件226的延迟，而调整输出时钟114的频率。
作为说明性非限制性实例，可变延迟元件226可具有32个设定，且控制设定108可为五位宽。输出时钟114可为可变延迟元件226的输出(nclk)204的反相版本。在特定实施例中，可变延迟元件226可包含奇数数目个串联连接反相器。
测试模式指示符(test_mode)230可控制DCO104的操作模式。举例来说，基于对应于测试操作模式的测试模式指示符(test_mode)230的第一值，输入时钟112可传播通过可变延迟元件226并通过反相器228，以输出为输出时钟114。测试模式指示符(test_mode)230的第一值可使得能够使用至少一自动测试模式产生测试对DCO104进行测试。测试模式指示符(test_mode)230的第一值可进一步使得输出时钟114能够与自动测试模式产生兼容。
DCO104可基于测试模式指示符(test_mode)230的第二值，以活跃(亦即，非测试)模式进行操作。在活跃操作模式中，取决于启用110的值，可通过逻辑门将输出(nclk)204的值提供到可变延迟元件226。举例来说，如果启用110具有第一值，则可通过逻辑门将输出(nclk)204的值反馈到可变延迟元件226。通过使得输出(nclk)204的值能够被提供到可变延迟元件226，启用110的第一值可启用DCO104的振荡。启用110的第二值可防止将输出(nclk)204的值提供到可变延迟元件226。通过防止将输出(nclk)204的值提供到可变延迟元件226，启用110的第二值可防止DCO104进行振荡。
在特定实施例中，可将DCO104的输出时钟114提供到第一处理电路。DCO104可与第一处理电路共享电源。
输出分频器242经配置以分频输出时钟114，并产生经分频输出时钟(divclko)248。举例来说，输出分频器242可向下分频输出时钟114，使得输出时钟114的频率为经分频输出时钟(divclko)248的频率的倍数。举例来说，输出时钟114的频率可为经分频输出时钟(divclko)248的频率的整数倍或非整数倍。在特定实施例中，可将经分频输出时钟(divclko)248提供到停止逻辑106。输出时钟114和经分频输出时钟(divclko)248可彼此同步。
停止逻辑106可经配置以产生提供到控制逻辑102和DCO104的启用110。在特定实施例中，停止逻辑106包含第一触发器214、串联连接触发器216、第一数字逻辑门218、第二数字逻辑门220、第三数字逻辑门222和第四数字逻辑门224。可由经分频输出时钟(divclko)248计时第一触发器214。第一触发器214可经配置以产生可输入到串联连接触发器216的第一触发器的异步启用(async_en)232。可由输出时钟114计时串联连接触发器216的所有触发器。串联连接触发器216的最后触发器可经配置以基于可传播通过串联连接触发器216的异步启用(async_en)232，产生同步启用(sync_en)234。
异步启用(async_en)232和同步启用(sync_en)234可耦合到第一数字逻辑门218。复位236和FLL_enable238可输入到第二数字逻辑门220。第一数字逻辑门218的输出和第二数字逻辑门220的输出可耦合到第三数字逻辑门222。第三数字逻辑门222可产生提供到DCO104和控制逻辑102的启用110。启用110和输出时钟114可输入到第四数字逻辑门224。第四数字逻辑门224可产生输出osc_stopped240。可将输出osc_stopped240提供到第一触发器214的复位输入(aset)。作为说明性实例，当断言(asserte)输出osc_stopped240(例如，输出osc_stopped240具有数字逻辑值‘1’)时，可将第一触发器214的输出强制为已知值，例如数字逻辑值‘1’，且当解除断言(deasserte)输出osc_stopped240时，第一触发器214的输出可保持不变，直到经分频输入时钟(divclki)246的下一上升边缘为止。
在操作期间，输入分频器212可分频输入时钟112，并将经分频输入时钟(divclki)246提供到控制逻辑102。输出分频器242可分频输出时钟114，并将经分频输出时钟(divclko)248提供到停止逻辑106。控制逻辑102可确定在输入时钟112的时钟周期期间输出时钟114的循环数目。在时间周期期间，控制逻辑102可继续将具有在时间周期之前所确定的值的控制设定108应用于DCO104。时间周期可大约在经分频输出时钟(divclko)248的边缘(例如，上升边缘)之后的输出时钟114的第一边缘(例如，第一上升边缘)处开始，且可大约结束于导致双态触发同步启用(sync_en)234(例如，从数字逻辑值‘1’到数字逻辑值‘0’)的输出时钟114的边缘(例如，上升边缘)处。基于在输入时钟112的时钟周期中输出时钟114的循环数目，控制逻辑102可在所述时间周期期间确定输出时钟114的频率是过高、过低还是在关于所要频率的容限范围内。控制逻辑102可响应于确定输出时钟114的频率过高、过低或是在关于所要频率的容限范围内而确定控制设定108。如果输出时钟114的频率在关于所要频率的容限范围内，则控制逻辑102可产生锁定指示符244，其具有指示输出时钟114的频率在所要频率的容限范围内的值。如果输出时钟114的频率过高或过低，则控制逻辑102可产生锁定指示符244，其具有指示输出时钟114的频率在所要频率的容限范围外的值。
在所述时间周期之后的第二时间周期期间，停止逻辑106可产生具有可停止DCO104的振荡的值的启用110。可在不在DCO104的输出时钟114中导致时钟瞬发性波动事件的情况下选择性地停止DCO104的振荡。在第二时间周期期间且在输出时钟114的边缘(例如，下降边缘)上，控制逻辑102可将在所述时间周期中所确定的控制设定108应用于DCO104。在第二时间周期之后，控制逻辑102可通过产生启用DCO104的振荡的启用110的值而重新开始DCO104的振荡。
在第二时间周期之后的第三时间周期期间，控制逻辑102可确定输出时钟114的频率是过高、过低，还是在关于所要频率的容限范围内。可在控制逻辑102确定输出时钟114的频率是过高、过低或是在关于所要频率的容限范围内之后，重复如上文所描述的控制逻辑102、DCO104和停止逻辑106的后续操作。举例来说，停止逻辑106可在第三时间周期之后选择性地停止DCO104的振荡。
通过确定输出时钟114的频率是过高、过低，还是在所要频率的容限范围内，可将输出时钟114的频率调整为在所要频率的容限范围内。另外，通过提供指示输出时钟114的频率是否在所要频率的容限范围内的锁定指示符244，装置200可使得其它装置能够确定是否使用输出时钟114。通过在并不在输出时钟114中导致瞬发性波动的情况下停止DCO104的振荡，装置200可提供供其它装置使用的无瞬发性波动时钟。
尽管图2说明串联连接触发器216包含四个触发器，但在替代性实施例中，串联连接触发器216可具有少于四个触发器或大于四个触发器。另外，可由一或多个功能上等效的逻辑门替换图2中展示的个别数字逻辑门或数字逻辑门群组。另外，控制逻辑102可使用计数器以确定时间周期(例如，所述时间周期和第二时间周期)中的一些或所有的开始和/或结束。
参看图3，描绘说明对应于用以产生输出时钟(例如，输出时钟114)的图2的装置200的操作的信号的时序图，且将其大体上指定为300。图300包含输出时钟114、输出(nclk)204、异步启用(async_en)232、同步启用(sync_en)234、启用110和输出osc_stopped240。
异步启用(async_en)232可在转变320处从高值转变为低值。输出时钟114可在转变310处从低值转变为高值。在特定实施例中，转变310可对应于时间周期的开始，例如关于图1和图2所描述的时间周期。在转变322处，输出时钟114可再次从低值转变为高值。在特定实施例中，转变322可对应于时间周期(例如，关于图1和图2所描述的时间周期)的结束。322处的转变亦可指示第二时间周期(例如，关于图1和图2所描述的第二时间周期)的开始。如关于图1和图2所描述，控制逻辑(例如，控制逻辑102)可在所述时间周期期间确定控制设定108。
响应于输出时钟114在转变322处的上升边缘，同步启用(sync_en)234可在转变324处从高值转变为低值。在转变326处，响应于异步启用(async_en)232具有低值，且同步启用(sync_en)234从高值转变为低值，启用110可从高值转变为低值。在特定实施例中，启用110的低值可停止DCO(例如，图1和图2的DCO104)的振荡。
在转变328处，输出时钟114可从高值转变为低值。在特定实施例中，在转变328处，控制逻辑(例如，图1和图2的控制逻辑102)可将在所述时间周期期间所确定的控制设定应用于DCO。基于启用110具有低值，且输出时钟114在转变328处从高值转变为低值，输出osc_stopped240在转变330处从低值转变为高值。在特定实施例中，转变330对应于第二时间周期(例如，关于图1和图2所描述的第二时间周期)的结束。响应于输出osc_stopped240在转变330处从低值转变为高值，异步启用(async_en)232可在转变332处从低值转变为高值。举例来说，可将osc_stopped120提供到触发器(例如，图2的第一触发器214)的复位输入，以将异步启用(async_en)232从低值转变为高值。
响应于异步启用(async_en)232在转变332处从低值转变为高值，启用110可在转变334处从低值转变为高值。在特定实施例中，启用110的高值启用DCO(例如，图1和图2的DCO104)的振荡。在转变336处，响应于启用110在转变334处从低值转变为高值，输出osc_stopped240从高值转变为低值。在特定实施例中，输出osc_stopped240的低值释放触发器(例如，图2的第一触发器214)的复位。在替代性实施例中，启用110的低值可启用DCO的振荡，且输出osc_stopped240的高值可释放触发器的复位。
在转变338处，输出(nclk)204(对应于可变延迟元件(例如，图2的可变延迟元件226)的输出)从高值转变为低值。启用110在334处的转变与输出(nclk)204在338处的转变之间的时序差可部分基于经由可变延迟元件的延迟。在转变340处，输出时钟114响应于输出(nclk)204在338处的转变而从低值转变为高值。可重复上文所描述的程序，例如由提供到产生异步启用(async_en)232的触发器(例如，第一触发器214)的时钟(例如，图2的经分频输出时钟(divclko)248)的活跃边缘起始。通过重复地确定控制设定并将控制设定应用于DCO，可调整DCO104的输出时钟114的频率和/或将其维持在所要频率的容限范围内。
参看图4，描绘操作图1的装置100和图2的装置200的方法的特定说明性实施例且将其大体上指定为400。方法400包含在402处确定控制设定。举例来说，图1和图2的控制逻辑102可确定用以应用于DCO104的控制设定108。在特定实施例中，可在时间周期期间确定控制设定。在404处，可在时间周期之后选择性地停止DCO的振荡。举例来说，图1和图2的启用110可选择性地停止DCO104的振荡。DCO可经配置以在所述时间周期之后保持处于活跃模式。举例来说，图1和图2的DCO104可在所述时间周期之后保持处于活跃模式(亦即，相反于测试模式、睡眠模式或下电模式)。举例来说，在基于启用110的值停止DCO104的振荡的同时，DCO104可保持处于活跃模式以接收控制设定108，并调整可变延迟元件226的延迟。通过在所述时间周期之后且在停止DCO104的振荡的同时保持处于活跃模式，DCO104可调整如果允许DCO104振荡则将产生的输出时钟114的周期。
可在406处将控制设定应用于DCO。举例来说，图1和图2的控制逻辑102可将控制设定108应用于DCO。举例来说，可在所述时间周期期间确定经修改控制设定，且可在第二时间周期期间将经修改控制设定应用于DCO。在408处，可在第二时间周期之后重新开始DCO的振荡。举例来说，图1和图2的停止逻辑106可在第二时间周期之后重新开始DCO104的振荡。方法400可进一步包含基于控制设定禁用DCO的部分。举例来说，在图2中，可禁用可变延迟元件226的并不有助于可变延迟元件226的总延迟的部分。举例来说，禁用可变延迟元件226的部分可减小动态功率消耗。
可由专用集成电路(ASIC)、现场可编程门阵列(FPGA)装置、处理单元(例如，中央处理单元(CPU))、数字信号处理器(DSP)、控制器、另一硬件装置、固件装置或其任何组合来实施图4的方法400。作为一实例，可由执行指令的处理器，或响应于来自所述处理器的信号或命令而执行图4的方法，如关于图5所描述。
参看图5，描绘无线通信装置的特定说明性实施例的框图，且将其大体上指定为500。无线通信装置500包含耦合到存储器532的处理器单元510(例如，数字信号处理器(DSP))。无线通信装置500可包含基于DCO的锁频环电路564和输入时钟源560。在说明性实施例中，基于DCO的锁频环电路564可对应于图1的装置100或图2的装置200，可根据图4的方法进行操作，或其任何组合。
存储器532可为存储可由处理器单元510(例如，计算机)执行以导致处理器单元510确定控制设定的程序代码的非暂时性计算机可读媒体。举例来说，计算机可执行程序代码可导致处理器单元510比较在输入时钟112的一或多个时钟周期期间输出时钟114的循环数目与目标数目，并基于所述比较确定控制设定。另外，计算机可执行程序代码可导致处理器单元510在时间周期之后选择性地停止DCO的振荡。举例来说，计算机可执行程序代码可导致处理单元510产生具有在时间周期之后选择性地停止DCO的振荡的值的启用输出。DCO可在所述时间周期之后保持处于活跃模式。计算机可执行程序代码可进一步导致处理器单元510将控制设定应用于DCO。
图5亦展示耦合到处理器单元510和显示器528的显示器控制器526。编解码器(CODEC)534亦可耦合到处理器单元510。扬声器536和麦克风538可耦合到CODEC534。
图5指示无线控制器540可耦合到处理器单元510和无线天线542。在特定实施例中，处理器单元510、基于DCO的锁频环电路564、显示器控制器526、存储器532、CODEC534和无线控制器540包含于封装中***或芯片上***装置522中。在特定实施例中，输入装置530和电源544耦合到芯片上***装置522。此外，在特定实施例中，如图5中所说明，显示器528、输入装置530、扬声器536、麦克风538、无线天线542和电源544在芯片上***装置522外部。然而，显示器528、输入装置530、扬声器536、麦克风538、无线天线542和电源544中的每一者可耦合到芯片上***装置522的组件，例如接口或控制器。
虽然图5说明无线装置500的特定实施例，但一或多个锁频环电路(例如，基于DCO的锁频环564)可整合于其它电子装置中，包含机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元和计算机。
结合所描述的实施例，揭示可包含用于确定控制设定的装置的设备。举例来说，用于确定控制设定的装置可包含图1的控制逻辑102、图2的控制逻辑102、经配置以确定控制设定的一或多个其它装置或电路，或其任何组合。设备还可包含用于在时间周期之后选择性地停止DCO的振荡的装置，其中DCO经配置以在所述时间周期之后保持处于活跃模式。用于在时间周期之后选择性地停止DCO的振荡的装置可包含图1的停止逻辑106、图2的停止逻辑106、经配置以在时间周期之后选择性地停止DCO的振荡的一或多个其它装置或电路，或其任何组合。设备可进一步包含用于将控制设定应用于DCO的装置。举例来说，用于将控制设定应用于DCO的装置可包含图1的控制逻辑102、图2的控制逻辑102、经配置以将控制设定应用于DCO的一或多个其它装置或电路。
所属领域的技术人员将进一步了解，结合本文中所揭示的实施例所描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、由处理器执行的计算机软件，或两者的组合。上文已大体在功能性方面描述各种说明性组件、块、配置、模块、电路和步骤。此功能性是实施为硬件还是处理器可执行指令取决于特定应用，和强加于整个***的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但此类实施决策不应被解释为导致偏离本发明的范围。
可直接以硬件、以由处理器执行的软件模块或以上述两者的组合体现结合本文中所揭示的实施例而描述的方法或算法的步骤。软件模块可驻留在随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸式磁盘、压缩光盘只读存储器(CD-ROM)或此项技术中已知的任何其它形式的非瞬间存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息并将信息写入到存储媒体。在替代方案中，存储媒体可整合到处理器。处理器和存储媒体可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算装置或用户终端中。或者，处理器和存储媒体可作为离散组件驻留在计算装置或用户终端中。
提供对所揭示实施例的先前描述以使得所属领域的技术人员能够制造或使用所揭示的实施例。对于所属领域的技术人员来说，对这些实施例的各种修改将为显而易见的，且可在不偏离本发明的范围的情况下将本文中所定义的原理应用于其它实施例。因此，本发明无意限于本文中所展示的实施例，而是将赋予本发明与如由所附权利要求书定义的原理和新颖特征一致的最广可能范围。

Claims (28)

1.一种装置，其包括：
振荡器；
逻辑，其用以在一时间周期之后选择性地停止所述振荡器的振荡，其中所述振荡器经配置以在所述时间周期之后保持处于活跃模式；以及
控制逻辑，其确定控制设定并将所述控制设定选择性地应用于所述振荡器。
2.根据权利要求1所述的装置，其中所述振荡器为数字控制式振荡器。
3.根据权利要求2所述的装置，其中所述控制设定调整所述数字控制式振荡器的输出时钟的频率。
4.根据权利要求3所述的装置，其中所述输出时钟的所述频率大约为输入时钟的频率的整数倍。
5.根据权利要求4所述的装置，其中所述控制逻辑基于在所述输入时钟的一或多个时钟周期期间所述输出时钟的循环数目确定所述控制设定。
6.根据权利要求3所述的装置，其进一步包括由所述输出时钟计时的串联连接触发器。
7.根据权利要求2所述的装置，其中所述控制逻辑经配置以在所述时间周期期间将初始控制设定应用于所述数字控制式振荡器。
8.根据权利要求2所述的装置，其中所述控制逻辑经配置以在所述时间周期期间确定经修改控制设定。
9.根据权利要求8所述的装置，其中所述控制逻辑在所述时间周期之后的第二时间周期期间应用所述经修改控制设定。
10.根据权利要求9所述的装置，其中所述逻辑经配置以在所述第二时间周期之后重新开始所述数字控制式振荡器的振荡。
11.根据权利要求10所述的装置，其中所述逻辑进一步经配置以在第三时间周期之后选择性地停止所述数字控制式振荡器的振荡。
12.根据权利要求2所述的方法，其中将所述控制设定应用于所述数字控制式振荡器的可变延迟元件。
13.根据权利要求2所述的装置，其中所述数字控制式振荡器的所述输出时钟被提供到处理电路，且其中所述数字控制式振荡器与所述处理电路共享电源。
14.根据权利要求2所述的装置，其进一步包括经配置以分频输入时钟并产生经分频时钟的分频器，其中将所述经分频时钟输入到所述控制逻辑。
15.根据权利要求2所述的装置，其进一步包括经配置以分频所述数字控制式振荡器的输出时钟的分频器。
16.根据权利要求2所述的装置，其中所述数字控制式振荡器和所述控制逻辑经配置以使用至少一个自动测试模式产生测试来受到测试。
17.一种方法，其包括：
确定控制设定；
在一时间周期之后选择性地停止振荡器的振荡，其中所述振荡器经配置以在所述时间周期之后保持处于活跃模式；以及
将所述控制设定应用于所述振荡器。
18.根据权利要求17所述的方法，其中所述振荡器为数字控制式振荡器。
19.根据权利要求18所述的方法，其中所述控制设定调整所述数字控制式振荡器的输出时钟的频率。
20.根据权利要求19所述的方法，其中所述输出时钟的所述频率大约为输入时钟的频率的整数倍。
21.根据权利要求20所述的方法，其中由控制逻辑基于在所述输入时钟的一或多个时钟周期期间所述输出时钟的循环数目确定所述控制设定。
22.根据权利要求18所述的方法，其中在不在所述数字控制式振荡器的输出时钟中导致时钟瞬发性波动事件的情况下选择性地停止所述振荡。
23.根据权利要求18所述的方法，其中所述时间周期为所述数字控制式振荡器的输出时钟的至少一个时钟周期。
24.根据权利要求18所述的方法，其中将所述控制设定应用于所述数字控制式振荡器的可变延迟元件。
25.根据权利要求18所述的方法，其进一步包括提供所述数字控制式振荡器的输出时钟的频率在所要频率的容限范围内的指示。
26.根据权利要求18所述的方法，其进一步包括基于所述控制设定禁用所述数字控制式振荡器的若干部分。
27.一种设备，其包括：
用于确定控制设定的装置；
用于在一时间周期之后选择性地停止振荡器的振荡的装置，其中所述振荡器经配置以在所述时间周期之后保持处于活跃模式；以及
用于将所述控制设定应用于所述振荡器的装置。
28.一种包含程序代码的非暂时性计算机可读媒体，所述程序代码在由处理器执行时导致所述处理器：
确定控制设定；
在一时间周期之后选择性地停止振荡器的振荡，其中所述振荡器经配置以在所述时间周期之后保持处于活跃模式；以及
将所述控制设定应用于所述振荡器。
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