CN102130667A - 一种数字真随机振荡信号发生器 - Google Patents

Abstract

本发明公开了一种数字真随机振荡信号发生器，它包括高速随机振荡电路和模式控制单元，高速随机振荡电路异步操作，带有复杂的反馈网络，具有多种操作模式；采用模式控制单元控制高速随机振荡电路，产生高速振荡信号，可经采样得到高熵值的随机比特流。当***复位控制信号有效时，模式控制单元复位，高速随机振荡电路停止振荡，***处于低功耗状态。本发明使用标准数字电路单元实现振荡电路的模式变化与功耗控制，结构紧凑，资源消耗少，适合于集成在芯片中使用。

Description

一种数字真随机振荡信号发生器

 

技术领域

本发明涉及一种用于随机数发生器中，可以经过采样构成熵源，进而产生高速高熵值随机比特流的数字真随机振荡信号发生器。

背景技术

随机数在密码技术中有非常重要的作用，伪随机数在安全强度较高的应用中不能满足要求，因此真随机数发生器的研究受到重视，而随机源（熵源）在随机数发生器中对输出序列的特性有决定性影响。目前，公知的随机源实现方法有放大电阻热噪声法、混沌电路法、基于PN结散射噪声的方法、振荡采样法等。其中，振荡采样法原理简单、实现方便，可用纯数字逻辑实现，相较于模拟电路实现的方法能够有效地节省面积和降低功耗，此外纯数字集成电路的设计可靠性要大于数模混合集成电路，因此振荡采样法一直受到关注。一个高速的数字真随机振荡信号发生器是实现振荡采样随机源的基础，传统的振荡信号发生器多采用环形振荡电路实现，存在速率低、数据耦合等缺点，可以通过改变环形振荡电路的传统结构来获得输出速率更高、鲁棒性更强的振荡电路。因此，设计一种高速高熵值且用纯数字实现的真随机振荡信号发生器是很有意义的。

发明内容

本发明的目的是针对现有技术的不足，提供一种数字真随机振荡信号发生器。

本发明的目的是通过以下技术方案来实现的：数字真随机振荡信号发生器包括高速随机振荡电路和模式控制单元：模式控制单元与高速随机振荡电路相连，在***复位控制信号有效时，模式控制单元复位，高速随机振荡电路停止振荡。

所述的高速随机振荡电路为一个多模式Fibonacci振荡器OSC，所述的OSC包括1个与非门N1，2个选择器M1~M2，4个异或门X1~X4，34个反相器I1~I34，与非门N1的两个输入端分别与***复位控制信号Reset和异或门X1的输出端相连，反相器I1的输入端与与非门N1的输出端相连，反相器I1与反相器I2~I34依次相连，异或门X4的两个输入端分别与反相器I33、反相器I34的输出端相连，异或门X3的两个输入端分别与异或门X4、选择器M2的输出端相连，异或门X2的两个输入端分别与异或门X3、选择器M1的输出端相连，异或门X1的两个输入端分别与异或门X2、与非门N1的输出端相连，选择器M1的16个输入端分别与反相器I1~I31（序号为奇数）的输出端相连，选择器M2的16的输入端分别与反相器I2~I32（序号为偶数）的输出端相连；反相器I34的输出为高速随机振荡电路的输出信号Output。

所述的模式控制单元包括与门A1、异或门X5和6个带复位的D型边沿触器D1~D6，触发器D6的输出端与触发器D5~D1依次相连，触发器D6的输入端D与异或门X5的输出端相连，触发器D1~D6的时钟输入端cp分别与***输入时钟Clock相连，触发器D1~D6的复位端CLR分别与***复位控制信号Reset相连，与门A1的五个输入端分别与触发器D2~D6的反相输出端                                                

相连，异或门X5的三个输入端分别与触发器D1、触发器D6和与门A1的输出端相连，触发器D6~D3输出的全状态伪随机序列合并作为模式控制单元的一个输出模式选择控制信号Ctrl1[3:0]，D4~D1输出端合并作为另一个模式选择控制信号Ctrl2[3:0]。

本发明与现有技术相比具有的有益效果：

1. 低功耗：在***复位控制信号有效时，模式控制单元复位，高速随机振荡电路停止振荡，从而有效降低了***的动态功耗。

2. 良好的随机性和鲁棒性：高速随机振荡电路引入了复杂的反馈逻辑，相较于传统的奇数个反相器级联的环形振荡电路，因电路噪声等因素引起的亚稳态和混乱现象将更为显著，其输出数据随机性更好，且耦合效应显著降低；此外，模式控制单元引入了变化的反馈逻辑，振荡电路结构随之变化，***复杂度大大增强，振荡信号发生器的输出具有更高的不确定性和鲁棒性。

3. 良好的实用性：本发明采用标准数字电路单元实现，结构紧凑，资源消耗小，适合于在数字集成电路中集成；设计通用性强，有FPGA、ASIC等多种实现形式。

附图说明

图1是数字真随机振荡信号发生器的结构框图；

图2是高速随机振荡电路的电路原理图；

图3是模式控制单元的电路原理图；

图4是自由振荡的Fibonacci振荡器一般形式原理图。

具体实施方式

下面结合附图详细说明本发明。

如图1所示，数字真随机振荡信号发生器包括高速随机振荡电路和模式控制单元：模式控制单元与高速随机振荡电路相连。在***复位控制信号有效时，模式控制单元复位，高速随机振荡电路停止振荡；当***复位控制信号无效时，高速随机振荡电路在模式控制单元的控制下，输出高速随机振荡信号。

如图2所示，所述的高速随机振荡电路为一个多模式Fibonacci振荡器OSC，所述的OSC包括1个与非门N1，2个选择器M1~M2，4个异或门X1~X4，34个反相器I1~I34，与非门N1的两个输入端分别与***复位控制信号Reset和异或门X1的输出端相连，反相器I1的输入端与与非门N1的输出端相连，反相器I1与反相器I2~I34依次相连，异或门X4的两个输入端分别与反相器I33、反相器I34的输出端相连，异或门X3的两个输入端分别与异或门X4、选择器M2的输出端相连，异或门X2的两个输入端分别与异或门X3、选择器M1的输出端相连，异或门X1的两个输入端分别与异或门X2、与非门N1的输出端相连，选择器M1的16个输入端分别与反相器I1~I31（序号为奇数）的输出端相连，选择器M2的16的输入端分别与反相器I2~I32（序号为偶数）的输出端相连；反相器I34的输出为高速随机振荡电路的输出信号Output。

当***复位控制信号有效即Reset=0时，与非门N1输出端固定为高电平，OSC停止振荡；当***复位控制信号无效即Reset=1时，N1相当于反相器，选择器M1为异或门X2选择一条反馈路径，此路径与I1~I31中序号为奇数的一个反相器相连，选择器M2为异或门X3选择一条反馈路径，此路径与I2~I32中序号为偶数的一个反相器相连，多模式Fibonacci振荡器OSC自由振荡（自由振荡的Fibonacci振荡器一般形式原理图如图4所示）。由此，高速随机振荡电路中多模式Fibonacci振荡器OSC在模式控制单元输出的控制信号作用下自由振荡，产生随机信号输出。

如图3所示，模式控制单元包括与门A1、异或门X5和6个带复位的D型边沿触器D1~D6，触发器D6的输出端与触发器D5~D1依次相连，触发器D6的输入端D与异或门X5的输出端相连，触发器D1~D6的时钟输入端cp分别与***输入时钟Clock相连，触发器D1~D6的复位端CLR分别与***复位控制信号Reset相连，与门A1的五个输入端分别与触发器D2~D6的反相输出端

相连，异或门X5的三个输入端分别与触发器D1、触发器D6和与门A1的输出端相连，触发器D6~D3输出的全状态伪随机序列合并作为模式控制单元的一个输出模式选择控制信号Ctrl1[3:0]，D4~D1输出端合并作为另一个模式选择控制信号Ctrl2[3:0]。

当***复位控制信号有效即Reset=0时，触发器D1~D6复位，此时状态序列为000000；当***复位控制信号无效即Reset=1时，D1~D6构成的移位寄存器序列在A1、X5所构成的非线性反馈逻辑函数作用下，进行状态转换，反馈逻辑函数可表示为

，

因此000000的下一状态序列为100000，100000的下一状态序列为110000，依次类推。在时钟控制下，每个时钟周期发生一次状态转换，其状态转换图包含了所有可能状态序列，移位寄存器D1~D6输出长度为的全状态伪随机序列。输出模式控制信号Ctrl1[3:0]取自D6~D2的输出端，Ctrl2[3:0]取自D4~D1的输出端，对高速随机振荡电路中的多模式Fibonacci振荡器OSC实现模式控制，因Ctrl1[3:0]和Ctrl2[3:0]本身具备伪随机特性，从而进一步提高了随机振荡信号Output的随机性。

如图4为所示，自由振荡的Fibonacci振荡器一般形式包括了r个首尾级联的反相器。反相器从左到右依次编号，反馈回路由若干个异或门构成，反馈系数

表示对应编号的反相器和异或门的相连情况，当开关闭合时，，此处反相器的输出与对应异或门输入相连；当开关打开时，

，此处异或门不存在。由此可以构成多项式

，其中

，称为Fibonacci振荡电路的反馈多项式。可由任意一级反相器引出此振荡电路的输出。当特征多项式当且仅当满足式（1）条件时，Fibonacci振荡器没有稳定点，即可以产生自激振荡。

              (1)

其中

可以被

整除，且

不能被

整除。反相器级数

。满足条件(1)的Fibonacci振荡器的振荡周期由多项式

决定，当

是本原多项式时，存在一个长度为的长周期。

上述实施例中，当Reset=1，多模式Fibonacci振荡器OSC正常启动工作，自由振荡，对应于r=35，

，其中

、分别为一个奇数和一个偶数，因此

，Fibonacci振荡器可自由振荡，没有稳定点。

上述实施例用来解释说明本发明，而不是对本发明进行限制，在本发明的精神和权利要求的保护范围内，对本发明作出的任何修改和改变，都落入本发明的保护范围。

Claims (3)

1.一种数字真随机振荡信号发生器，其特征在于，包括高速随机振荡电路和模式控制单元：模式控制单元与高速随机振荡电路相连。

2.根据权利要求1所述的数字真随机振荡信号发生器，其特征在于，所述的高速随机振荡电路为一个多模式Fibonacci振荡器OSC，所述的OSC包括1个与非门N1、2个选择器M1~M2、4个异或门X1~X4和34个反相器I1~I34等；与非门N1的两个输入端分别与***复位控制信号Reset和异或门X1的输出端相连，反相器I1的输入端与与非门N1的输出端相连，反相器I1与反相器I2~I34依次相连，异或门X4的两个输入端分别与反相器I33、反相器I34的输出端相连，异或门X3的两个输入端分别与异或门X4、选择器M2的输出端相连，异或门X2的两个输入端分别与异或门X3、选择器M1的输出端相连，异或门X1的两个输入端分别与异或门X2、与非门N1的输出端相连，选择器M1的16个输入端分别与反相器I1~I31（序号为奇数）的输出端相连，选择器M2的16的输入端分别与反相器I2~I32（序号为偶数）的输出端相连，反相器I34的输出为高速随机振荡电路的输出信号Output。

3.根据权利要求1所述的数字真随机振荡信号发生器，其特征在于，所述的模式控制单元包括与门A1、异或门X5和6个带复位的D型边沿触器D1~D6等，触发器D6的输出端与触发器D5~D1依次相连，触发器D6的输入端D与异或门X5的输出端相连，触发器D1~D6的时钟输入端cp分别与***输入时钟Clock相连，触发器D1~D6的复位端CLR分别与***复位控制信号Reset相连，与门A1的五个输入端分别与触发器D2~D6的反相输出端                                                

相连，异或门X5的三个输入端分别与触发器D1、触发器D6和与门A1的输出端相连，触发器D6~D3输出的全状态伪随机序列合并作为模式控制单元的一个输出模式选择控制信号Ctrl1[3:0]，D4~D1输出端合并作为另一个模式选择控制信号Ctrl2[3:0]。

Images