CN103901936A - 基于native晶体管的高电源抑制带隙基准源 - Google Patents

Abstract

基于native晶体管的高电源抑制带隙基准源，属于电源领域，本发明为解决传统带隙基准源的电源抑制问题比较严重；最低工作电压比较高，无法有效降低的问题。本发明包括误差放大器A、native NMOS晶体管M_NA1、PNP型三极管Q1、PNP型三极管Q2、电阻R1、电阻R2和电阻R3；M_NA1漏极连接电源VDD，M_NA1栅极连接A输出端；M_NA1源极同时连接电阻R2一端、电阻R3一端和带隙基准源的输出端VREF；电阻R2另一端同时连接A同相输入端和Q1发射极，Q1基极和集电极同时连接GND；电阻R3另一端同时连接A反相输入端和电阻R1一端，电阻R1另一端连接Q2发射极；Q2基极和集电极连接GND。

Description

基于native晶体管的高电源抑制带隙基准源

技术领域

本发明涉及一种具有高频电源抑制的带隙基准源，该基准源用native NMOS晶体管来提高其电源抑制。

背景技术

带隙基准源(BGR)广泛应用于模拟、数字和混合信号集成电路中，提供高精度、低温度系数的参考电压源，性能指标主要包括温度系数、电源调整率、电源抑制和最低电源电压等。其中电源抑制反映了基准源对电源干扰噪声的抑制能力，已经成为了评价带隙基准源性能好坏的重要标准。

图1和图2给出了两种常用的传统带隙基准源(BGR)电路结构。图1中，运算放大器A和NMOS晶体管M1形成了一个两级放大器，可以确保节点VP和VN的电压相等。因此，双极晶体管Q1和Q2的发射极-基极电压差△V_EB可以表示为：

${\mathrm{\ΔV}}_{\mathrm{EB}}=V_T*\ln \left(n\right)---\left(1\right)$

△V_EB为双极晶体管Q1和Q2的发射极-基极电压差，其中：晶体管的热电压

晶体管的热电压V_T与温度的绝对值T成正比；n是双极晶体管Q2和Q1发射极的面积比；玻尔兹曼常数K＝1.38×10^-23J/K；电子电量q＝1.6×10^-19C。发射极-基极电压差△V_EB加在电阻R1的两端，因此流过电阻R1的电流就是与绝对温度T成正比的电流，可以表示为

$I_{\mathrm{PTAT}}=\frac{V_T*\ln \left(n\right)}{R1}---\left(2\right)$

与绝对温度成正比的电流I_PTAT流过电阻R2或者R3(这里R2＝R3)，并与双极晶体管的发射极-基极电压差△V_EB相叠加，则输出的基准电压VREF可以表示为：

$\mathrm{VREF}=V_{\mathrm{EB}\_Q1}+\frac{R2*V_T\ln \left(n\right)}{R1}---\left(3\right)$

其中，V_{EB_Q1}是双极晶体管Q1的发射极-基极电压，V_{EB_Q1}在一阶上，是随着温度升高而降低的。合理设计(3)中的各项比例，就可以设计出一个在一阶上不随温度变化的基准电压源，其输出值等于半导体的带隙电压(1.2V左右)，因此也叫做带隙基准源。图2与图1电路原理基本相同，其输出电压是双极晶体管Q3的发射级-基极电压V_{EB_Q3}与电阻R4两端的PTAT电压相互叠加的结果。在图1和图2中给出的两种带隙基准源电路结构中，其可以正常工作的最低电源电压可以表示为

VDD_min＝V_GS+VREF＝V_THN+V_OV+VREF  (4)

其中：V_THN＝V_TH0+ηV_BS是图1和图2中的NMOS晶体管M1或者M2的阈值电压，其值一般为几百mV，V_GS是晶体管的栅-源电压；V_TH0是晶体管的体效应系数；V_BS是晶体管的衬底与源极电压差，η是晶体管的衬偏系数，这也成为了限制传统带隙基准源最低工作电压降低的关键因素。而且，NMOS晶体管的沟道长度也会影响其导通电阻，成为限制带隙基准源电源抑制的重要因素。综上，传统带隙基准源的电源抑制问题比较严重；且最低工作电压比较高，无法有效降低。

发明内容

本发明目的是为了解决传统带隙基准源的电源抑制问题比较严重；且最低工作电压比较高，无法有效降低的问题，提供了一种基于native晶体管的高电源抑制带隙基准源。

本发明所述基于native晶体管的高电源抑制带隙基准源共三个技术方案。

第一个方案：基于native晶体管的高电源抑制带隙基准源包括误差放大器A、nativeNMOS晶体管M_NA1、PNP型三极管Q1、PNP型三极管Q2、电阻R1、电阻R2和电阻R3；

Native NMOS晶体管M_NA1的漏极连接电源VDD，Native NMOS晶体管M_NA1的栅极连接误差放大器A的输出端VO；

Native NMOS晶体管M_NA1的源极同时连接电阻R2的一端、电阻R3的一端和带隙基准源的输出端VREF；

电阻R2的另一端同时连接误差放大器A的同相输入端和PNP型三极管Q1的发射极，PNP型三极管Q1的基极和集电极同时连接GND；

电阻R3的另一端同时连接误差放大器A的反相输入端和电阻R1的一端，电阻R1的另一端连接PNP型三极管Q2的发射极；PNP型三极管Q2的基极和集电极连接GND。

第二个方案：基于native晶体管的高电源抑制带隙基准源包括误差放大器A、nativeNMOS晶体管M_NA1、native NMOS晶体管M_NA2、PNP型三极管Q1、PNP型三极管Q2、PNP型三极管Q3、电阻R1、电阻R2、电阻R3和电阻R4；

Native NMOS晶体管M_NA1的漏极和Native NMOS晶体管M_NA2的漏极同时连接电源VDD；Native NMOS晶体管M_NA1的栅极和Native NMOS晶体管M_NA2的栅极连接在一起，并连接误差放大器A的输出端VO；

Native NMOS晶体管M_NA1的源极同时连接电阻R2的一端和电阻R3的一端；

电阻R2的另一端同时连接误差放大器A的同相输入端和PNP型三极管Q1的发射极，PNP型三极管Q1的基极和集电极同时连接GND；

电阻R3的另一端同时连接误差放大器A的反相输入端和电阻R1的一端，电阻R1的另一端连接PNP型三极管Q2的发射极；PNP型三极管Q2的基极和集电极连接GND；

Native NMOS晶体管M_NA2的源极同时连接电阻R4的一端和带隙基准源的输出端VREF；

电阻R4的另一端连接PNP型三极管Q3的发射极，PNP型三极管Q3的基极和集电极同时连接GND。

第三个方案：基于native晶体管的高电源抑制带隙基准源包括误差放大器A、nativeNMOS晶体管M_NA1、native NMOS晶体管M_NA2、native NMOS晶体管M_NA3、native NMOS晶体管M_NA4、PNP型三极管Q1、PNP型三极管Q2、PNP型三极管Q3、电阻R1、电阻R2、电阻R3和电阻R4；

native NMOS晶体管M_NA3的漏极和native NMOS晶体管M_NA4的漏极同时连接电源VDD；native NMOS晶体管M_NA3的栅极和native NMOS晶体管M_NA4的栅极连接在一起，并连接偏置电压输入端VB；

native NMOS晶体管M_NA3的源极连接Native NMOS晶体管M_NA1的漏极；nativeNMOS晶体管M_NA4的源极连接Native NMOS晶体管M_NA2的漏极；

Native NMOS晶体管M_NA1的栅极和Native NMOS晶体管M_NA2的栅极连接在一起，并连接误差放大器A的输出端VO；

Native NMOS晶体管M_NA1的源极同时连接电阻R2的一端和电阻R3的一端；

电阻R2的另一端同时连接误差放大器A的同相输入端和PNP型三极管Q1的发射极，PNP型三极管Q1的基极和集电极同时连接GND；

电阻R3的另一端同时连接误差放大器A的反相输入端和电阻R1的一端，电阻R1的另一端连接PNP型三极管Q2的发射极；PNP型三极管Q2的基极和集电极连接GND；

Native NMOS晶体管M_NA2的源极同时连接电阻R4的一端和带隙基准源的输出端VREF；

电阻R4的另一端连接PNP型三极管Q3的发射极，PNP型三极管Q3的基极和集电极同时连接GND。

本发明的优点：本发明中提出的基于native NMOS晶体管的带隙基准源对电源抑制的改善已经通过了仿真结果验证。图6给出了本发明实施方式三中提出的基于nativeNMOS晶体管的带隙基准源与传统带隙基准源的电源抑制比较结果，其中传统带隙基准源在低频下的电源抑制为-50.7dB，频率超过20KHz后，电源抑制开始下降，在100KHz频率处的电源抑制为-40.5dB，当频率达到10MHz，电源抑制只有-6dB。本发明中提出的基于native NMOS晶体管的带隙基准源的低频电源抑制为-100dB，当频率超过1KHz，电源抑制开始下降，其在100KHz和10MHz频率点的电源抑制分别为-65dB和-40dB。比较结果表明，在1-10MHz频率范围内，本发明提出的基于native NMOS晶体管的带隙基准源电源抑制明显好于传统带隙基准源，其最差性能改善也有20dB。

附图说明

图1是传统带隙基准源的电路图；图中双极晶体管Q1发射极面积为一个标准面积，双极晶体管Q2发射极面积是标准面积的n倍；图中，VP和VN为节点；

图2是传统带隙基准源的电路图；

图3是实施方式一所述基于native晶体管的高电源抑制带隙基准源的电路图；

图4是实施方式二所述基于native晶体管的高电源抑制带隙基准源的电路图；

图5是实施方式三所述基于native晶体管的高电源抑制带隙基准源的电路图；

图6是传统带隙基准源与实施方式三所述基于native NMOS晶体管的带隙基准源电源抑制比较曲线图；图中曲线1为传统带隙基准源的电源抑制曲线，曲线2是本发明所述基于native NMOS晶体管的带隙基准源电源抑制曲线；

图7是传统NMOS晶体管的符号；

图8是传统NMOS晶体管的剖面图；

图9是传统NMOS晶体管的I-V特性曲线图；

图10是native NMOS晶体管符号；

图11是native NMOS晶体管的剖面图；

图12是native NMOS晶体管的I-V特性曲线图。

具体实施方式

具体实施方式一：下面结合图3说明本实施方式，本实施方式所述基于native晶体管的高电源抑制带隙基准源，它包括误差放大器A、native NMOS晶体管M_NA1、PNP型三极管Q1、PNP型三极管Q2、电阻R1、电阻R2和电阻R3；

Native NMOS晶体管M_NA1的漏极连接电源VDD，Native NMOS晶体管M_NA1的栅极连接误差放大器A的输出端VO；

Native NMOS晶体管M_NA1的源极同时连接电阻R2的一端、电阻R3的一端和带隙基准源的输出端VREF；

电阻R2的另一端同时连接误差放大器A的同相输入端和PNP型三极管Q1的发射极，PNP型三极管Q1的基极和集电极同时连接GND；

电阻R3的另一端同时连接误差放大器A的反相输入端和电阻R1的一端，电阻R1的另一端连接PNP型三极管Q2的发射极；PNP型三极管Q2的基极和集电极连接GND。

具体实施方式二：下面结合图4说明本实施方式，本实施方式所述基于native晶体管的高电源抑制带隙基准源，它包括误差放大器A、native NMOS晶体管M_NA1、native NMOS晶体管M_NA2、PNP型三极管Q1、PNP型三极管Q2、PNP型三极管Q3、电阻R1、电阻R2、电阻R3和电阻R4；

Native NMOS晶体管M_NA1的漏极和Native NMOS晶体管M_NA2的漏极同时连接电源VDD；Native NMOS晶体管M_NA1的栅极和Native NMOS晶体管M_NA2的栅极连接在一起，并连接误差放大器A的输出端VO；

Native NMOS晶体管M_NA1的源极同时连接电阻R2的一端和电阻R3的一端；

电阻R2的另一端同时连接误差放大器A的同相输入端和PNP型三极管Q1的发射极，PNP型三极管Q1的基极和集电极同时连接GND；

电阻R3的另一端同时连接误差放大器A的反相输入端和电阻R1的一端，电阻R1的另一端连接PNP型三极管Q2的发射极；PNP型三极管Q2的基极和集电极连接GND；

Native NMOS晶体管M_NA2的源极同时连接电阻R4的一端和带隙基准源的输出端VREF；

电阻R4的另一端连接PNP型三极管Q3的发射极，PNP型三极管Q3的基极和集电极同时连接GND。

具体实施方式三：下面结合图5说明本实施方式，本实施方式所述基于native晶体管的高电源抑制带隙基准源，它包括误差放大器A、native NMOS晶体管M_NA1、native NMOS晶体管M_NA2、native NMOS晶体管M_NA3、native NMOS晶体管M_NA4、PNP型三极管Q1、PNP型三极管Q2、PNP型三极管Q3、电阻R1、电阻R2、电阻R3和电阻R4；

native NMOS晶体管M_NA3的漏极和native NMOS晶体管M_NA4的漏极同时连接电源VDD；native NMOS晶体管M_NA3的栅极和native NMOS晶体管M_NA4的栅极连接在一起，并连接偏置电压输入端VB；

native NMOS晶体管M_NA3的源极连接Native NMOS晶体管M_NA1的漏极；nativeNMOS晶体管M_NA4的源极连接Native NMOS晶体管M_NA2的漏极；

Native NMOS晶体管M_NA1的栅极和Native NMOS晶体管M_NA2的栅极连接在一起，并连接误差放大器A的输出端VO；

Native NMOS晶体管M_NA1的源极同时连接电阻R2的一端和电阻R3的一端；

电阻R2的另一端同时连接误差放大器A的同相输入端和PNP型三极管Q1的发射极，PNP型三极管Q1的基极和集电极同时连接GND；

电阻R3的另一端同时连接误差放大器A的反相输入端和电阻R1的一端，电阻R1的另一端连接PNP型三极管Q2的发射极；PNP型三极管Q2的基极和集电极连接GND；

Native NMOS晶体管M_NA2的源极同时连接电阻R4的一端和带隙基准源的输出端VREF；

电阻R4的另一端连接PNP型三极管Q3的发射极，PNP型三极管Q3的基极和集电极同时连接GND。

具体实施方式四：下面结合图3至图8说明工作原理。本发明中提出高电源抑制带隙基准源是基于native NMOS晶体管设计实现的，因此native NMOS晶体管是该发明实现方式的关键。图7～图12中给出了传统NMOS晶体管与本实施方式中用到的native NMOS晶体管电路符号、剖面图和I-V特性曲线。从图8传统NMOS晶体管剖面图可以看出，该晶体管制作在掺有P型杂质的衬底上，注入重掺杂的N型杂质形成了晶体管的源、漏区(N+)，利用多晶硅形成栅极。传统NMOS晶体管在加工过程中，会在源极和漏极之间的N+区域注入浓度比较低的P型杂质，这可以将该区域内的负电荷吸收。因此传统NMOS晶体在栅源电压V_GS＝0时，其源极和漏极之间并不会形成导电沟道。当晶体管的栅极加上正电压时，负电荷会在晶体管的源极和漏极之间聚集，直到栅源电压超过一定的门限电压之后，会在源极和漏极之间形成导电沟道，晶体管内会有电流流过。这个晶体管沟道形成所需要的门限电压就叫做晶体管开启的阈值电压，其值一般为几百毫伏(具体值根据工艺不同而变化)。而native NMOS晶体管在加工过程中，其源极和漏极之间不会注入调节阈值电压的轻掺杂P型杂质，因此对于native NMOS晶体管来说，当栅源电压为0时，其源极和漏极之间已经存在了导电沟道，此时只要源极和漏极存在电压差，就会有电流流过该晶体管。从图7～图12中可以看出，传统NMOS晶体管和native NMOS晶体管的I-V特性曲线形状相似，区别主要在于传统NMOS晶体管的阈值电压为几百毫伏，而native NMOS晶体管的阈值电压则近似为0。

因此，引入native NMOS晶体管后，图3中带隙基准源的最低工作电源电压仍然利用式(4)进行计算，但是由于native NMOS晶体管的阈值电压近似为0，因此引用nativeNMOS晶体管后，本发明所述基于native NMOS晶体管的带隙基准源电路第一个方案(图3)和第二个方案(图4)的最低电源电压为

VDD_min＝V_GS+VREF＝V_OV+VREF  (5)

而图5中应用native NMOS晶体管的带隙基准源第三个方案中，用到了共源共栅晶体管，其最低工作电源电压为

VDD_min＝2V_GS+VREF＝2V_OV+VREF  (6)

从式(5)和(6)可以看出，应用了native晶体管后，该带隙基准源的最低工作电源电压显著降低。

本发明中提出的基于native NMOS晶体管的带隙基准源对电源噪声的抑制能力可以根据小信号分析得到。在图3本发明提出的基于native NMOS晶体管的带隙基准源电路中，对native NMOS晶体管M_NA1进行小信号分析可以得到

$[g_{m\_\mathrm{NA}1}(V_{O\_\mathrm{PSR}}-V_{S\_\mathrm{PSR}})+\frac{\mathrm{vdd}-V_{S\_\mathrm{PSR}}}{r_{O\_\mathrm{NA}1}}]R_S=V_{S+\mathrm{PSR}}$

其中g_{m_NA1}是native NMOS晶体管M_NA1的跨导；V_{O_PSR}是误差放大器A输出端的电源抑制；V_{S_PSR}式M_NA1源极的电源抑制，也是带隙基准源输出端的电源抑制；vdd是电源上的小信号干扰，r_{O_NA1}是native NMOS晶体管M_NA1的等效输出电阻，

是晶体管M_NA1源端的等效电阻。根据实施方式一电路结构可以知道，native NMOS晶体管M_NA1源端电源抑制就等于基准源的电源抑制VREF_PSR，因此对式(7)进行整理可以得到基准源的电源抑制为：

$V_{S\_\mathrm{PSR}}={\mathrm{VREF}}_{\mathrm{PSR}}=\frac{\mathrm{vdd}*R_S}{r_{O\_\mathrm{NA}1}+R_S+g_{m\_\mathrm{NA}1}{R}_S{r}_{O\_\mathrm{NA}1}}+\frac{g_{m\_\mathrm{NA}1}{V}_{O\_\mathrm{PSR}}{R}_S{r}_{O\_\mathrm{NA}1}}{r_{O\_\mathrm{NA}1}+R_S+g_{m\_\mathrm{NA}1}{R}_S{r}_{O\_\mathrm{NA}1}}---\left(8\right)$

当小信号干扰的频率较低时，误差放大器A输出端V_{O_PSR}一般比较高，此时基准源的电源抑制可以表示为

${\mathrm{VREF}}_{\mathrm{PSR}}=\frac{1}{g_{m\_\mathrm{NA}1}{r}_{O\_\mathrm{NA}1}}---\left(9\right)$

即此时带隙基准源的电源抑制主要由native NMOS晶体管M_NA1的电压增益的倒数来确定。当频率逐渐升高，由于晶体管的寄生电容作用，误差放大器A的增益会随着带宽提高而显著下降，因此误差放大器A输出端的电源抑制V_{O_PSR}会随着频率升高而逐渐恶化，因此基准源的电源抑制近似表示为

VREF_PSR＝V_{O_PSR}  (10)

此时，带隙基准源的电源抑制主要由误差放大器A的输出端的电源抑制V_{O_PSR}来确定。

在图4给出的基于native NMOS晶体管的带隙基准源第二个技术方案中，其电源抑制的计算公式仍可以表示为

${\mathrm{VREF}}_{\mathrm{PSR}}=\frac{\mathrm{vdd}*R_S}{r_{O+\_\mathrm{NA}2}+R_S+g_{m\_\mathrm{NA}2}{R}_S{r}_{O\_\mathrm{NA}2}}+\frac{g_{m\_\mathrm{NA}2}{V}_{O\_\mathrm{PSR}}{R}_S{r}_{O\_\mathrm{NA}2}}{r_O+R_S+g_{m\_\mathrm{NA}2}{R}_S{r}_{O\_\mathrm{NA}2}}---\left(11\right)$

其中native NMOS晶体管M_NA2源极等效电阻

从式(8)和式(11)比较可以看出，该基于native NMOS晶体管的带隙基准源第二个技术方案的电源抑制主要由native NMOS晶体管M_NA2的器件参数和误差放大器A的输出端电源抑制来确定。

在本设计中，

约为-22dB左右，即该基于native NMOS晶体管的LDO稳压器在高频下，最差电源抑制也有-22dB，这与图5中给出的第三个技术方案基于nativeNMOS晶体管LDO稳压器电源抑制测试结果高频段完全吻合，证明了该电路对LDO稳压器高频电源抑制的改善。

图5给出的基于native NMOS晶体管的带隙基准源第三个技术方案中，native NMOS晶体管M_NA3和M_NA1形成了一组共源共栅结构，降低了电源噪声干扰对R2和R3公共端的影响。N_NA4和M_NA2形成了第二组共源共栅结构，降低了电源噪声干扰对带隙基准源输出的影响，提高了其电源抑制。图5中native NMOS晶体管M_NA4将进一步隔离电源干扰噪声对基准源输出电压的影响，其漏极连接外部电源，栅极由偏置电压VB来确定，源极连接native NMOS晶体管M_NA2的漏极。带隙基准源电源抑制的小信号分析需要分析nativeNMOS晶体管M_NA4的漏极、栅极和源极电源抑制关系。在这一分析的基础上，用nativeNMOS晶体管源M_NA4源极电源抑制代替式(11)中的电源干扰噪声vdd，就可以得到该结构的电源抑制。图6给出了本发明的基于native NMOS晶体管的带隙基准源第三个技术方案电路与传统带隙基准源的电源抑制比较。从图6中可以看出，在低频下本发明提出的基于native NMOS晶体管的带隙基准源电源抑制比传统结构好50dB左右，随着频率提高，本发明提出的基于native NMOS晶体管的带隙基准源电源抑制在中频和高频比传统带隙基准源分别高20dB和30dB。

Claims (3)

1.基于native晶体管的高电源抑制带隙基准源，其特征在于，它包括误差放大器A、native NMOS晶体管M_NA1、PNP型三极管Q1、PNP型三极管Q2、电阻R1、电阻R2和电阻R3；

Native NMOS晶体管M_NA1的漏极连接电源VDD，Native NMOS晶体管M_NA1的栅极连接误差放大器A的输出端VO；

Native NMOS晶体管M_NA1的源极同时连接电阻R2的一端、电阻R3的一端和带隙基准源的输出端VREF；

电阻R2的另一端同时连接误差放大器A的同相输入端和PNP型三极管Q1的发射极，PNP型三极管Q1的基极和集电极同时连接GND；

电阻R3的另一端同时连接误差放大器A的反相输入端和电阻R1的一端，电阻R1的另一端连接PNP型三极管Q2的发射极；PNP型三极管Q2的基极和集电极连接GND。

2.基于native晶体管的高电源抑制带隙基准源，其特征在于，它包括误差放大器A、native NMOS晶体管M_NA1、native NMOS晶体管M_NA2、PNP型三极管Q1、PNP型三极管Q2、PNP型三极管Q3、电阻R1、电阻R2、电阻R3和电阻R4；

Native NMOS晶体管M_NA1的漏极和Native NMOS晶体管M_NA2的漏极同时连接电源VDD；Native NMOS晶体管M_NA1的栅极和Native NMOS晶体管M_NA2的栅极连接在一起，并连接误差放大器A的输出端VO；

Native NMOS晶体管M_NA1的源极同时连接电阻R2的一端和电阻R3的一端；

电阻R2的另一端同时连接误差放大器A的同相输入端和PNP型三极管Q1的发射极，PNP型三极管Q1的基极和集电极同时连接GND；

电阻R3的另一端同时连接误差放大器A的反相输入端和电阻R1的一端，电阻R1的另一端连接PNP型三极管Q2的发射极；PNP型三极管Q2的基极和集电极连接GND；

Native NMOS晶体管M_NA2的源极同时连接电阻R4的一端和带隙基准源的输出端VREF；

电阻R4的另一端连接PNP型三极管Q3的发射极，PNP型三极管Q3的基极和集电极同时连接GND。

3.基于native晶体管的高电源抑制带隙基准源，其特征在于，它包括误差放大器A、native NMOS晶体管M_NA1、native NMOS晶体管M_NA2、native NMOS晶体管M_NA3、nativeNMOS晶体管M_NA4、PNP型三极管Q1、PNP型三极管Q2、PNP型三极管Q3、电阻R1、电阻R2、电阻R3和电阻R4；

native NMOS晶体管M_NA3的漏极和native NMOS晶体管M_NA4的漏极同时连接电源VDD；native NMOS晶体管M_NA3的栅极和native NMOS晶体管M_NA4的栅极连接在一起，并连接偏置电压输入端VB；

native NMOS晶体管M_NA3的源极连接Native NMOS晶体管M_NA1的漏极；native NMOS晶体管M_NA4的源极连接Native NMOS晶体管M_NA2的漏极；

Native NMOS晶体管M_NA1的栅极和Native NMOS晶体管M_NA2的栅极连接在一起，并连接误差放大器A的输出端VO；

Native NMOS晶体管M_NA1的源极同时连接电阻R2的一端和电阻R3的一端；

电阻R2的另一端同时连接误差放大器A的同相输入端和PNP型三极管Q1的发射极，PNP型三极管Q1的基极和集电极同时连接GND；

电阻R3的另一端同时连接误差放大器A的反相输入端和电阻R1的一端，电阻R1的另一端连接PNP型三极管Q2的发射极；PNP型三极管Q2的基极和集电极连接GND；

Native NMOS晶体管M_NA2的源极同时连接电阻R4的一端和带隙基准源的输出端VREF；

电阻R4的另一端连接PNP型三极管Q3的发射极，PNP型三极管Q3的基极和集电极同时连接GND。

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