CN103871958B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置的制造方法，该制造方法包括提供一基底，其具有交替排列的多个第一隔离结构及多个第二隔离结构；在基底的每一第二隔离结构上形成一绝缘突出部；在每一绝缘突出部的两相对侧壁上分别形成一导电间隙壁，以露出每一第一隔离结构；在露出的每一第一隔离结构上形成一绝缘层。通过本发明，由于掩膜图案层仅覆盖对应于第二隔离结构的氧化硅层，使绝缘层中开口深宽比降低，进而减少刻蚀工艺中发生开口底部缩口或刻蚀不完全造成桥接的问题发生，因此，降低了后续形成的接触插塞出现缺陷的可能性。

Description

半导体装置的制造方法
技术领域
本发明是有关于一种半导体技术，特别是有关于一种具有小尺寸接触插塞的半导体装置的制造方法。
背景技术
在纳米半导体工艺中，随着集成电路迈向高密度及体积小的演进，关键尺寸(Critical Dimension)的要求愈来愈小，而使相对的开口深宽比(High AspectRatio)要求愈来愈高，因此对于刻蚀工艺的技术挑战也就愈来愈大。然而，在小关键尺寸及高深宽比的开口刻蚀工艺中，由于时常因为内层介电(interlayerdielectric,ILD)层或金属层间介电(inter-metal dielectric,IMD)层中的开口底部缩口或是刻蚀不完全造成邻近开口底部的介电层发生桥接，使得后续形成的接触插塞出现接触不良或电性开路等缺陷，因而导致装置的电性及良率产生问题。
传统上，通常是通过调整刻蚀气体比例、刻蚀时间、工艺功率、或工艺压力等参数，以达到较好的刻蚀轮廓。然而，在小关键尺寸的刻蚀工艺中，虽然通过上述方式可以大致减少底部缩口的情况，但是仍然容易发生底部刻蚀不完全而导致桥接的问题。
因此，有必要寻求一种新颖的半导体装置的制造方法，其能够解决或改善上述的问题。
发明内容
本发明提供一种半导体装置的制造方法，以解决现有技术中存在的容易发生底部刻蚀不完全而导致桥接的问题。
本发明实施例提供一种半导体装置的制造方法，包括提供一基底，其具有交替排列的多个第一隔离结构及多个第二隔离结构。在基底的每一第二隔离结构上形成一绝缘突出部。在每一绝缘突出部的两相对侧壁上分别形成一导电间隙壁，以露出每一第一隔离结构。在露出的每一第一隔离结构上形成一绝缘层。
根据本发明实施例，由于掩膜图案层仅覆盖对应于第二隔离结构的氧化硅层，使绝缘层中开口深宽比降低，进而减少刻蚀工艺中发生开口底部缩口或刻蚀不完全造成桥接的问题发生，因此，降低了后续形成的接触插塞出现缺陷的可能性。
附图说明
图1A至图1J是对应于图3A至图3J沿着I-I’线的半导体装置的制造方法剖面示意图；
图2A至图2J是对应于图3A至图3J沿着II-II’线的半导体装置的制造方法剖面示意图；以及
图3A至图3J是本发明实施例的半导体装置的制造方法平面示意图。
附图标记
10~主动区； 100~基底；
110~第一沟槽； 120~第二沟槽；
130~第三沟槽； 110a~第一隔离结构；
120a~第二隔离结构； 130a~第三隔离结构；
210a、210b、210c~开口；
220、320、520~掩膜图案层；
300~栅极层；
330~栅极电极；
430~栅极间隙壁；
550~绝缘突出部；
600~第一导电层；
700~第二导电层；
730、740、750~导电间隙壁；
800~绝缘层。
具体实施方式
以下说明本发明实施例的半导体装置的制造方法。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。再者，在本发明实施例的图式及说明内容中是使用相同的标号来表示相同或相似的部件。
图3A至图3J是绘示出本发明实施例的半导体装置的制造方法平面示意图。再者，图1A至图1J及图2A至图2J，其是分别绘示出对应于图3A至图3J沿着I-I’线的半导体装置的制造方法剖面示意图以及对应于图3A至图3J沿着II-II’线的半导体装置的制造方法剖面示意图。
请参照图1A、图2A及图3A，提供一基底100。在基底100上形成掩膜图案层220，以定义出基底100的主动区10(action area，AA)，如图3A所示。在本实施例中，掩膜图案层220可由光刻胶所构成，且包括多个开口210a、210b及210c，以露出下方的基底100。
接着，对掩膜图案层220下方露出的基底100进行现有的刻蚀工艺，以通过开口210a及210b在基底100内形成交替排列的多个第一沟槽110及多个第二沟槽120，且通过开口210c在基底100内形成与第一沟槽110及第二沟槽120交错排列的多个第三沟槽130。在本实施例中，基底100可为硅或由其他现有的半导体基底材料所构成。
请参照图1B、图2B及图3B，在去除掩膜图案层220(绘示于图1A、图2A及图3A)后，进行现有的沉积工艺，例如化学气相沉积工艺(chemical vapordeposition，CVD)，在基底100上形成一绝缘层(未绘示)，例如氧化硅层，且填入第一沟槽110、第二沟槽120及第三沟槽130内。
接着，进行一平坦化工艺，例如化学机械研磨工艺(chemicalmechanicalpolishing，CMP)，去除基底100上方多余的氧化硅层，以在基底100内形成交替排列的多个第一隔离结构110a及多个第二隔离结构120a以及与其交错排列的第三隔离结构130a。在本实施例中，隔离结构为浅沟槽隔离结构(shallowtrench isolation，STI)。
接着，进行现有的沉积工艺，例如CVD或物理气相沉积工艺(physicalvapordepositon，PVD)，在基底100上全面性形成一栅极层300。在本实施例中，栅极层300可为一单层或多层结构，例如由金属、掺杂的多晶硅、氮化硅、氧化物、其他现有的栅极材料或其组合所构成。
请参照图1C、图2C及图3C，在栅极层300上形成掩膜图案层320，且露出部分的栅极层300，用以定义出多个栅极电极，如图3C所示。接着，对掩膜图案层320下方露出的栅极层300进行现有的刻蚀工艺，以形成由栅极层所构成的多个栅极电极330，如图2C所示。
请参照图1D、图2D及图3D，在去除掩膜图案层320(绘示于图2C及图3C)后，进行现有的沉积工艺，例如CVD，在基底100上形成一绝缘层(未绘示)，例如氮化硅层，且覆盖栅极电极330。接着，对氮化硅层进行一图案化工艺，以在每一栅极电极330的两相对侧壁上分别形成由氮化硅层所构成的栅极间隙壁430，如图2D所示。
请参照图1E、图2E及图3E，进行现有的沉积工艺，例如CVD，在基底100及栅极间隙壁430上全面性形成一绝缘层(未绘示)，例如氧化硅层。接着，在绝缘层上形成掩膜图案层520，例如光刻胶，以覆盖对应于每一第二隔离结构120a的氧化硅层。接着，对掩膜图案层520下方未被覆盖的的氧化硅层进行现有的刻蚀工艺，以露出基底100的每一第一隔离结构110a及在基底100的每一第二隔离结构120a上形成一绝缘突出部550，如图1E所示。在本实施例中，绝缘突出部550的材料可相同于第一隔离结构110a及第二隔离结构120a的材料，例如氧化硅。在其他实施例中，绝缘突出部550的材料也可不相同于第一隔离结构110a及第二隔离结构120a的材料。
请参照图1F、图2F及图3F，在去除掩膜图案层520(绘示于图1E及图3E)后，进行现有的沉积工艺，例如CVD或PVD，在基底100及绝缘突出部550上形成一第一导电层600。在本实施例中，第一导电层600可由多晶硅所构成。接着，进行一平坦化工艺，例如CMP，去除绝缘突出部550上方多余的第一导电层600，如图1F所示。
请参照图1G、图2G及图3G，对第一导电层600进行回刻蚀工艺，使剩余的第一导电层600的上表面低于绝缘突出部550的上表面。接着，进行现有的沉积工艺，例如CVD或PVD，在剩余的第一导电层600及绝缘突出部550上顺应性地形成一第二导电层700，如图1G所示。在本实施例中，第二导电层700可由钛或氮化钛所构成。
请参照图1H、图2H及图3H至图1I、图2I及图3I，其绘示出在每一绝缘突出部550的两相对侧壁上分别形成导电间隙壁750，以露出每一第一隔离结构110a。举例来说，如图1H、图2H及图3H所示，对第二导电层700进行非等向性刻蚀工艺，例如反应离子刻蚀(reactiveion etching，RIE)工艺，以在每一绝缘突出部550的两相对侧壁上分别形成由第二导电层700所构成的一上部导电间隙壁730，并露出剩余的第一导电层600，如图1H所示。在本实施例中，上部导电间隙壁730可作为后续形成的导电层(未绘示)的粘着层。
接着，如图1I、图2I及图3I所示，对露出的第一导电层600进行现有的刻蚀工艺，以去除对应于每一第一隔离结构110a的第一导电层600，而在每一上部导电间隙壁730下方对应形成由第一导电层600所构成的一下部导电间隙壁740。每一上部导电间隙壁730及下部导电间隙壁740的组合可视为在每一绝缘突出部550两相对侧壁上的导电间隙壁750，如图1I所示。在本实施例中，由于第一导电层600(例如，多晶硅)与第二导电层700(例如，钛或氮化钛)之间具有高刻蚀选择比，因此上部导电间隙壁730可作为刻蚀工艺的硬式掩膜层。在本实施例中，导电间隙壁750可作为半导体装置的接触插塞。
请参照图1J、图2J及图3J，进行现有的沉积工艺，例如CVD，在上部导电间隙壁730及绝缘突出部550上形成绝缘层800，且填入导电间隙壁750之间露出的第一隔离结构110a上。接着，进行一平坦化工艺，例如CMP，以去除上部导电间隙壁730及绝缘突出部550上方多余的绝缘层800，如图1J所示。在本实施例中，绝缘层800的材料相同于绝缘突出部550的材料，例如由氧化硅所构成。在其他实施例中，绝缘层800的材料可不同于绝缘突出部550的材料。
根据本发明实施例，由于掩膜图案层仅覆盖对应于第二隔离结构的氧化硅层，使绝缘层(即，ILD层)中开口深宽比降低，进而减少刻蚀工艺中发生开口底部缩口或刻蚀不完全造成桥接的问题。因此，降低了后续形成的接触插塞出现缺陷的可能性。再者，由于通过非等向性刻蚀工艺而在每一绝缘突出部的两相对侧壁上形成作为自对准掩膜层的导电间隙壁，以刻蚀露出的第一导电层，可取代传统的微影工艺，因此，无需昂贵的工艺设备便可形成具有小尺寸的接触插塞(即，导电间隙壁)，进而提高价格竞争优势以及降低化学药剂的污染。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求书所界定的范围为准。

Claims (12)

1.一种半导体装置的制造方法，其特征在于，所述半导体装置的制造方法包括：
提供一基底，所述基底具有交替排列的多个第一隔离结构及多个第二隔离结构；
在所述基底的每一所述多个第二隔离结构上形成一绝缘突出部，包括：
在所述基底上形成一氧化硅层；
在所述氧化层上形成一掩膜图案层，以覆盖对应于每一所述多个第二隔离结构的所述氧化硅层；以及
对所述掩膜图案层下方的所述氧化硅层进行一刻蚀工艺，以露出所述多个第一隔离结构及形成所述绝缘突出部；
在每一所述绝缘突出部的两相对侧壁上分别形成一导电间隙壁，以露出每一所述多个第一隔离结构；以及
在露出的每一所述多个第一隔离结构上形成一绝缘层。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述掩膜图案层由光刻胶所构成。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，每一所述导电间隙壁包括一上部导电间隙壁及一下部导电间隙壁。
4.根据权利要求3所述的半导体装置的制造方法，其特征在于，所述上部导电间隙壁由钛或氮化钛所构成。
5.根据权利要求3所述的半导体装置的制造方法，其特征在于，所述下部导电间隙壁由多晶硅所构成。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于，在每一所述绝缘突出部的所述两相对侧壁上分别形成所述导电间隙壁的步骤，包括：
在所述基底及所述绝缘突出部上形成一第一导电层；
去除所述绝缘突出部上方的所述第一导电层；
对所述第一导电层进行一第一刻蚀工艺，使剩余的所述第一导电层的上表面低于所述绝缘突出部的上表面；
在每一所述绝缘突出部的所述两相对侧壁上分别形成一上部导电间隙壁，并露出剩余的所述第一导电层；以及
对露出的所述第一导电层进行一第二刻蚀工艺，以在所述上部导电间隙壁下方对应形成一下部导电间隙壁。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，所述上部导电间隙壁由钛或氮化钛所构成。
8.根据权利要求6所述的半导体装置的制造方法，其特征在于，所述下部导电间隙壁由多晶硅所构成。
9.根据权利要求6所述的半导体装置的制造方法，其特征在于，在每一所述绝缘突出部的所述两相对侧壁上分别形成所述上部导电间隙壁的步骤，包括：
在剩余的所述第一导电层及所述绝缘突出部上顺应性地形成一第二导电层；以及
对所述第二导电层进行一非等向性刻蚀工艺，以在每一所述绝缘突出部的所述两相对侧壁上分别形成所述上部导电间隙壁。
10.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述绝缘层由氧化硅所构成。
11.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述多个第一及第二隔离结构的材料相同于所述绝缘突出部的材料。
12.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述绝缘层的材料相同于所述绝缘突出部的材料。
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