CN103824884A - 一种超级结mosfet、该超级结mosfet的形成方法 - Google Patents
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Abstract
本发明提出了一种具有均衡结构的超级结MOSFET，其包括形成在衬底上的元胞区和包围所述元胞区的终端区，所述元胞区内和终端区内分别形成有间距相等的直条型沟槽，所述沟槽内形成有第一导电类型的第一外延层，所述沟槽之间为第二导电类型的第二外延层，所述终端区的沟槽沿从外向里的方向的排布方式一致。本发明的超级结MOSFET沿从终端区向元胞区的方向上，终端区各边的沟槽排布方式一致，即终端区各边的沟槽都沿从外向里的方向垂直排布，或终端区各边的沟槽都沿从外向里的方向平行排布。终端区各边的沟槽排布方式一致，使该超级结MOSFET的高压大电流的泄放在各边是平均的，泄流通道更大，泄流能力就更强。
Description
技术领域
本发明属于基本电气元件领域，涉及半导体器件的制备，特别涉及一种超级结MOSFET、该超级结MOSFET的结构及其形成方法。
背景技术
目前，高压功率MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物场效应晶体管)被广泛应用于大功率电路中。在开态情况下，它应具有较低的导通电阻；在关态情况下，它应具有较高的击穿电压。对于传统的功率VDMOSFET，一般通过增加外延厚度和降低外延掺杂浓度的方式来提高击穿电压。但是随着击穿电压的提高，外延层电阻迅速增大。研究表明，对于理想N沟功率MOSFET，导通电阻与击穿电压之间存在Ron∝VB2.5的关系。导通电阻与击穿电压之间的矛盾，即既要有高的击穿电压又要有低的导通电阻，成为制造高性能功率器件的障碍。
为了克服传统功率MOSFET导通电阻与击穿电压之间的矛盾，出现了一种新的理想器件结构，称为超级结MOSFET器件，在这种超级结的结构中，由于包含n型掺杂的n型柱和包含p型掺杂的p型柱中的电荷相互平衡，使电场分布与传统功率MOSFET不同，漂移区的临界场强几乎为恒定值，因此，击穿电压仅仅取决于外延层的厚度，而与掺杂浓度无关，外延层厚度越大，器件的击穿电压越大。另外，超级结MOSFET器件中漂移区的浓度也可以做得较高，这保证了较低的导通电阻。
超级结基于电荷补偿原理，是多子导电的器件，消除了IGBT关断时的拖尾延迟，把功率MOSFET的低开关损耗和IGBT的低导通损耗结合在一起，实现了器件导通电阻与击穿电压之间的最佳化设计，利用超级结的MOSFET能提供高电压及大电流。有研究表明，超级结MOSFET的导通电阻与击穿电压的关系为Ron∝VB 1.32，这是对传统导通电阻与击穿电压之间关系的一个突破。
超级结MOSFET要求P型柱与N型柱比例均衡，使P型柱与N型柱在承受反压时彼此相互耗尽。由于挖深槽工艺条件的制约，深槽的版图图形的长宽比要求大于10，使得绘制条形版图存在一定的限制。在图1中，拐角处深槽圆弧与深槽直条相汇附近的P型柱与N型柱难以平衡，会成为耐压的薄弱点。在图2中，P型柱与N型柱是处处平衡的，但其上边与左边的终端区域由外向元胞区里是不一样的，这两边的电场分布也是不一样的，由此也会产生耐压的一点差别。在器件应用于感性负载情况下，其关断时的高压大电流可能大部分只从左右两边(或上下两边)流走，这种能量泄放对芯片是不利的，容易造成局部过热而损坏芯片。
发明内容
本发明旨在至少解决现有技术中存在的技术问题，特别创新地提出了一种超级结MOSFET、该超级结MOSFET的结构及其形成方法。
为了实现本发明的上述目的，根据本发明的第一个方面，本发明提供了一种超级结MOSFET结构，其包括元胞区和终端区，所述终端区包围所述元胞区，所述元胞区内和终端区内分别形成有间距相等的直条型沟槽，所述沟槽内形成有第一导电类型的第一外延层，所述沟槽之间为第二导电类型的第二外延层，所述终端区各边的沟槽沿从外向里的方向的排布方式一致。
本发明的超级结MOSFET结构沿从终端区向元胞区的方向上，终端区各边的沟槽的排布方式一致，即终端区各边的沟槽都沿从外向里的方向排布，且排布方向与从外向里的方向垂直，或排布方向与从外向里的方向平行。终端区各边的沟槽排布方式一致，使该超级结MOSFET结构在高压大电流下泄放在各边的电流是均匀的，泄流通道大，泄流能力强。
为了实现本发明的上述目的，根据本发明的第二个方面，本发明提供了一种超级结MOSFET结构的形成方法，包括如下步骤：
S1：提供衬底，所述衬底为第一导电类型；
S2：在所述衬底上形成第二导电类型的第二外延层，在所述第二外延层内形成元胞区和终端区，所述终端区包围所述元胞区；
S3：在所述元胞区内和终端区内分别形成间距相等的直条型沟槽，所述终端区各边的沟槽沿从外向里的方向的排布方式一致，在所述沟槽内形成第一导电类型的第一外延层。
利用本发明的超级结MOSFET结构形成方法形成的结构上所有区域的第一外延层与第二外延层的面积之比均相同，没有耐压薄弱点，器件的耐压能力高，在高压大电流下泄放在各边的电流是平均的，泄流通道大，泄流能力强，并且制造过程与现有的功率器件工艺完全兼容。
为了实现本发明的上述目的，根据本发明的第三个方面，本发明提供了一种超级结MOSFET，包括衬底、第一外延层和根据如上所述的超级结MOSFET结构得到的第二外延层，所述第一外延层将所述第二外延层分隔为两部分，第一外延层和第二外延层形成在所述衬底上，所述衬底为第一导电类型，所述第一外延层为第一导电类型，所述第二外延层为第二导电类型；第一扩散区，所述第一扩散区形成在所述第一外延层内及与所述第一外延层相邻的一部分第二外延层内，所述第一扩散区为第一导电类型；第二扩散区，所述第二扩散区形成在所述第一扩散区内，所述第二扩散区为第二导电类型，所述第二扩散区与第二外延层之间的第一扩散区为导电沟道；栅介质层，所述栅介质层形成在所述第二外延层、导电沟道及一部分第二扩散区之上；栅极，所述栅极形成在所述栅介质层之上；介质层，所述介质层形成在所述栅极之上，所述介质层上具有贯通至所述第一扩散区的接触孔；源极金属层，所述源极金属层形成在所述介质层及第一扩散区之上，所述源极金属层通过接触孔与第一扩散区相连；漏极金属层，所述漏极金属层形成在衬底之下。
利用本发明的超级结MOSFET结构形成的超级结MOSFET，多个超级结MOSFET之间耐压能力均衡，器件的耐压能力高。
在本发明的一种优选实施方式中，在所述横向沟槽与纵向沟槽交汇处，横向沟槽与纵向沟槽的间距是两个同方向沟槽间距的一半。
本发明在横向沟槽与纵向沟槽交汇处，横向沟槽与纵向沟槽的间距是两个同方向沟槽间距的一半，这样能够保证沟槽在MOSFET结构上所有区域都是均匀分布，各个区域的泄流能力相同，没有耐压薄弱点。
在本发明的另一种优选实施方式中，在所述元胞区和终端区的单位面积内，所述沟槽占据的面积比例相同。
本发明元胞区和终端区的沟槽所占面积比例相同，在不同区域内，第一外延层与第二外延层的面积之比相同，没有耐压薄弱点，器件的耐压能力高。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是现有技术中的一种超级结元胞区和终端区的版图；
图2是现有技术中的另一种超级结元胞区和终端区的版图；
图3是本发明第一优选实施方式中元胞区和终端区的版图；
图4是本发明第二优选实施方式中元胞区和终端区的版图；
图5是图3所示版图横向沟槽与纵向沟槽交汇处示意图；
图6是本发明超级结MOSFET剖面结构示意图。
附图标记：
1衬底；2第一外延层；3第二外延层；4第一扩散区；5第二扩散区；
6栅介质层；7栅极；8介质层；9源极金属层；10漏极金属层；
11元胞区；12终端区；13沟槽；14元胞区与终端区的分界线。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，除非另有规定和限定，需要说明的是，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
本发明提供了一种超级结MOSFET的结构，包括元胞区11和终端区12，所述终端区12包围所述元胞区11，在该元胞区11内和终端区12内分别形成有间距相等的直条型沟槽13，沟槽13的深度可根据对MOSFET击穿电压的要求进行设计，当需要高击穿电压大的MOSFET时，应相应增加沟槽13的深度。在沟槽13内形成有第一导电类型的第一外延层2，沟槽13之间为第二导电类型的第二外延层3。终端区12的沟槽13沿从外向里的方向的排布方式一致。
图3是本发明第一优选实施方式中元胞区11和终端区12的版图，图中仅仅是示意的给出了各区域的尺寸，具体的尺寸可以根据器件参数的要求进行设计。从图中可见，在本实施方式中，元胞区与终端区的分界线14将元胞区11和终端区12分割，元胞区11的沟槽13纵向排布，元胞区11左右两边终端区12的沟槽13纵向排布，元胞区11上下两边终端区12的沟槽13横向排布。由此可见，终端区12四边的沟槽13沿从外向里的方向排布，并且排布方向与从外向里的方向垂直。
图4是本发明第二优选实施方式中元胞区11和终端区12的版图，从图中可见，在本实施方式中，元胞区11的沟槽13纵向排布，元胞区11左右两边终端区12的沟槽13横向排布，元胞区11上下两边终端区12的沟槽13纵向排布，并且元胞区11上下两边终端区12的沟槽13与元胞区11的沟槽13相连。由此可见，终端区12四边的沟槽13的方向沿从外向里的方向排布，并且排布方向与从外向里的方向平行。
本发明的超级结MOSFET结构沿从终端区12向元胞区11的方向上，终端区12各边的沟槽13的排布方式一致，即终端区12各边的沟槽13都沿从外向里的方向排布，且排布方向与从外向里的方向垂直，或排布方向与从外向里的方向平行。终端区12各边的沟槽13排布方式一致，使该超级结MOSFET结构在高压大电流下在各边的泄放电流是均匀的，泄流通道大，泄流能力强。
本发明在横向沟槽与纵向沟槽交汇处，横向沟槽与纵向沟槽的间距是两个同方向沟槽间距的一半。如图5所示，在横向深槽直条与纵向深槽直条交汇处，横向深槽直条与纵向深槽直条的间距为A，此间距是同方向深槽间距2A的一半，这样在元胞区11和终端区12的单位面积内，沟槽13占据的面积比例相同，即在元胞区11和终端区12内，沟槽13所占面积比例相同，在图5中，黑色线条所划分的单元格面积相同，为一个单位面积，在每一个单元格内沟槽13所占的面积比例相同。元胞区11和终端区12的沟槽13所占面积比例相同，在不同区域内，各个区域的泄流能力相同，没有耐压薄弱点，器件的耐压能力高。在本发明的一种优选实施方式中，在元胞区11和终端区12的单位面积内，沟槽13占据的面积比例相同为1∶4-1∶2。
本发明还提供了一种超级结MOSFET结构的形成方法，包括如下步骤：
S1：提供衬底1，该衬底1为第一导电类型；
S2：在衬底1上形成第二导电类型的第二外延层3，在该第二外延层3内形成元胞区11和终端区12，并且终端区12包围元胞区11；
S3：在元胞区11内和终端区12内分别形成间距相等的直条型沟槽13，终端区13各边的沟槽13沿从外向里的方向的排布方式一致，在沟槽13内形成第一导电类型的第一外延层2。
在本发明的一个优选实施方式中，该超级结MOSFET结构的形成方法具体包括如下步骤：
第一步：提供衬底1，该衬底1为第一导电类型，该衬底1是制备MOSFET的任何衬底材料，具体可以是但不限于SOI、硅、锗、砷化镓，在本实施方式中，优选采用硅。
第二步：在衬底1上外延生长形成第二导电类型的第二外延层3，将该第二外延层3划分为元胞区11和终端区12，并且使终端区12包围元胞区11。
第三步：在元胞区11内和终端区12内分别形成间距相等的直条型沟槽13，终端区12各边的沟槽13沿从外向里的方向的排布方式一致，在沟槽13内形成第一导电类型的第一外延层2。具体在沟槽13内形成第一外延层2的方法可以为但不限于光刻，在掩膜掩蔽的情况下进行离子注入，并扩散，退火的方法。
本发明沟槽13内的第一外延层2和沟槽13之间的第二外延层3可以采用一次外延和离子注入形成，也可以采用多次外延和离子注入形成。当采用多次外延和离子注入形成时，具体每一次外延和离子注入步骤为：在衬底1上通过外延生长法形成第一外延层2，然后在第一外延层2上通过离子注入的方式形成第二外延层3。
在本发明另外的优选实施方式中，也可以采用干法刻蚀或者湿法腐蚀的方法形成沟槽13，然后可以采用但不限于化学气相淀积的方法形成第二外延层3。
利用本发明的超级结MOSFET结构形成方法形成的结构在各个区域的第一外延层2与第二外延层3的面积之比均相同，没有耐压薄弱点，器件的耐压能力高，在高压大电流下泄放在各边的电流是平均的，泄流通道大，泄流能力强，并且制造过程与现有的功率器件工艺完全兼容。
利用发明形成的结构，本发明还制备了超级结MOSFET，包括衬底1、第一外延层2和根据本发明超级结MOSFET结构得到的第二外延层3，该第一外延层2和第二外延层3均形成在衬底1上，并且第一外延层2将第二外延层3分隔为两部分，该衬底1为第一导电类型，第一外延层2为第一导电类型，第二外延层3为第二导电类型。
在本实施方式中，具体可以采用外延生长的方法形成第二外延层3，然后光刻，在掩膜掩蔽的情况下进行离子注入，并扩散，退火的方法形成第一外延层2。在第一外延层2内及与第一外延层2相邻的一部分第二外延层3内形成有第一扩散区4，该第一扩散区4为第一导电类型，形成第一扩散区4的方法可以为但不限于光刻，在掩膜掩蔽的情况下进行离子注入，并扩散，退火的方法。在第一扩散区4内形成有第二扩散区5，该第二扩散区5为第二导电类型，第二扩散区5与第二外延层3之间的第一扩散区4为导电沟道，形成第二扩散区5的方法可以为但不限于光刻，在掩膜掩蔽的情况下进行离子注入，并扩散，退火的方法。在第二外延层3、导电沟道及一部分第二扩散区5之上形成有栅介质层6，在栅介质层6之上形成有栅极7，在栅极7之上形成有介质层8，该介质层8可以只覆盖在栅极7之上，也可以如图6所示覆盖在栅极7和一部分第二扩散区5之上，还可以将栅极7和第二扩散区5全部覆盖。在介质层上具有贯通至第一扩散区5的接触孔，在介质层8及第一扩散区5之上形成有源极金属层9，该源极金属层9通过接触孔与第一扩散区4相连。在衬底1之下形成有漏极金属层10。
在本发明的一种优选实施方式中，以在n型衬底1上制作超级结MOSFET为例，对于p型衬底上制备的器件，按照相反的掺杂类型掺杂即可。如图6所示，当在衬底1上形成本发明的元胞区11和终端区12后(图中没有示出)，在元胞区11的第一外延层2及其相邻的n型第二外延层3内形成p型第一扩散区4，在该第一扩散区4内形成n型重掺杂的第二扩散区5，第二扩散区5与n型第一外延层2之间的第一扩散区4为导电沟道，形成扩散区的具体方法为光刻，在掩膜掩蔽的情况下进行离子注入，并扩散，退火的方法。在n型第二外延层3、导电沟道及一部分第二扩散区5之上形成有栅介质层6，该栅介质层6可以是制备晶体管中使用的任何栅介质材料，可以为但不限于二氧化硅，形成栅介质层的具体方法可以为但不限于化学气相淀积。栅介质层6之上形成有栅极7，该栅极7可以为但不限于多晶硅栅极或金属栅极，在本实施方式中，优选采用多晶硅栅极，形成栅极7的具体方法可以为但不限于化学气相淀积。在栅极7之上形成有绝缘的介质层8，该介质层8可以为但不限于硅的氧化物、硅的氮化物、硅的氮氧化物、硼磷硅玻璃，在本实施方式中，优选采用硼磷硅玻璃层，该介质层具有贯通至第一扩散区的接触孔，在介质层8及第一扩散区4之上形成有源极金属层9，该源极金属层9通过接触孔与第一扩散区4相连，在衬底1之下形成有漏极金属层10。
本发明多个超级结MOSFET之间耐压能力均衡，器件的耐压能力高。并且本发明的超级结MOSFET在沿从外向里的方向上，终端区12各边的沟槽13排布方式一致，即终端区12的沟槽13排布方向都与从外向里的方向分布，，并且排布方向与从外向里的方向垂直；或终端区12的沟槽13排布方向都与从外向里的方向分布，并且排布方向与从外向里的方向平行。终端区12各边的沟槽13排布方式一致，超级结MOSFET的高压大电流的泄放在各边是平均的，泄流通道更大，泄流能力就更强。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
Claims (12)
1.一种超级结MOSFET结构，其特征在于，包括元胞区和终端区，所述终端区包围所述元胞区，所述元胞区内和终端区内分别形成有间距相等的直条型沟槽，所述沟槽内形成有第一导电类型的第一外延层，所述沟槽之间为第二导电类型的第二外延层，所述终端区各边的沟槽沿从外向里的方向的排布方式一致。
2.如权利要求1所述的超级结MOSFET结构，其特征在于，所述终端区各边的沟槽沿从外向里的方向排布，且所述排布方向与从外向里的方向垂直。
3.如权利要求1所述的超级结MOSFET结构，其特征在于，所述终端区各边的沟槽沿从外向里的方向排布，且所述排布方向与从外向里的方向平行。
4.如权利要求1-3任一项所述的超级结MOSFET结构，其特征在于，在所述横向沟槽与纵向沟槽交汇处，横向沟槽与纵向沟槽的间距是两个同方向沟槽间距的一半。
5.如权利要求1-3任一项所述的超级结MOSFET结构，其特征在于，在所述元胞区和终端区的单位面积内，所述沟槽占据的面积比例相同。
6.如权利要求5所述的超级结MOSFET结构，其特征在于，在所述元胞区和终端区的单位面积内，所述沟槽占据的面积比例相同为1∶4-1∶2。
7.一种超级结MOSFET结构的形成方法，其特征在于，包括如下步骤：
S1：提供衬底，所述衬底为第一导电类型；
S2：在所述衬底上形成第二导电类型的第二外延层，在所述第二外延层内形成元胞区和终端区，所述终端区包围所述元胞区；
S3：在所述元胞区内和终端区内分别形成间距相等的直条型沟槽，所述终端区各边的沟槽沿从外向里的方向的排布方式一致，在所述沟槽内形成第一导电类型的第一外延层。
8.如权利要求7所述的超级结MOSFET结构的形成方法，其特征在于，所述终端区各边的沟槽沿从外向里的方向排布，且所述排布方向与从外向里的方向垂直。
9.如权利要求7所述的超级结MOSFET结构的形成方法，其特征在于，所述终端区各边的沟槽沿从外向里的方向排布，且所述排布方向与从外向里的方向平行。
10.如权利要求7-9任一项所述的超级结MOSFET结构的形成方法，其特征在于，在所述横向沟槽与纵向沟槽交汇处，横向沟槽与纵向沟槽的间距是两个同方向沟槽间距的一半。
11.如权利要求7-9任一项所述的超级结MOSFET结构的形成方法，其特征在于，在所述元胞区和终端区的单位面积内，所述沟槽占据的面积比例相同。
12.一种超级结MOSFET，其特征在于，MOSFET结构包括：
衬底、第一外延层和根据如权利要求1-6任意一项所述的超级结MOSFET结构得到的第二外延层，所述第一外延层将所述第二外延层分隔为两部分，第一外延层和第二外延层形成在所述衬底上，所述衬底为第一导电类型，所述第一外延层为第一导电类型，所述第二外延层为第二导电类型；
第一扩散区，所述第一扩散区形成在所述第一外延层内及与所述第一外延层相邻的一部分第二外延层内，所述第一扩散区为第一导电类型；
第二扩散区，所述第二扩散区形成在所述第一扩散区内，所述第二扩散区为第二导电类型，所述第二扩散区与第二外延层之间的第一扩散区为导电沟道；
栅介质层，所述栅介质层形成在所述第二外延层、导电沟道及一部分第二扩散区之上；
栅极，所述栅极形成在所述栅介质层之上；
介质层，所述介质层形成在所述栅极之上，所述介质层上具有贯通至所述第一扩散区的接触孔；
源极金属层，所述源极金属层形成在所述介质层及第一扩散区之上，所述源极金属层通过接触孔与第一扩散区相连；
漏极金属层，所述漏极金属层形成在衬底之下。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104617133A (zh) * | 2015-01-23 | 2015-05-13 | 上海华虹宏力半导体制造有限公司 | 沟槽型超级结器件的版图结构及其制造方法 |
| CN106057888A (zh) * | 2015-04-02 | 2016-10-26 | 富士电机株式会社 | 半导体装置以及半导体装置的制造方法 |
| CN113782584A (zh) * | 2021-08-05 | 2021-12-10 | 上海华虹宏力半导体制造有限公司 | 超结器件 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101401205A (zh) * | 2006-03-13 | 2009-04-01 | 飞兆半导体公司 | 用于电荷平衡功率器件的***设计 |
| US20110278650A1 (en) * | 2010-05-12 | 2011-11-17 | Renesas Electronics Corporation | Power semiconductor device |
| JP2012142336A (ja) * | 2010-12-28 | 2012-07-26 | Renesas Electronics Corp | 半導体装置 |
-
2012
- 2012-11-19 CN CN201210468002.4A patent/CN103824884A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101401205A (zh) * | 2006-03-13 | 2009-04-01 | 飞兆半导体公司 | 用于电荷平衡功率器件的***设计 |
| US20110278650A1 (en) * | 2010-05-12 | 2011-11-17 | Renesas Electronics Corporation | Power semiconductor device |
| JP2012142336A (ja) * | 2010-12-28 | 2012-07-26 | Renesas Electronics Corp | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104617133A (zh) * | 2015-01-23 | 2015-05-13 | 上海华虹宏力半导体制造有限公司 | 沟槽型超级结器件的版图结构及其制造方法 |
| CN106057888A (zh) * | 2015-04-02 | 2016-10-26 | 富士电机株式会社 | 半导体装置以及半导体装置的制造方法 |
| CN106057888B (zh) * | 2015-04-02 | 2020-12-04 | 富士电机株式会社 | 半导体装置以及半导体装置的制造方法 |
| CN113782584A (zh) * | 2021-08-05 | 2021-12-10 | 上海华虹宏力半导体制造有限公司 | 超结器件 |
| CN113782584B (zh) * | 2021-08-05 | 2023-08-18 | 上海华虹宏力半导体制造有限公司 | 超结器件 |
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