CN106209090A - 一种基于fpga的合并单元秒脉冲同步输出***及方法 - Google Patents
一种基于fpga的合并单元秒脉冲同步输出***及方法 Download PDFInfo
- Publication number
- CN106209090A CN106209090A CN201610505592.1A CN201610505592A CN106209090A CN 106209090 A CN106209090 A CN 106209090A CN 201610505592 A CN201610505592 A CN 201610505592A CN 106209090 A CN106209090 A CN 106209090A
- Authority
- CN
- China
- Prior art keywords
- pps
- pulse per
- output
- combining unit
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 20
- 230000000630 rising effect Effects 0.000 claims abstract description 14
- 238000002372 labelling Methods 0.000 claims abstract description 10
- 230000029052 metamorphosis Effects 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 238000010276 construction Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 210000001367 artery Anatomy 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 210000003462 vein Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本发明一种基于FPGA的合并单元秒脉冲同步输出***及方法，简单方便，解析简单。所述方法包括，步骤1，采用外接秒脉冲对合并单元的内部秒脉冲进行计数；根据合并单元数据输出频率，对其输出数据序号进行循环计数；两计数均在秒脉冲上升沿时刻清零；步骤2，标记接收到外接秒脉冲上升沿时刻的秒计数值和数据序号计数值，计算出内外时钟在周期输出数据之外的时间差，即为同步输出时要调整的时间差，并得到时间差值；步骤3，将同步输出时要调整的时间差在合并单元同步前调整入合并单元数据输出脉冲，且输出脉冲的误差不超过±10微秒，完成合并单元同步输出。所述***包括均由FPGA实现的计数模块，差值计算模块和数据输出使能模块。
Description
技术领域
本发明涉及电力通讯行业领域，具体为一种基于FPGA的合并单元秒脉冲同步输出***及方法。
背景技术
用以对来自二次转换器的电流和/或电压数据进行时间相关组合的物理单元叫作合并单元。合并单元可以是互感器的一个组件，也可以是一个分立单元。行业中对于合并单元的技术规范中要求，合并单元采样频率为4kHz，且采样离散时间小于10微秒，再加上对采样数据的同步要求，使得同步守时成为合并单元的一项关键技术。现有技术中，合并单元在同步过程中会产生发送频率抖动的问题；即采样值离散时间超过10微秒，导致采样的准确性降低。
发明内容
针对现有技术中存在的问题，本发明提供一种基于FPGA的合并单元秒脉冲同步输出***及方法，简单方便，解析简单，基于FPGA实现，具有良好的扩展性和实时性。
本发明是通过以下技术方案来实现：
一种合并单元秒脉冲同步输出方法，包括如下步骤，
步骤1，采用外接秒脉冲对合并单元的内部秒脉冲进行计数；根据合并单元数据输出频率，对其输出数据序号进行循环计数；两计数均在秒脉冲上升沿时刻清零；
步骤2，标记接收到外接秒脉冲上升沿时刻的秒计数值和数据序号计数值，计算出内外时钟在周期输出数据之外的时间差，即为同步输出时要调整的时间差，并得到时间差值；
步骤3，当接收到外接脉冲后内部脉冲信号的下一个周期开始进入预同步阶段；在预同步阶段中，内部秒脉冲第一个周期为调整阶段；将时间差值补偿到调整阶段时间内的前若干个脉冲中，每个脉冲补偿到的时间在±10毫秒内；在调整阶段结束之后，合并单元正常输出脉冲信号，当下一个外部秒脉冲上升沿到来时，内部秒脉冲同时输出，数据计数值清零，进入同步阶段，实现将同步输出时要调整的时间差在合并单元同步前调整入合并单元数据输出脉冲，且输出脉冲的误差不超过±10微秒，完成合并单元同步输出。
优选的，步骤1中，外接秒脉冲能够采用程序主时钟或经转换为秒脉冲的B码或1588时钟作为外部时钟秒脉冲。
优选的，步骤1中，采用外部的程序主时钟作为外接秒脉冲的信号源，主时钟为50MHz，周期为20纳秒，其计数值范围在0～500000000，数据输出的频率为4kHz，其计数值范围在0～3999。
进一步，步骤2中，当检测到外接秒脉冲信号上升沿时，标记秒计数值为C1，数据序号计数值为C2，时间差计数值为(C1-12500*C2)。
进一步，步骤3中，合并单元数据输出的频率为4kHz，则周期为250微秒，对应主时钟计数为12500，在合并单元同步输出前，需调整输出脉冲数据序号计数值将时间差值(C1-12500*C2)补偿进去。
进一步，步骤3中，需调整输出脉冲数据序号计数值的范围为12000～13000。
一种基于FPGA的合并单元秒脉冲同步输出***，包括均由FPGA实现的计数模块，差值计算模块和数据输出使能模块；
计数模块用于标记外接秒脉冲与合并单元内部秒脉冲；
差值计算模块用于计算合并单元内部秒脉冲与外接秒脉冲同步输出时需要调整的时间差；
数据输出使能模块用于生成数据输出使能信号。
优选的，输出使能信号包括三种使能信号生成状态，分别为不同步状态、预同步状态和同步状态。
与现有技术相比，本发明具有以下有益的技术效果：
本发明所述的方法通过采用外接秒脉冲对合并单元的同步输出进行同步，将超出误差范围的时间差分在误差范围内分摊到多个脉冲当中，满足其采样离散时间小于10微秒的要求，简单方便；避免了采用时标法同步输出，在解析时标的算法过于复杂的问题。
本发明所述的方法基于FPGA进行实现，具有良好的扩展性和实时性、结构简单、功耗低和开发周期短、成本低；通过模块化的设置易于调试查找问题，具有较强的可移植性。
附图说明
图1为本发明实例中所述***的原理模块示意图。
图2为本发明实例中内部秒脉冲与外接秒脉冲差值计数示意图。
图3为本发明实例中输出脉冲同步示意图。
具体实施方式
下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
本发明一种基于FPGA的合并单元秒脉冲同步输出***，如图1所示，其包括计数模块，差值计算模块和数据输出使能模块；计数模块用于标记外接秒脉冲与合并单元内部秒脉冲；差值计算模块用于计算合并单元内部秒脉冲与外接秒脉冲同步输出时需要调整的时间差；数据输出使能模块用于生成数据输出使能信号，包含三种使能信号生成状态：不同步状态(没有外接同步信号)、预同步状态(同步前调整)和同步状态。该方法有别于现有技术中采用的时标法同步输出，算法简单；其基于FPGA实现，具有良好的扩展性和实时性、结构简单、功耗低和开发周期短、成本低的优点。其详细步骤如下：
(1)采用外接秒脉冲对合并单元的内部秒脉冲进行计数；根据合并单元输出频率，对其输出数据序号进行循环计数；两计数均在秒脉冲上升沿时刻清零。外接秒脉冲能够采用多种信号源，例如B码和1588时钟，通过转换为秒脉冲的步骤作为外部时钟秒脉冲；本优选实例中外接秒脉冲的信号源采用外部的程序主时钟，主时钟为50MHz，周期为20纳秒，其计数值范围在0～500000000，数据输出的频率为4kHz，其计数值范围在0～3999；
(2)如图2所示，标记接收到外部时钟秒脉冲上升沿时刻秒计数值和数据序号计数值，计算出内外时钟在周期输出数据之外的时间差，即为同步输出时要调整的时间差。当检测到外接秒脉冲信号上升沿时，标记秒计数值为C1，数据序号计数值为C2，时间差计数值为(C1-12500*C2)；
(3)将同步输出时要调整的时间差在合并单元同步前调整入合并单元数据输出脉冲，确保输出脉冲的误差不超过±10微秒，以此达到合并单元同步输出的目的。数据输出的频率为4kHz，则周期为250微秒，对应主时钟计数为12500，在合并单元同步输出前，需适当调整输出数据序号计数值(调整范围12000～13000)将时间差值(C1-12500*C2)补偿进去。具体的，如图3所示，当接收到外接脉冲时，从内部脉冲信号的下一个周期开始进入预同步阶段；在预同步阶段中，内部秒脉冲第一个周期内为调整阶段的，在调整阶段的时间里，有四千个数据输出脉冲，选择前若干个脉冲，将时间差值(C1-12500*C2)补偿进去，每个补偿的时间都在±10毫秒内，在调整阶段结束之后，合并单元正常输出脉冲信号，当下一个外部秒脉冲上升沿到来时，内部同时输出，数据计数清零，进入同步阶段，实现合并单元同步输出。
本发明算法简单，其基于FPGA实现，具有良好的扩展性和实时性、结构简单、功耗低和开发周期短、成本低的优点。本发明模块化，易于调试查找问题，具有较强的可移植性。
以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。
Claims (8)
1.一种合并单元秒脉冲同步输出方法，其特征在于，包括如下步骤，
步骤1，采用外接秒脉冲对合并单元的内部秒脉冲进行计数；根据合并单元数据输出频率，对其输出数据序号进行循环计数；两计数均在秒脉冲上升沿时刻清零；
步骤2，标记接收到外接秒脉冲上升沿时刻的秒计数值和数据序号计数值，计算出内外时钟在周期输出数据之外的时间差，即为同步输出时要调整的时间差，并得到时间差值；
步骤3，当接收到外接脉冲后内部脉冲信号的下一个周期开始进入预同步阶段；在预同步阶段中，内部秒脉冲第一个周期为调整阶段；将时间差值补偿到调整阶段时间内的前若干个脉冲中，每个脉冲补偿到的时间在±10毫秒内；在调整阶段结束之后，合并单元正常输出脉冲信号，当下一个外部秒脉冲上升沿到来时，内部秒脉冲同时输出，数据计数值清零，进入同步阶段，实现将同步输出时要调整的时间差在合并单元同步前调整入合并单元数据输出脉冲，且输出脉冲的误差不超过±10微秒，完成合并单元同步输出。
2.根据权利要求1所述的一种合并单元秒脉冲同步输出方法，其特征在于，步骤1中，外接秒脉冲能够采用程序主时钟或经转换为秒脉冲的B码或1588时钟作为外部时钟秒脉冲。
3.根据权利要求1所述的一种合并单元秒脉冲同步输出方法，其特征在于，步骤1中，采用外部的程序主时钟作为外接秒脉冲的信号源，主时钟为50MHz，周期为20纳秒，其计数值范围在0～500000000，数据输出的频率为4kHz，其计数值范围在0～3999。
4.根据权利要求3所述的一种合并单元秒脉冲同步输出方法，其特征在于，步骤2中，当检测到外接秒脉冲信号上升沿时，标记秒计数值为C1，数据序号计数值为C2，时间差计数值为(C1-12500*C2)。
5.根据权利要求4所述的一种合并单元秒脉冲同步输出方法，其特征在于，步骤3中，合并单元数据输出的频率为4kHz，则周期为250微秒，对应主时钟计数为12500，在合并单元同步输出前，需调整输出脉冲数据序号计数值将时间差值(C1-12500*C2)补偿进去。
6.根据权利要求5所述的一种合并单元秒脉冲同步输出方法，其特征在于，步骤3中，需调整输出脉冲数据序号计数值的范围为12000～13000。
7.一种基于FPGA的合并单元秒脉冲同步输出***，其特征在于，包括均由FPGA实现的计数模块，差值计算模块和数据输出使能模块；
计数模块用于标记外接秒脉冲与合并单元内部秒脉冲；
差值计算模块用于计算合并单元内部秒脉冲与外接秒脉冲同步输出时需要调整的时间差；
数据输出使能模块用于生成数据输出使能信号。
8.根据权利要求7所述的一种基于FPGA的合并单元秒脉冲同步输出***，其特征在于，输出使能信号包括三种使能信号生成状态，分别为不同步状态、预同步状态和同步状态。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610505592.1A CN106209090B (zh) | 2016-06-30 | 2016-06-30 | 一种基于fpga的合并单元秒脉冲同步输出***及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610505592.1A CN106209090B (zh) | 2016-06-30 | 2016-06-30 | 一种基于fpga的合并单元秒脉冲同步输出***及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106209090A true CN106209090A (zh) | 2016-12-07 |
| CN106209090B CN106209090B (zh) | 2019-07-26 |
Family
ID=57462883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610505592.1A Active CN106209090B (zh) | 2016-06-30 | 2016-06-30 | 一种基于fpga的合并单元秒脉冲同步输出***及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106209090B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111506000A (zh) * | 2020-05-25 | 2020-08-07 | 南京国电南自电网自动化有限公司 | 一种基于非实时总线的同步采样装置 |
| CN113900480A (zh) * | 2021-12-10 | 2022-01-07 | 成都金诺信高科技有限公司 | 一种与指定时刻对齐的周期秒脉冲输出的时间同步方法 |
| CN115857620A (zh) * | 2023-02-28 | 2023-03-28 | 交通运输部北海航海保障中心天津航标处 | 一种基于fpga的ais时隙计算方法及设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101420225A (zh) * | 2008-12-03 | 2009-04-29 | 中国航天科技集团公司第五研究院第五〇四研究所 | 基于fpga的高精度时差校准方法 |
| JP2010008833A (ja) * | 2008-06-30 | 2010-01-14 | Fujitsu Ltd | ビーム露光装置及びビーム露光装置の描画制御回路 |
| CN105634640A (zh) * | 2015-12-31 | 2016-06-01 | 武汉凡谷电子技术股份有限公司 | Tdd同步开关的实现方法及装置 |
-
2016
- 2016-06-30 CN CN201610505592.1A patent/CN106209090B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010008833A (ja) * | 2008-06-30 | 2010-01-14 | Fujitsu Ltd | ビーム露光装置及びビーム露光装置の描画制御回路 |
| CN101420225A (zh) * | 2008-12-03 | 2009-04-29 | 中国航天科技集团公司第五研究院第五〇四研究所 | 基于fpga的高精度时差校准方法 |
| CN105634640A (zh) * | 2015-12-31 | 2016-06-01 | 武汉凡谷电子技术股份有限公司 | Tdd同步开关的实现方法及装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111506000A (zh) * | 2020-05-25 | 2020-08-07 | 南京国电南自电网自动化有限公司 | 一种基于非实时总线的同步采样装置 |
| CN113900480A (zh) * | 2021-12-10 | 2022-01-07 | 成都金诺信高科技有限公司 | 一种与指定时刻对齐的周期秒脉冲输出的时间同步方法 |
| CN113900480B (zh) * | 2021-12-10 | 2022-03-04 | 成都金诺信高科技有限公司 | 一种与指定时刻对齐的周期秒脉冲输出的时间同步方法 |
| CN115857620A (zh) * | 2023-02-28 | 2023-03-28 | 交通运输部北海航海保障中心天津航标处 | 一种基于fpga的ais时隙计算方法及设备 |
| CN115857620B (zh) * | 2023-02-28 | 2023-05-05 | 交通运输部北海航海保障中心天津航标处 | 一种基于fpga的ais时隙计算方法及设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106209090B (zh) | 2019-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106253902B (zh) | 具有多器件同步复位识别校正功能的多通道并行采集*** | |
| CN102006159B (zh) | 基于ieee1588多从钟的采样值多接口同步*** | |
| CN103713552B (zh) | 基于秒脉冲的自适应动态同步采样控制装置及其方法 | |
| CN103792419B (zh) | 实现模拟量与数字量混合接入的同步采样方法 | |
| CN105549379A (zh) | 一种基于高精度时间基准触发的同步测量装置及方法 | |
| CN204650151U (zh) | 多路高速脉冲输入时间同步设备 | |
| CN103366714B (zh) | 拼接显示装置同步显示方法及*** | |
| CN108880723A (zh) | 一种时钟同步的方法和装置 | |
| CN110995388B (zh) | 一种分布式的共享时钟触发调延*** | |
| CN109032498A (zh) | 一种多fpga的多通道采集***的波形量化同步方法 | |
| CN103592881A (zh) | 一种基于fpga的多路信号同步采样控制电路 | |
| CN106209090A (zh) | 一种基于fpga的合并单元秒脉冲同步输出***及方法 | |
| CN107994896A (zh) | 一种多通道高速脉冲计数***及计数方法 | |
| CN103995471A (zh) | 一种分布式控制***的时钟同步方法 | |
| CN104202139A (zh) | 用于实现采样值序号同步的方法、装置和*** | |
| CN102510327B (zh) | 提高远程双向时间比对调制解调器同步精度的方法及装置 | |
| CN105067896B (zh) | 一种异频相位重合模糊区特征脉冲检测***及检测方法 | |
| CN102664701A (zh) | 一种动态调整多通道大范围时钟传输延迟的***和方法 | |
| CN101738141B (zh) | 用于弹载数据采集***的多通道数据信号同步存储方法 | |
| CN103618501A (zh) | 基于fpga的交流采样同步倍频器 | |
| CN108206683A (zh) | 一种动态补偿脉冲电路 | |
| CN108008676B (zh) | 一种多处理单元继电保护***及其同步方法 | |
| CN1812319B (zh) | 实现异步数据跨时钟域的装置 | |
| CN102255682B (zh) | 精确时间协议时钟转换为irig-b码的方法和装置 | |
| CN204086871U (zh) | 一种基于fpga的多路信号同步采样控制电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |