CN103700701B - 基于soi工艺的背栅漏/源半浮前栅p-mosfet射频开关器件 - Google Patents
基于soi工艺的背栅漏/源半浮前栅p-mosfet射频开关器件 Download PDFInfo
- Publication number
- CN103700701B CN103700701B CN201310737882.5A CN201310737882A CN103700701B CN 103700701 B CN103700701 B CN 103700701B CN 201310737882 A CN201310737882 A CN 201310737882A CN 103700701 B CN103700701 B CN 103700701B
- Authority
- CN
- China
- Prior art keywords
- type
- region
- gate
- oxide
- field oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000007667 floating Methods 0.000 title claims abstract description 16
- 238000005516 engineering process Methods 0.000 title claims abstract description 13
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims abstract description 48
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims abstract description 48
- 238000002955 isolation Methods 0.000 claims abstract description 36
- 239000004065 semiconductor Substances 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 2
- 229910052760 oxygen Inorganic materials 0.000 claims 2
- 239000001301 oxygen Substances 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 108091006146 Channels Proteins 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 230000003321 amplification Effects 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 3
- FGRBYDKOBBBPOI-UHFFFAOYSA-N 10,10-dioxo-2-[4-(N-phenylanilino)phenyl]thioxanthen-9-one Chemical compound O=C1c2ccccc2S(=O)(=O)c2ccc(cc12)-c1ccc(cc1)N(c1ccccc1)c1ccccc1 FGRBYDKOBBBPOI-UHFFFAOYSA-N 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了基于SOI工艺的背栅漏/源半浮前栅P‑MOSFET射频开关零损耗器件,将SOI PMOS器件漏/源区进行改造,将源(或漏)区的结深设置略小于N型顶层硅厚度即N型沟道区,以背栅漏半浮为例,源区结深较深,漏区的结深设置略小于P型顶层硅厚度,形成寄生二极管,形成对漏极施加直流信号的隔离,通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态,该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P‑MOSFET作为开关开态应用下的射频损耗降低,甚至形成零损耗射频开关;当器件自热效应产生、导致背栅MOSFET形成负阻抗时,或当背栅MOSFET工作于放大状态时,则前栅耦合信号可直接得到放大,并补偿前栅开态下的能量损耗,形成超低、零损耗射频开关。
Description
技术领域
本发明属于半导体技术领域,涉及一种基于SOI(绝缘层上半导体)工艺的背栅漏/源半浮前栅P-MOSFET(N型金属-氧化物-半导体晶体管)射频开关器件。
背景技术
SOI PMOS器件由于采用介质隔离,消除了闩锁效应,并且其独特的绝缘埋层结构,在很大程度上减少了器件的寄生效应,大大提高了电路的性能,具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等优势,被广泛应用于低压低功耗、高速、抗辐照、耐高温等领域。常规SOI PMOS器件的结构为绝缘衬底、埋层、顶层单晶硅层的三明治结构,制作器件时在顶层单晶硅层形成器件的源,漏,沟道区等结构。该SOI PMOS器件正常工作时,源漏导通形成的沟道只在N型沟道区的顶层正表面,且为横向沟道,栅场板覆盖于栅氧化层上,导致通态功耗高,器件工作效率低,作为射频开关运用时损耗大,不利于提高器件和***的整体性能。
发明内容
针对上述技术缺陷,本发明提出基于SOI工艺的背栅漏/源半浮前栅P-MOSFET射频开关器件
为了解决上述技术问题,本发明的技术方案如下:
基于SOI工艺的背栅漏半浮前栅P-MOSFET射频开关器件,包括P型半导体衬底1、埋氧化层2、N型沟道区12和深沟槽隔离区(4-1、4-2),埋氧化层2覆盖在P型半导体衬底1上,N型沟道区12设置在埋氧化层2上,深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕N型沟道区12、P型源区3和P型漏区11的四周;
在紧靠N型沟道区12的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区3,结深较深;另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区11,该漏区结深小于N型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度;所述N型沟道区(12)与深沟槽隔离区(4-1、4-2)的厚度相同;一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上,覆盖P型源区3顶部的局部、N型沟道区12的顶部全部、P型漏区11顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上;
在深沟槽隔离区4-1顶部全部、P型源区3顶部一部分覆盖第一场氧化层5-1;在P型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、P型漏区11顶部一部分覆盖第三场氧化层5-3;在P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;P型源区3顶部的其余部分覆盖金属层作为源电极6,源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7,栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;P型漏区11顶部的其余部分覆盖金属层作为漏电极10,漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
2、基于SOI工艺的背栅源半浮前栅P-MOSFET射频开关器件,包括P型半导体衬底1、埋氧化层2、N型沟道区12和深沟槽隔离区(4-1、4-2),埋氧化层2覆盖在P型半导体衬底1上,N型沟道区12设置在埋氧化层2上,深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕N型沟道区12、P型源区3和P型漏区11的四周;
在紧靠N型沟道区12的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区11,结深较深;另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区3,该源区结深小于N型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度;所述N型沟道区(12)与深沟槽隔离区(4-1、4-2)的厚度相同;一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上,覆盖P型源区3顶部的局部、N型沟道区12的顶部全部、P型漏区11顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上;
在深沟槽隔离区4-1顶部全部、P型源区3顶部一部分覆盖第一场氧化层5-1;在P型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、N型漏区11顶部一部分覆盖第三场氧化层5-3;在P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;P型源区3顶部的其余部分覆盖金属层作为源电极6,源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7,栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;N型漏区11顶部的其余部分覆盖金属层作为漏电极10,漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
本发明的有益效果在于,将SOI PMOS器件漏/源区进行改造,将源(或漏)区的结深设置略小于N型顶层硅厚度即N型沟道区。以背栅漏半浮为例,源区结深较深,漏区的结深设置略小于P型顶层硅厚度,形成寄生二极管,形成对漏极施加直流信号的隔离,通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态,前栅P-MOSFET漏区交流信号会耦合到背栅MOSFET上,由于背栅MOSFET工作于导通状态,该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低,甚至形成低损耗射频开关;当器件自热效应产生、导致背栅MOSFET形成负阻抗时,或当背栅MOSFET工作于放大状态时,则前栅耦合信号可直接得到放大,并补偿前栅开态下的能量损耗,形成超低射频开关。
这种器件具有不同源漏区结深,以单一器件、形成超低损耗开关应用,相比于采用补偿电路设计方法,具有更低的功耗、更小面积、更低成本,同时兼容于标准SOI工艺,工艺易于实现等特点。
附图说明
图1为一种基于SOI工艺的背栅漏半浮前栅P-MOSFET射频开关器件;
图2为一种基于SOI工艺的背栅源半浮前栅P-MOSFET射频开关器件。
具体实施方式
下面将结合附图和具体实施例对本发明做进一步的说明:
如图1所示,基于SOI工艺的背栅漏半浮前栅P-MOSFET射频开关器件,其特征在于,包括P型半导体衬底1、埋氧化层2、N型沟道区12和深沟槽隔离区(4-1、4-2),埋氧化层2覆盖在P型半导体衬底1上,N型沟道区12设置在埋氧化层2上,深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕N型沟道区12、P型源区3和P型漏区11的四周;
在紧靠N型沟道区12的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区3,结深较深;另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区11,该漏区结深小于N型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度;一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上,覆盖P型源区3顶部的局部、N型沟道区12的顶部全部、P型漏区11顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上;
在深沟槽隔离区4-1顶部全部、P型源区3顶部一部分覆盖第一场氧化层5-1;在P型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、P型漏区11顶部一部分覆盖第三场氧化层5-3;在P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;P型源区3顶部的其余部分覆盖金属层作为源电极6,源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7,栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;P型漏区11顶部的其余部分覆盖金属层作为漏电极10,漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
如图2所示,基于SOI工艺的背栅源半浮前栅P-MOSFET射频开关器件,包括P型半导体衬底1、埋氧化层2、N型沟道区12和深沟槽隔离区(4-1、4-2),埋氧化层2覆盖在P型半导体衬底1上,N型沟道区12设置在埋氧化层2上,深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕N型沟道区12、P型源区3和P型漏区11的四周;
在紧靠N型沟道区12的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区11,结深较深;另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区3,该源区结深小于N型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度;一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上,覆盖P型源区3顶部的局部、N型沟道区12的顶部全部、P型漏区11顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上;
在深沟槽隔离区4-1顶部全部、P型源区3顶部一部分覆盖第一场氧化层5-1;在P型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、N型漏区11顶部一部分覆盖第三场氧化层5-3;在P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;P型源区3顶部的其余部分覆盖金属层作为源电极6,源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7,栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;N型漏区11顶部的其余部分覆盖金属层作为漏电极10,漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
发明将SOI PMOS器件漏/源区进行改造,将源(或漏)区的结深设置略小于N型顶层硅厚度。以背栅漏半浮为例,源区结深较深,漏区的结深设置略小于N型顶层硅厚度,形成寄生二极管,形成对漏极施加直流信号的隔离,通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态,前栅P-MOSFET漏区交流信号会耦合到背栅MOSFET上,由于背栅MOSFET工作于导通状态,该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低损耗射频开关;当器件自热效应产生、导致背栅MOSFET形成负阻抗时,或当背栅MOSFET工作于放大状态时,则前栅耦合信号可直接得到放大,并补偿前栅开态下的能量损耗,形成超低损耗射频开关。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本发明构思的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明保护范围内。
Claims (2)
1.基于SOI工艺的背栅漏半浮前栅P-MOSFET射频开关器件,其特征在于,包括P型半导体衬底(1)、埋氧化层(2)、N型沟道区(12)和深沟槽隔离区(4-1、4-2),埋氧化层(2)覆盖在P型半导体衬底(1)上,N型沟道区(12)设置在埋氧化层(2)上,深沟槽隔离区(4-1、4-2)设置在埋氧化层(2)上且环绕N型沟道区(12)、P型源区(3)和P型漏区(11)的四周;
在紧靠N型沟道区(12)的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区(3),结深较深;另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区(11),该漏区结深小于N型沟道区(12)或者深沟槽隔离区(4-1、4-2)的厚度;所述N型沟道区(12)与深沟槽隔离区(4-1、4-2)的厚度相同;一薄层横向氧化层作为栅氧化层(9)设置在N型沟道区(12)上,覆盖P型源区(3)顶部的局部、N型沟道区(12)的顶部全部、P型漏区(11)顶部的局部;一多晶硅层作为MOS栅(8)设置在栅氧化层(9)之上;
在深沟槽隔离区(4-1)顶部全部、P型源区(3)顶部一部分覆盖第一场氧化层(5-1);在P型源区(3)顶部一部分、栅氧化层(9)一侧面、MOS栅(8)一侧面、MOS栅(8)顶部一部分覆盖第二场氧化层(5-2);在MOS栅(8)顶部一部分、MOS栅(8)一侧面、栅氧化层(9)一侧面、P型漏区(11)顶部一部分覆盖第三场氧化层(5-3);在P型漏区(11)顶部一部分、深沟槽隔离区(4-2)顶部全部覆盖第四场氧化层(5-4);P型源区(3)顶部的其余部分覆盖金属层作为源电极(6),源电极(6)覆盖部分第一场氧化层(5-1)的顶部、部分第二场氧化层(5-2)的顶部;MOS栅(8)顶部的其余部分覆盖金属层作为栅电极(7),栅电极(7)覆盖部分第二场氧化层(5-2)的顶部、部分第三场氧化层(5-3)的顶部;P型漏区(11)顶部的其余部分覆盖金属层作为漏电极(10),漏电极(10)覆盖部分第三场氧化层(5-3)的顶部、部分第四场氧化层(5-4)的顶部。
2.基于SOI工艺的背栅源半浮前栅P-MOSFET射频开关器件,其特征在于,包括P型半导体衬底(1)、埋氧化层(2)、N型沟道区(12)和深沟槽隔离区(4-1、4-2),埋氧化层(2)覆盖在P型半导体衬底(1)上,N型沟道区(12)设置在埋氧化层(2)上,深沟槽隔离区(4-1、4-2)设置在埋氧化层(2)上且环绕N型沟道区(12)、P型源区(3)和P型漏区(11)的四周;
在紧靠N型沟道区(12)的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区(11),结深较深;另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区(3),该源区结深小于N型沟道区(12)或者深沟槽隔离区(4-1、4-2)的厚度;所述N型沟道区(12)与深沟槽隔离区(4-1、4-2)的厚度相同;一薄层横向氧化层作为栅氧化层(9)设置在N型沟道区(12)上,覆盖P型源区(3)顶部的局部、N型沟道区(12)的顶部全部、P型漏区(11)顶部的局部;一多晶硅层作为MOS栅(8)设置在栅氧化层(9)之上;
在深沟槽隔离区(4-1)顶部全部、P型源区(3)顶部一部分覆盖第一场氧化层(5-1);在P型源区(3)顶部一部分、栅氧化层(9)一侧面、MOS栅(8)一侧面、MOS栅(8)顶部一部分覆盖第二场氧化层(5-2);在MOS栅(8)顶部一部分、MOS栅(8)一侧面、栅氧化层(9)一侧面、N型漏区(11)顶部一部分覆盖第三场氧化层(5-3);在P型漏区(11)顶部一部分、深沟槽隔离区(4-2)顶部全部覆盖第四场氧化层(5-4);P型源区(3)顶部的其余部分覆盖金属层作为源电极(6),源电极(6)覆盖部分第一场氧化层(5-1)的顶部、部分第二场氧化层(5-2)的顶部;MOS栅(8)顶部的其余部分覆盖金属层作为栅电极(7),栅电极(7)覆盖部分第二场氧化层(5-2)的顶部、部分第三场氧化层(5-3)的顶部;N型漏区(11)顶部的其余部分覆盖金属层作为漏电极(10),漏电极(10)覆盖部分第三场氧化层(5-3)的顶部、部分第四场氧化层(5-4)的顶部。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310737882.5A CN103700701B (zh) | 2013-12-26 | 2013-12-26 | 基于soi工艺的背栅漏/源半浮前栅p-mosfet射频开关器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310737882.5A CN103700701B (zh) | 2013-12-26 | 2013-12-26 | 基于soi工艺的背栅漏/源半浮前栅p-mosfet射频开关器件 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103700701A CN103700701A (zh) | 2014-04-02 |
CN103700701B true CN103700701B (zh) | 2016-09-28 |
Family
ID=50362174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310737882.5A Active CN103700701B (zh) | 2013-12-26 | 2013-12-26 | 基于soi工艺的背栅漏/源半浮前栅p-mosfet射频开关器件 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103700701B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106888009B (zh) * | 2017-02-14 | 2021-03-23 | 上海华虹宏力半导体制造有限公司 | 差分收发射频开关和射频终端 |
US10211825B2 (en) | 2017-06-07 | 2019-02-19 | Globalfoundries Inc. | Circuits having a switch with back-gate bias |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6268630B1 (en) * | 1999-03-16 | 2001-07-31 | Sandia Corporation | Silicon-on-insulator field effect transistor with improved body ties for rad-hard applications |
CN1779989A (zh) * | 2005-09-23 | 2006-05-31 | 中国科学院上海微***与信息技术研究所 | 抗辐射加固的特殊体接触绝缘体上硅场效应晶体管及制备方法 |
CN203644788U (zh) * | 2013-12-26 | 2014-06-11 | 杭州电子科技大学 | 基于soi工艺的背栅漏/源半浮前栅p-mosfet射频开关零损耗器件 |
-
2013
- 2013-12-26 CN CN201310737882.5A patent/CN103700701B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6268630B1 (en) * | 1999-03-16 | 2001-07-31 | Sandia Corporation | Silicon-on-insulator field effect transistor with improved body ties for rad-hard applications |
CN1779989A (zh) * | 2005-09-23 | 2006-05-31 | 中国科学院上海微***与信息技术研究所 | 抗辐射加固的特殊体接触绝缘体上硅场效应晶体管及制备方法 |
CN203644788U (zh) * | 2013-12-26 | 2014-06-11 | 杭州电子科技大学 | 基于soi工艺的背栅漏/源半浮前栅p-mosfet射频开关零损耗器件 |
Also Published As
Publication number | Publication date |
---|---|
CN103700701A (zh) | 2014-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100431154C (zh) | 半导体集成电路器件及其制造方法 | |
CN108447913B (zh) | 一种集成肖特基二极管的ldmos器件 | |
US20080191788A1 (en) | Soi mosfet device with adjustable threshold voltage | |
CN103441131A (zh) | 部分耗尽绝缘体上硅器件结构 | |
Sun et al. | A carrier stored SOI LIGBT with ultralow ON-state voltage and high current capability | |
CN103700701B (zh) | 基于soi工艺的背栅漏/源半浮前栅p-mosfet射频开关器件 | |
CN105845734A (zh) | P型动态阈值晶体管、制备方法及提高工作电压的方法 | |
CN109698196B (zh) | 功率半导体器件 | |
CN203644791U (zh) | 一种基于soi工艺的漏源区介质/pn结隔离前栅p/n-mosfet射频开关超低损耗器件 | |
Mahabadi et al. | A novel step buried oxide partial SOI LDMOSFET with triple drift layer | |
CN103489865B (zh) | 一种横向集成soi半导体功率器件 | |
CN103715263B (zh) | 基于soi工艺的背栅漏/源半浮前栅n-mosfet射频开关低损耗器件 | |
CN203707141U (zh) | 集成梳状栅纵向沟道soi ldmos单元 | |
US8698194B2 (en) | Semiconductor integrated circuit with high withstand voltage element forming trench isolation on substrate | |
CN204289462U (zh) | 基于soi工艺的背栅漏/源半浮前栅n-mosfet射频开关低损耗器件 | |
CN203644788U (zh) | 基于soi工艺的背栅漏/源半浮前栅p-mosfet射频开关零损耗器件 | |
CN103700703B (zh) | 基于soi工艺的漏/源区介质(pn结)隔离前栅n-mosfet射频开关超低损耗器件 | |
CN103681789B (zh) | 一种基于soi工艺的漏源区介质/pn结隔离前栅p/n-mosfet射频开关超低损耗器件 | |
CN203644789U (zh) | 基于soi工艺的漏/源区介质(pn结)隔离前栅n-mosfet射频开关超低损耗器件 | |
CN203644790U (zh) | 基于soi工艺的漏/源区介质(pn结)隔离前栅p-mosfet射频开关超低损耗器件 | |
CN103762237A (zh) | 具有场板结构的横向功率器件 | |
CN204289461U (zh) | 基于soi工艺的背栅源漏半浮前栅mosfet射频开关低损耗器件 | |
CN103700702B (zh) | 漏/源区介质/pn结隔离前栅p-mosfet射频开关器件 | |
CN207425863U (zh) | 具有三段式埋氧层的半导体场效应晶体管 | |
CN202796956U (zh) | 一种基于部分耗尽型soi工艺的esd保护结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |