CN105845734A - P型动态阈值晶体管、制备方法及提高工作电压的方法 - Google Patents

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Abstract

本发明提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，该P型动态阈值晶体管至少包括：衬底结构，位于所述衬底结构上的n个阈值可调结构；所述阈值可调结构至少包含两个PMOS管和两个二极管，两个PMOS管共用体区，所述体区为P型重掺杂区；两个二极管共用P区，并以两个PMOS管共用的体区作为P区；所述第一二极管的P区与所述第一PMOS管的栅连接，所述第二二极管的P区与所述第二PMOS管的栅连接。本发明通过在两个PMOS管的栅体连接通路上各形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。

Description

P型动态阈值晶体管、制备方法及提高工作电压的方法
技术领域
本发明涉及半导体器件技术领域，特别是涉及一种P型动态阈值晶体管、制备方法及提高工作电压的方法。
背景技术
在整个半导体行业向新一代半导体器件的衍变过程中，芯片制造商面临着严峻的挑战。具体的讲，生产高性能芯片的制造商面临的挑战来自对速度更快、温度更低的芯片设计的需求。用于移动应用的芯片制造商需要的是功耗更小的半导体器件。为了应对这些挑战，大多数业界领先的器件制造商都选择了具有低功耗高速度的优势的绝缘体上硅(SOI，Silicon OnInsulator)技术。
随着半导体技术的不断发展，MOSFET(Metallic Oxide Semiconductor FieldEffecttransistor，金属氧化物半导体场效应晶体管)广泛应用于集成电路设计中。MOSFET是压控器件，当栅极偏置电压高于器件的阈值电压时，MOSFET沟道形成反型层，源极和漏极之间形成导电通道。当栅极电压低于阈值电压时，导电通道关闭，器件截至。在器件导通时，在栅极或源极施加信号，漏极会有相应的信号输出。半导体技术应用于射频技术领域时，由于寄生效应，如寄生电阻、寄生电容的影响，会影响器件的性能。半导体技术工艺的不断提高，使得器件的截止频率也不断提高。
绝缘体上硅的体区可以浮空，或者引出接到一个固定电势位上。当SOI体区电压升高时，器件阈值电压降低，可以有效的增大驱动电流。SOI动态阈值晶体管(DTMOS，DynamicThreshold Metal Oxide Semiconductor)是将体区和栅极相接，实现阈值电压的动态调整，其低功耗高性能的特点在射频电路设计领域具有一定的应用价值，适合对功耗要求苛刻，同时对性能也有一定要求的领域。该类型器件阈值动态可变，当器件开启时，体区电压升高，导致阈值降低，电流驱动能力提高，当器件处于关断状态时，具有较高的阈值电压，从而降低漏电流。然而体区与源、漏区形成的PN结，若栅极电压高于该PN结导通电压时，导致电流突然增大，引起功耗的增加。由于该寄生二极管的存在，导致动态阈值晶体管工作电压较低，一般在0.7V以下，因此不能与传统的晶体管共用电源电压，也限制了动态阈值晶体管的应用领域。
射频技术对功耗及性能相对敏感，尽管SOI DTMOS晶体管可以提供较低的功耗和较高的性能，但是其工作电压较低，对于工作电压较高时并不能直接使用。
因此，如何提高SOI动态阈值晶体管的工作电压已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，用于解决现有技术中SOI动态阈值晶体管的工作电压低，不能与传统的晶体管共用电源电压，限制应用领域等问题。
为实现上述目的及其他相关目的，本发明提供一种P型动态阈值晶体管，所述P型动态阈值晶体管至少包括：
衬底结构，位于所述衬底结构上的n个阈值可调结构，其中，n为大于等于1的自然数；
所述阈值可调结构至少包含两个PMOS管和两个二极管，其中，第一PMOS管和第二PMOS管的沟道区均为N型本征区，且两个PMOS管共用体区，所述体区为P型重掺杂区；第一二极管以所述第一PMOS管的沟道区作为N区，第二二极管以所述第二PMOS管的沟道区作为N区，且两个二极管共用P区，并以两个PMOS管共用的体区作为P区；所述第一二极管的N区与所述第一PMOS管的体区连接，所述第一二极管的P区与所述第一PMOS管的栅连接，所述第二二极管的N区与所述第二PMOS管的体区连接，所述第二二极管的P区与所述第二PMOS管的栅连接。
优选地，所述衬底结构至少包括半导体基底及位于所述半导体基底上的氧化层。
优选地，所述第一PMOS管还包括位于其沟道区和栅之间的栅氧化层，以及位于其沟道区两侧的源区和漏区；所述第二PMOS管还包括位于其沟道区和栅之间的栅氧化层，以及位于其沟道区两侧的源区和漏区；其中，所述第一PMOS管和所述第二PMOS管的栅均为P型重掺杂区，所述第一PMOS管和所述第二PMOS管的源区和漏区均为P型重掺杂区。
优选地，所述第一PMOS管和所述第一二极管通过通孔及金属连接，所述第二PMOS管和所述第二二极管通过通孔及金属连接。
优选地，所述第一PMOS管的源区和所述第二PMOS管的漏区通过通孔及金属连接，或者所述第一PMOS管的漏区和所述第二PMOS管的源区通过通孔及金属连接。
为实现上述目的及其他相关目的，本发明还提供一种P型动态阈值晶体管的制备方法，所述P型动态阈值晶体管的制备方法至少包括：
提供一衬底结构，根据需要在所述衬底结构上形成n个阈值可调结构，其中，n为大于等于1的自然数；
所述阈值可调结构的制备方法至少包括：
在所述衬底结构上制备N型本征区；
在所述N型本征区中进行P型重掺杂以分别形成第一PMOS管和第二PMOS管的源、漏区及体区，所述第一PMOS管和所述第二PMOS管的源、漏区之间为沟道区，所述第一PMOS管和所述第二PMOS管共用体区；所述第一PMOS管的沟道区和体区分别作为N区和P区形成第一二极管，所述第二PMOS管的沟道区和体区分别作为N区和P区形成第二二极管，所述第一二极管和所述第二二极管共用P区；所述第一二极管的N区与所述第一PMOS管的体区相连，所述第二二极管的N区与所述第二PMOS管的体区相连；
在所述第一PMOS管和所述第二PMOS管的沟道区上方形成栅氧化层，在所述栅氧化层上形成多晶硅层，对所述多晶硅层进行P型重掺杂以分别形成所述第一PMOS管和所述第二PMOS管的栅；
通过通孔和金属将所述第一二极管的P区与所述第一PMOS管的栅连接，同时将所述第二二极管的P区与所述第二PMOS管的栅连接。
为实现上述目的及其他相关目的，本发明还提供一种提高P型动态阈值晶体管工作电压的方法，所述P型动态阈值晶体管至少包含两个PMOS管，所述提高P型动态阈值晶体管工作电压的方法至少包括：
在第一PMOS管的栅和体区之间连接第一二极管，所述第一二极管的阴极连接所述第一PMOS管的栅，所述第一二极管的阳极连接所述第一PMOS管的体区；在第二PMOS管的栅和体区之间连接第二二极管，所述第二二极管的阴极连接所述第二PMOS管的栅，所述第二二极管的阳极连接所述第二PMOS管的体区；其中，所述第一PMOS管的体区为P型重掺杂区，同时作为所述第一二极管的P区，所述第一PMOS管的沟道区为N型本征区，同时作为所述第一二极管的N区；所述第二PMOS管的体区与所述第一PMOS管共用，同时作为所述第二二极管的P区与所述第一二极管共用，所述第二PMOS管的沟道区为N型本征区，同时作为所述第二二极管的P区；以使所述第一PMOS管与所述第二PMOS管共用的体区电压升高，进而降低阈值电压、提高驱动电流，实现工作电压的提高。
如上所述，本发明的P型动态阈值晶体管、制备方法及提高工作电压的方法，具有以下有益效果：
本发明的P型动态阈值晶体管、制备方法及提高工作电压的方法通过在两个PMOS管的栅体连接通路上各形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。
附图说明
图1显示为本发明实施例一和实施例三的P型动态阈值晶体管版图的俯视示意图。
图2显示为本发明实施例一和实施例三的P型动态阈值晶体管版图的AA’向剖视示意图。
图3显示为本发明实施例二的P型动态阈值晶体管的多插指结构版图。
图4显示为本发明实施例四的提高P型动态阈值晶体管工作电压的方法的原理示意图。
元件标号说明
1 P型动态阈值晶体管
11 衬底结构
111 半导体基底
112 氧化层
12 第一PMOS管
121 第一PMOS管的沟道区
122 第一PMOS管的栅氧化层
123 第一PMOS管的栅
124 第一PMOS管的源区
125 第一PMOS管的漏区
126 第一PMOS管的体区
13 第一二极管
131 第一二极管的N区
132 第一二极管的P区
14 第二PMOS管
141 第二PMOS管的沟道区
142 第二PMOS管的栅氧化层
143 第二PMOS管的栅
144 第二PMOS管的源区
145 第二PMOS管的漏区
146 第二PMOS管的体区
15 第二二极管
151 第二二极管的N区
152 第二二极管的P区
16 通孔
17 金属
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1～图2所示，本发明提供一种P型动态阈值晶体管1，所述P型动态阈值晶体管1至少包括：衬底结构11，位于所述衬底结构11上的n个阈值可调结构，其中，n为大于等于1的自然数。本实施例的P型动态阈值晶体管1仅包括1个阈值可调结构，以下仅针对具有1个阈值可调结构的P型动态阈值晶体管进行介绍。
如图2所示，所述衬底结构11位于底层，作为制备半导体器件的基片。具体地，如图2所示，在本实施例中，所述衬底结构11至少包括半导体基底111及位于所述半导体基底111上的氧化层112。所述半导体基底111包括但不限于硅、二氧化硅等材料。所述衬底结构11还可以包括其他提高器件性能的半导体层，不以本实施例为限。在本实施例中，阈值可调结构至少包含两个PMOS管和两个二极管。两个PMOS管分别为第一PMOS管12和第二PMOS管14，两个二极管分别为第一二极管13和第二二极管15。所述第一PMOS管12和所述第一二极管13通过通孔16及金属17连接，所述第二PMOS管14和所述第二二极管15也通过通孔16及金属17连接。如图1～图2所示，第一PMOS管12和第二PMOS管14对称位于所述衬底结构11上，第一PMOS管12包括沟道区121、栅氧化层122、栅123、源区124、漏区125、以及体区126；第二PMOS管14包括沟道区141、栅氧化层142、栅143、源区144、漏区145、以及体区146。具体地，如图2所示，第一PMOS管的沟道区121和第二PMOS管的沟道区141对称位于所述衬底结构11上，且两者均为N型本征区；第一PMOS管的栅氧化层122位于第一PMOS管的沟道区121上，第二PMOS管的栅氧化层142位于第二PMOS管的沟道区141上，在本实施例中，第一PMOS管的栅氧化层122和第二PMOS管的栅氧化层142均采用高介电常数的材料。第一PMOS管的栅123位于第一PMOS管的栅氧化层122上方，第二PMOS管的栅143位于第二PMOS管的栅氧化层142上方，第一PMOS管的栅123和第二PMOS管的栅143均为P型重掺杂的多晶硅，其中右侧部分均未进行P型重掺杂以起到隔离的作用。如图1和图2所示，第一PMOS管的源区124和漏区125分别位于其沟道区121的两侧，第二PMOS管的源区144和漏区145分别位于其沟道区141的两侧，在本实施例中，第一PMOS管的源区124和漏区125以及第二PMOS管的源区144和漏区145为第一P型重掺杂区。第一PMOS管的体区126与其沟道区121连接，第二PMOS管的体区146与其沟道区141连接，在本实施例中，第一PMOS管的体区126和第二PMOS管的体区146为第二P型重掺杂区。第一二极管13和第二二极管15对称位于所述衬底结构11上，第一二极管13包括N区131和P区132，第一二极管的P区132与第一二极管的N区131连接，形成PN结；第二二极管15包括N区151和P区152，第二二极管的N区151与第二二极管的P区152连接，形成PN结。第一二极管的P区132与第一PMOS器件的栅123通过通孔16及金属17连接，第二二极管的P区152与第二PMOS器件的栅143同样通过通孔16及金属17连接。
其中，第一PMOS管的沟道区121和第二PMOS管的沟道区141均为N型本征区，且第一PMOS管12和第二PMOS管14共用体区，第一PMOS管的体区126和第二PMOS管的体区146为共用的P型重掺杂区。第一二极管13以所述第一PMOS管的沟道区121作为第一二极管的N区131，第二二极管15以所述第二PMOS管的沟道区141作为第二二极管的N区151，且第一二极管13和第二二极管15共用P区，并以共用的第一PMOS管的体区126和第二PMOS管的体区146作为P区。所述第一二极管的N区131与所述第一PMOS管的体区126连接，所述第一二极管的P区132与所述第一PMOS管的栅123连接，所述第二二极管的N区151与所述第二PMOS管的体区146连接，所述第二二极管的P区152与所述第二PMOS管的栅143连接。
需要说明的是，虽然图中未示出，但所述第一PMOS管的源区124和所述第二PMOS管的漏区145通过通孔及金属连接在一起，或者所述第一PMOS管的漏区125和所述第二PMOS管的源区144通过通孔及金属连接在一起。
实施例二
如图3所示，在本实施例中，提供一种多插指结构的P型动态阈值晶体管，来满足射频晶体管的增益和功率要求。
具体地，所述多插指结构的P型动态阈值晶体管包括n个阈值可调结构，n为大于等于1的自然数。在本实施例中，n取值为2，在实际设计中，以增益和功率的要求来确定n的具体值，不以本实施例为限。每个阈值可调结构中所包含的两个PMOS管及两个二极管的结构和连接关系与实施例一一致，在此不一一赘述。
实施例三
如图1和图2所示，本发明还提供一种P型动态阈值晶体管的制备方法，所述P型动态阈值晶体管的制备方法至少包括：
提供一衬底结构11，根据需要在所述衬底结构11上形成n个阈值可调结构，其中，n为大于等于1的自然数。对于n的取值，在实际设计中，以增益和功率的要求来确定。
所述阈值可调结构的制备方法至少包括：
首先，在所述衬底结构11上制备N型本征区。具体地，如图2所示，在本实施例中，所述衬底结构11包括半导体基底111及位于所述半导体基底111上的氧化层112。所述衬底结构11还可以包括其他提高器件性能的半导体层，不以本实施例为限。
其次，在所述N型本征区中进行N型重掺杂以分别形成第一PMOS管12和第二PMOS管14的源、漏区及体区。所述第一PMOS管的源区124和漏区125之间为其沟道区121，所述第二PMOS管的源区144和漏区145之间为其沟道区141，所述第一PMOS管12和所述第二PMOS管14共用体区。所述第一PMOS管的沟道区121和体区126分别作为N区131和P区132形成第一二极管13，所述第二PMOS管的沟道区141和体区146分别作为N区151和P区152形成第二二极管15，所述第一二极管13和所述第二二极管15共用P区。所述第一二极管的N区131与所述第一PMOS管的体区126相连，所述第二二极管的N区151与所述第二PMOS管的体区146相连。具体地，如图2所示，在本实施例中，在所述N型本征区中进行第一次P型重掺杂以同时形成第一PMOS管12和第二PMOS管的源、和漏区(图2中未显示)，然后在所述N型本征区中进行第二次P型重掺杂形成共用的所述第一PMOS管的体区126和第二PMOS管的体区146，同时作为P区和N型本征区形成两个PN结，即第一二极管13和第二二极管15，其中两次P型重掺杂后的N型本征区被隔离为两部分，分别作为第一二极管13和第二二极管15的N区。当然，两次P型重掺杂的顺序也可以反过来，并不影响制备效果。
再次，在所述第一PMOS管和所述第二PMOS管的沟道区121、141上方同时形成栅氧化层122、142，在所述栅氧化层122、142上形成多晶硅层，对所述多晶硅层进行P型重掺杂以分别形成所述第一PMOS管的栅123和所述第二PMOS管的栅143。具体地，在所述第一PMOS管的沟道区121和所述第二PMOS管的沟道区141上方沉积高介电常数材料以分别形成第一PMOS管的栅氧化层122和第二PMOS管的栅氧化层142。在所述栅氧化层122、142上沉积多晶硅层，对所述多晶硅层进行P型重掺杂以形成第一PMOS管的栅氧化层122和第二PMOS管的栅氧化层142，其中，与所述体区126、146临近部分的多晶硅层未进行P型重掺杂，以将第一次P型掺杂与第二次P型掺杂隔离。
最后，通过通孔16和金属17将所述第一二极管的P区132与所述第一PMOS管的栅123连接，同时将所述第二二极管的P区152与所述第二PMOS管的栅143连接。
另外，所述第一PMOS管的体区126通过STI(Shallow Trench Isolation，浅沟道隔离)与其他器件隔离，所述第二PMOS管的体区146通过STI与其他器件隔离。
实施例四
如图4所示，本发明还提供一种提高P型动态阈值晶体管工作电压的方法，所述P型动态阈值晶体管至少包含两个PMOS管，所述提高P型动态阈值晶体管工作电压的方法至少包括：
在第一PMOS管的栅123和体区126之间连接第一二极管13，所述第一二极管13的阴极连接所述第一PMOS管的栅123，所述第一二极管13的阳极连接所述第一PMOS管的体区126；在第二PMOS管的栅143和体区146之间连接第二二极管15，所述第二二极管15的阴极连接所述第二PMOS管的栅143，所述第二二极管15的阳极连接所述第二PMOS管15的体区。其中，所述第一PMOS管的体区126为P型重掺杂区，同时作为所述第一二极管的P区132，所述第一PMOS管的沟道区121为N型本征区，同时作为所述第一二极管的N区131；所述第二PMOS管的体区146与所述第一PMOS管共用，同时作为所述第二二极管的P区152与所述第一二极管共用，所述第二PMOS管的沟道区141为N型本征区，同时作为所述第二二极管的N区151；以使所述第一PMOS管12与所述第二PMOS管14共用的体区电压升高，进而降低阈值电压、提高驱动电流，实现工作电压的提高。
具体地，如图4所示，所述第一二极管13反偏于所述第一PMOS管12的栅、体连接通路上，所述第二二极管15反偏于所述第二PMOS管14的栅、体连接通路上；当栅极电压为正电压，并达到两个PMOS管的阈值电压时，两个PMOS管开启，栅极电压的变化将影响沟道区的电压；由于PN结可以承受较大电压，流经两个二极管的电流很小，两个二极管不导通，相当于在两个PMOS管的栅、体之间各接入一个电容器件，当栅极电压增大(即正电压绝对值增大)时，沟道区电压也随之增大，而体区与沟道区相连，因此体区电压能够得到一定提升；同时，由于栅极电压和体区电压均增大时，两个PMOS管的阈值电压降低，其驱动电流也得到了提高，从而使本发明的P型动态阈值晶体管工作电压提高，达到0.7V左右，能够与传统的晶体管共用电源电压，扩展了P型动态阈值晶体管的应用领域。
综上所述，本发明提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，通过在两个PMOS管的栅体连接通路上各形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种P型动态阈值晶体管，其特征在于，所述P型动态阈值晶体管至少包括：
衬底结构，位于所述衬底结构上的n个阈值可调结构，其中，n为大于等于1的自然数；
所述阈值可调结构至少包含两个PMOS管和两个二极管，其中，第一PMOS管和第二PMOS管的沟道区均为N型本征区，且两个PMOS管共用体区，所述体区为P型重掺杂区；第一二极管以所述第一PMOS管的沟道区作为N区，第二二极管以所述第二PMOS管的沟道区作为N区，且两个二极管共用P区，并以两个PMOS管共用的体区作为P区；所述第一二极管的N区与所述第一PMOS管的体区连接，所述第一二极管的P区与所述第一PMOS管的栅连接，所述第二二极管的N区与所述第二PMOS管的体区连接，所述第二二极管的P区与所述第二PMOS管的栅连接。
2.根据权利要求1所述的P型动态阈值晶体管，其特征在于，所述衬底结构至少包括半导体基底及位于所述半导体基底上的氧化层。
3.根据权利要求1所述的P型动态阈值晶体管，其特征在于，所述第一PMOS管还包括位于其沟道区和栅之间的栅氧化层，以及位于其沟道区两侧的源区和漏区；所述第二PMOS管还包括位于其沟道区和栅之间的栅氧化层，以及位于其沟道区两侧的源区和漏区；其中，所述第一PMOS管和所述第二PMOS管的栅均为P型重掺杂区，所述第一PMOS管和所述第二PMOS管的源区和漏区均为P型重掺杂区。
4.根据权利要求1所述的P型动态阈值晶体管，其特征在于，所述第一PMOS管和所述第一二极管通过通孔及金属连接，所述第二PMOS管和所述第二二极管通过通孔及金属连接。
5.根据权利要求1所述的P型动态阈值晶体管，其特征在于，所述第一PMOS管的源区和所述第二PMOS管的漏区通过通孔及金属连接，或者所述第一PMOS管的漏区和所述第二PMOS管的源区通过通孔及金属连接。
6.一种P型动态阈值晶体管的制备方法，其特征在于，所述P型动态阈值晶体管的制备方法至少包括：
提供一衬底结构，根据需要在所述衬底结构上形成n个阈值可调结构，其中，n为大于等于1的自然数；
所述阈值可调结构的制备方法至少包括：
在所述衬底结构上制备N型本征区；
在所述N型本征区中进行P型重掺杂以分别形成第一PMOS管和第二PMOS管的源、漏区及体区，所述第一PMOS管和所述第二PMOS管的源、漏区之间为沟道区，所述第一PMOS管和所述第二PMOS管共用体区；所述第一PMOS管的沟道区和体区分别作为N区和P区形成第一二极管，所述第二PMOS管的沟道区和体区分别作为N区和P区形成第二二极管，所述第一二极管和所述第二二极管共用P区；所述第一二极管的N区与所述第一PMOS管的体区相连，所述第二二极管的N区与所述第二PMOS管的体区相连；
在所述第一PMOS管和所述第二PMOS管的沟道区上方形成栅氧化层，在所述栅氧化层上形成多晶硅层，对所述多晶硅层进行P型重掺杂以分别形成所述第一PMOS管和所述第二PMOS管的栅；
通过通孔和金属将所述第一二极管的P区与所述第一PMOS管的栅连接，同时将所述第二二极管的P区与所述第二PMOS管的栅连接。
7.一种提高P型动态阈值晶体管工作电压的方法，所述P型动态阈值晶体管至少包含两个PMOS管，其特征在于，所述提高P型动态阈值晶体管工作电压的方法至少包括：
在第一PMOS管的栅和体区之间连接第一二极管，所述第一二极管的阴极连接所述第一PMOS管的栅，所述第一二极管的阳极连接所述第一PMOS管的体区；在第二PMOS管的栅和体区之间连接第二二极管，所述第二二极管的阴极连接所述第二PMOS管的栅，所述第二二极管的阳极连接所述第二PMOS管的体区；其中，所述第一PMOS管的体区为P型重掺杂区，同时作为所述第一二极管的P区，所述第一PMOS管的沟道区为N型本征区，同时作为所述第一二极管的N区；所述第二PMOS管的体区与所述第一PMOS管共用，同时作为所述第二二极管的P区与所述第一二极管共用，所述第二PMOS管的沟道区为N型本征区，同时作为所述第二二极管的N区；以使所述第一PMOS管与所述第二PMOS管共用的体区电压升高，进而降低阈值电压、提高驱动电流，实现工作电压的提高。
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