CN103681855A - 半导体器件 - Google Patents

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Abstract

本发明提供了一种保证高电压半导体器件所需的击穿电压特性和比导通电阻特性两者的半导体器件，且半导体器件包括：在衬底之上的栅极；形成在栅极的一侧处的源极区；形成在栅极的另一侧处的漏极区；以及形成在栅极之下在源极区与漏极区之间的多个器件隔离膜。

Description

半导体器件
相关申请的交叉引用
本申请要求2012年8月31日提交的申请号为10-2012-0096623的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件制造技术，且更具体而言涉及一种高电压MOS晶体管。
背景技术
横向双扩散MOS（laterally double-diffused MOS，LDMOS）晶体管作为一种高电压MOS晶体管比双极性晶体管有优势，因为LDMOS晶体管具有高输入阻抗和功率增益，且用于驱动LDMOS晶体管的电路非常简单。另外，由于LDMOS晶体管是单极性器件，因此LDMOS晶体管的优势在于，LDMOS晶体管在关断操作中不会出现因为少数载流子复合而导致的延迟。出于这些原因，LDMOS晶体管广泛应用于各种功率器件，包括集成电路（IC）、功率转换器、马达控制器以及汽车功率器件。
图1是示出根据现有技术的横向双扩散MOS（LDMOS）晶体管的截面图。图1示出两个N沟道横向双扩散MOS晶体管相对于体拾取区（bulk pick-up region）对称地布置在衬底上的结构。
参考图1，根据现有技术的N沟道横向双扩散MOS晶体管包括：N型深阱12，所述N型深阱12形成在P型衬底11上；N阱14和P阱16，所述N阱14和P阱16都形成在N型深阱12中；N型源极区17和P型体拾取区18，所述N型源极区17和P型体拾取区18都形成在P阱16中；N型漏极区15，所述N型漏极区15形成在N型阱14中；栅电极20，所述栅电极20形成在衬底11之上N型源极区17的端部与N型漏极区15的前方之间；以及绝缘层21，所述绝缘层21被***在栅电极20与P型衬底11之间。在本文中，绝缘层21包括栅绝缘膜19和场氧化物膜13。
如本领域周知，设计高电压MOS晶体管的工艺基本上需要最小化晶体管的比导通电阻（specific on-resistance，Rsp），同时保持击穿电压（breakdown voltage，BV）处于高电平。
在现有技术中用来提高高电压MOS晶体管的击穿电压（BV）的方法包括以下步骤：减小与漂移区D相对应的杂质区（例如，N型深阱12）的杂质掺杂浓度，增加场氧化物膜13的长度以增加漂移区D的长度，或者将P型杂质层引入到与漂移区D相对应的N型深阱12中。供作参考，栅电极20与P阱16重叠的区域用作沟道区C，而从沟道区C的端部到漏极区15的范围内的区域被称作为漂移区D。
然而，上述方法不可避免地涉及N沟道横向双扩散MOS晶体管的比导通电阻（Rsp）的增加，由此减小晶体管的比导通电流。相反，为了减小晶体管的比导通电阻，当增加与漂移区D相对应的杂质区的杂质掺杂浓度，或减小漂移区D的长度时，晶体管的击穿电压（BV）特性将会恶化。
如上所述，击穿电压（BV）特性与比导通电阻（Rsp）特性具有折衷关系。因此，迫切需要一种可以保持高电压MOS晶体管所需的击穿电压（BV）特性和所需的比导通电阻（Rsp）特性两者的方法。
发明内容
本发明的示例性实施例涉及一种可保持高电压MOS晶体管所需的击穿电压和比导通电阻特性两者的半导体器件。
根据本发明的一个示例性实施例，一种半导体器件可以包括：栅极，所述栅极形成在衬底之上；源极区，所述源极区形成在栅极的一侧处；漏极区，所述漏极区形成在栅极的另一侧处；以及多个器件隔离膜，所述多个器件隔离膜形成在栅极之下在源极区与漏极区之间。
根据本发明的另一个示例性实施例，一种半导体器件可以包括：第二导电类型深阱所述第二导电类型深阱形成在衬底之上；第一导电类型阱，所述第一导电类型阱形成在第二导电类型深阱中；栅极，所述栅极形成在衬底之上以便与第一导电类型阱部分地重叠；第二导电类型源极区，所述第二导电类型源极区形成在栅极的一侧处的第一导电类型阱中；第二导电类型漏极区，所述第二导电类型漏极区位于栅极的另一侧处的第二导电类型深阱中；以及多个器件隔离膜，所述多个器件隔离膜形成在栅极之下的第二导电类型深阱中。
根据本发明的另一个示例性实施例，一种半导体器件可以包括：第一导电类型衬底；第一导电类型第一阱和第二导电类型第二阱，所述第一导电类型第一阱和第二导电类型第二阱形成在第一导电类型衬底之上；栅极，所述栅极形成在第一导电类型衬底之上以便与第一导电类型第一阱和第二导电类型第二阱重叠；第二导电类型源极区，所述第二导电类型源极区形成在栅极的一侧处的第一导电类型第一阱中；第二导电类型漏极区，所述第二导电类型漏极区形成在栅极的另一侧处的第二导电类型第二阱中；以及多个器件隔离膜，所述多个器件隔离膜形成在栅极之下的第二导电类型第二阱中。
附图说明
图1是示出根据现有技术的横向双扩散MOS晶体管的截面图。
图2是示出根据本发明的第一示例性实施例的横向双扩散MOS晶体管的截面图。
图3是示出根据本发明的第二示例性实施例的横向双扩散MOS晶体管的截面图。
图4A至图4E是示出根据本发明的一个示例性实施例的用于制造横向双扩散MOS晶体管的方法的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限于本文所列的实施例。确切地说，提供这些实施例使得本说明书清楚且完整，并向本领域技术人员充分地传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。应当容易理解的是，本发明中的“在...上”和“在…之上”的意思应以最广泛方式解释，从而“在...上”不仅意指“直接在某物上”而且也意指在具有中间特征或中间层的情况下的“在某物上”，且“在…之上”不仅意指直接在某物顶部上，而且也意指在具有中间特征或中间层的情况下的在某物顶部上。还应注意，在本发明书中，“连接/耦接”是指一个部件不仅可以与另一个部件直接耦接，而且也可以经由中间部件而与另一个部件间接耦接。另外，只要没有在句子中明确提及，单数形式可以包括复数形式。
本发明的以下示例性实施例提供了一种既可以保持高电压MOS晶体管所需的击穿电压（BV）特性也可以保持比导通电阻（Rsp）特性的半导体器件。根据本发明的实施例的半导体器件的特征在于与栅电极重叠的器件隔离膜，所述器件隔离膜被划分成多个部分，使得引起栅电极与漏极区之间的电场以提高器件的击穿电压，同时在所述多个器件隔离膜之间引起积累层以减小器件的比导通电阻（Rsp）。
下文中，将以应用了本发明的特征的N沟道横向双扩散MOS（LDMOS）晶体管为例子来进行描述。因此，在以下描述中，第一导电类型对应于P型，且第二导电类型对应于N型。在将本发明的特征应用于P沟道横向双扩散MOS晶体管的情况下，第一导电类型对应于N型，且第二导电类型对应于P型。
图2是示出根据本发明的第一示例性实施例的横向双扩散MOS晶体管的截面图。图2示出两个N沟道横向双扩散MOS晶体管相对于体拾取区对称地布置在衬底上的结构。
如图2所示，根据本发明的第一示例性实施例的横向双扩散MOS晶体管包括：形成在衬底101之上的第二导电类型深阱103和第二导电类型掩埋杂质层102；形成在第二导电类型深阱103中的第一导电类型第一阱104；形成在第一导电类型第一阱104中的一对第二导电类型源极区109和第一导电类型体拾取区110；形成在第二导电类型深阱103中的第二导电类型第二阱105；形成在第二导电类型第二阱105中的第二导电类型漏极区111；形成在衬底101上的栅极G；以及形成在第二导电类型深阱103中的位于栅极G之下的多个器件隔离膜112和113。在本文中，第一导电类型第一阱104与栅极G重叠的区域用作沟道区C，且从栅极G之下的第二导电类型深阱103中的第一导电类型第一阱104的侧壁至第二导电类型漏极区111的范围内的区域被称作为漂移区D。
衬底101可以包括单晶硅。因此，衬底101可以是SOI（绝缘体上硅）衬底，包括以体硅衬底或支撑衬底、掩埋绝缘层以及外延层（例如，外延硅层）的顺序沉积的体硅衬底或支撑衬底、掩埋绝缘层和外延层。替选地，衬底101可以是掺杂有第一导电类型杂质的衬底。
第二导电类型深阱103可以具有比第一导电类型阱104、第二导电类型第二阱105或第二导电类型掩埋杂质层102的杂质掺杂浓度低的杂质掺杂浓度，以改善器件的击穿电压特性。因此，当采用不会恶化器件的比导通电阻特性的方式来减小第二导电类型深阱103的杂质掺杂浓度时，可以改善器件的击穿电压特性。
第二导电类型掩埋杂质层102位于第二导电类型深阱103之下，且用来防止耗尽区（depletion region）在相对于衬底101的长度大体垂直的方向上从第一导电类型第一阱104过度延伸至第二导电类型第二阱105，由此改善器件的击穿电压特性。出于此目的，第二导电类型掩埋杂质层102的杂质掺杂浓度可以高于第二导电类型深阱103、第一导电类型第一阱104或第二导电类型第二阱105的杂质掺杂浓度。
第一导电类型第一阱104和第二导电类型第二阱105在相对于衬底101的长度的水平方向上彼此以预定间距而间隔开。在本文中，第一导电类型第一阱104与第二导电类型第二阱105之间的间距可以与漂移区D的长度相对应。第一导电类型第一阱104或第二导电类型第二阱105的杂质掺杂浓度可以高于第二导电类型深阱103的杂质掺杂浓度。
形成在衬底101之上的栅极G可以是栅绝缘膜106与栅电极107的层叠。栅绝缘膜106可以是选自氧化物膜、氮化物膜、氮氧化物膜以及它们的层叠中的任何一种。栅绝缘膜106的厚度可以由操作电压来控制。栅电极107可以包括诸如硅膜或硅锗膜的半导体膜和/或诸如金属膜、金属氧化物膜、金属氮化物膜或金属硅化物膜的金属性膜。另外，在栅极G的侧壁上形成有间隔件108。间隔件108包括绝缘膜。
一对第二导电类型源极区109形成在第一导电类型第一阱104中，以便与栅极G的一侧对准，且第一导电类型体拾取区110形成在第一导电类型第一阱104中的第二导电类型源极区109之间。每个第二导电类型源极区109可以具有轻掺杂漏极（LDD）结构，且第一导电类型体拾取区110可以具有高于第一阱104的杂质掺杂浓度。第二导电类型漏极区111形成在距栅极G的另一侧的一定距离处，且第二导电类型漏极区111形成在第二导电类型第二阱105中。第二导电类型漏极区111的杂质掺杂浓度可以高于第二导电类型第二阱105的杂质掺杂浓度。
多个器件隔离膜112和113彼此相距一定距离地形成在第二导电类型深阱103中且在栅极G之下。器件隔离膜112和113每个都可以包括通过浅沟槽隔离（STI）工艺形成的结构。通过STI工艺形成的结构的优点在于，与根据现有技术的LOCOS（硅局部氧化）工艺形成的场氧化物膜相比，可以容易地控制深度、线宽以及间隔。因此，当利用STI工艺时，与通过LOCOS工艺形成的场氧化物膜相比，多个器件隔离膜112和113可以更有效地形成在有限的空间中。
器件隔离膜112（替选地，被称作为第一器件隔离膜112）和器件隔离膜113（替选地，被称作为第二器件隔离膜113）可以在相对于衬底101的长度的水平方向上彼此以预定间距而布置。在多个器件隔离膜112和113之中，布置成最靠近第二导电类型漏极区111的第一器件隔离膜112被形成为与第二导电类型漏极区111接触。因此，形成为与第二导电类型漏极区111接触的第一器件隔离膜112可以与栅极G的一部分重叠。在本文中，在多个器件隔离膜112和113之中，形成为与第二导电类型漏极区111接触的第一器件隔离膜112优选地被形成为具有更大的线宽和深度。这改善了器件的击穿电压特性同时分散电场，因为形成在第一器件隔离膜112与第二器件隔离膜113之间的第二导电类型深阱103之上的栅绝缘膜106的部分可以抵抗设定的击穿电压。
多个器件隔离膜112和113可以具有相同的线宽，或者多个器件隔离膜112和113的线宽可以随着从第二导电类型漏极区111朝向第二导电类型源极区109的方向而逐渐减小。具体地，第一器件隔离膜112和第二器件隔离膜113分别具有第一线宽CD1和第二线宽CD2，其中第一线宽CD1和第二线宽CD2可以相同，或者第二线宽CD2可以比第一线宽CD1短。
多个器件隔离膜112和113相对于衬底101的表面可以具有大于第二导电类型源极区109且大于第二导电类型漏极区111的深度。多个器件隔离膜112和113可以具有小于第一导电类型第一阱104且小于第二导电类型第二阱105的深度。此外，多个器件隔离膜112和113可以具有相同深度，或多个器件隔离膜112和113的深度可以随着从第二导电类型漏极区111朝向第二导电类型源极区109的方向而逐渐减小。具体地，第一器件隔离膜112和第二器件隔离膜113分别具有第一深度D1和第二深度D2，其中第一深度D1和第二深度D2的深度可以相同，或第二深度D2的深度可以比第一深度D1的深度短。
根据本发明的上述第一示例性实施例，多个器件隔离膜112和113形成在栅极G之下在第二导电类型深阱103中，且因此可以同时改善器件的击穿电压特性和比导通电阻特性。
在下文中，将对可通过形成多个器件隔离膜112和113来同时改善器件的击穿电压特性和比导通电阻特性的本发明的原理进行详细描述。
在本发明中，击穿电压是指在将高电压施加到第二导电类型漏极区111，并且将接地电压施加到栅极G的状态下，在第二导电类型漏极区111与第二导电类型源极区109之间测量的电压。由于施加到第二导电类型漏极区111的高电压，所以耗尽区从第二导电类型漏极区111延伸，同时电场增大。在如图1中所示的现有技术中，因为一个场氧化物膜（或器件隔离膜）形成在N型漏极区15与N型源极区17之间，因此所产生的电场从漏极区15集中在N型源极区17上，由此使器件的击穿电压特性恶化。
然而，在本发明的实施例中，在第二导电类型漏极区111与相邻于所述多个器件隔离膜112和113之间的第二导电类型深阱103而形成的栅极G的部分之间形成电场。因此，在第二导电类型漏极区111与栅极G之间产生的电场可释放由从第二导电类型漏极区111延伸的耗尽区所导致的电场，由此将集中在第二导电类型源极区109上的所产生的电场分散到第二导电类型漏极区111，从而改善器件的击穿电压特性。
因此，不同于现有技术，可以在不减小与漂移区D相对应的杂质区（例如，第二导电类型深阱103）的杂质掺杂浓度的情况下改善器件的击穿电压特性。因此，可以防止由于第二导电类型深阱103的杂质掺杂浓度的减小而导致的器件的比导通电阻特性恶化。另外，可以在不增加漂移区D的长度的情况下（即，在不增加场氧化物膜或器件隔离膜的长度的情况下）改善器件的击穿电压特性。因此，可以防止可能由于漂移区D的长度增加所导致的电流路径增加，由此防止比导通电阻特性恶化。另外，可以通过将具有不同导电类型的杂质层引入与漂移区D相对应的杂质区（例如，第二导电类型深阱103）来改善器件的击穿电压特性。因此，可以通过控制杂质层的引入来减少工艺步骤的数目，且可以防止由可具有不同导电类型的深阱103和杂质层之间的电位势垒引起的比导通电阻特性恶化。
当将偏压施加到栅极G时，在与栅极G重叠的第一导电类型第一阱104的表面上形成由反型层（an inversion layer）引起的沟道，并且在与栅极G重叠的第二导电类型深阱103的表面上、以及多个器件隔离膜112和113的表面上形成积累层。在本文中，反型层和积累层用作第二导电类型源极区109与第二导电类型漏极区111之间的电流路径。
在如图1所示的现有技术中，通过N型漏极区15与N型源极区17之间的积累所致的电流路径被形成为沿着场氧化物膜的底部的平面结构。然而，在本发明中，多个器件隔离膜112和113呈现出由积累层引起的加宽电流路径的效应。具体地，因为在多个器件隔离膜112和113之间的第二导电类型深阱103的部分与栅绝缘膜106接触，所以在多个器件隔离膜112和113之间形成具有导电性比形成在多个器件隔离膜112和113的表面上但在栅极G之下的积累层部分的导电性高的积累层部分，使得由积累层引起的电流路径加宽。因此，改善了第二导电类型漏极区111与第二导电类型源极区109之间的电流传输，同时器件的比导通电阻减小。
因此，根据本发明，多个器件隔离膜112和113形成在第二导电类型漏极区111与第二导电类型源极区109之间的栅极G之下的第二导电类型深阱103中，且因此可以在不需要利用现有技术方法（不可避免地涉及比导通电阻增加）的情况下改善器件的击穿电压特性。同时，电流路径可以通过多个器件隔离膜112和113而加宽，由此改善器件的比导通电阻特性。
图3是示出根据本发明的第二实施例的横向双扩散MOS晶体管的截面图。图3说明两个N沟道横向双扩散MOS晶体管相对于体拾取区对称地布置在衬底上的结构。
如图3所示，根据本发明的第二示例性实施例的横向双扩散MOS晶体管包括：形成在第一导电类型衬底201上的掩埋杂质层202；形成在第一导电类型衬底201中的第一导电类型第一阱204；形成在第一导电类型第一阱204中的一对第二导电类型源极区209和第一导电类型体拾取区210；形成在第一导电类型衬底201中的第二导电类型第二阱205；形成在第二导电类型第二阱205中的第二导电类型漏极区211；形成在第一导电类型衬底201上的栅极G；以及在栅极G之下且在第二导电类型第二阱205中的多个器件隔离膜212和213。在本文中，第一导电类型第一阱204与栅极G重叠的区域用作沟道区C，且从栅极G之下的第一导电类型第一阱204的侧壁到第二导电类型漏极区211的范围内的区域被称作为漂移区D。
衬底201可以包括单晶硅。因此，衬底201可以是SOI（绝缘体上硅）衬底，包括以体硅衬底或支撑衬底、掩埋绝缘层和外延层（例如，外延硅层）的顺序沉积的体硅衬底或支撑衬底、掩埋绝缘层和外延层。
掩埋杂质层202位于第一导电类型衬底201上，且用来防止耗尽区在相对于衬底201的长度的向上倾斜方向上，从第一导电类型第一阱204和第二导电类型第二阱205过度延伸，由此改善器件的击穿电压特性。
第一导电类型第一阱204和第二导电类型第二阱205可以在相对于衬底201的长度的水平方向上彼此以预定距离而布置。替选地，第一导电类型第一阱204和第二导电类型第二阱205也可以被布置成使得彼此面对的第一导电类型第一阱204的侧壁和第二导电类型第二阱205的侧壁彼此相邻。当第一导电类型第一阱204和第二导电类型第二阱205在相对于衬底201的长度的水平方向上彼此以预定距离而形成时，可以改善器件的击穿电压特性。当第一导电类型第一阱204和第二导电类型第二阱205彼此相邻地形成时，可以改善器件的比导通电阻特性。
形成在衬底201上的栅极G可以是栅绝缘膜206与栅电极207的层叠。栅绝缘膜206可以是选自氧化物膜、氮化物膜、氮氧化物膜以及它们的层叠中的任何一种。栅绝缘膜206的厚度可通过操作电压来控制。栅电极207可以包括诸如硅膜或硅锗膜的半导体膜和/或诸如金属膜、金属氧化物膜、金属氮化物膜或金属硅化物膜的金属性膜。另外，在栅极G的侧壁上形成有间隔件208。间隔件208包括绝缘膜。
一对第二导电类型源极区209形成在第一导电类型第一阱204中，以便与栅极G的一侧对准，且第一导电类型体拾取区210形成在第一导电类型第一阱204中的第二导电类型源极区209之间。每个第二导电类型源极区209可以具有轻掺杂漏极（LDD）结构，且第一导电类型体拾取区210可以具有高于第一导电类型第一阱204的杂质掺杂浓度。
第二导电类型漏极区211形成在距栅极G的另一侧的一定距离处，且第二导电类型漏极区211形成在第二导电类型第二阱205中。第二导电类型漏极区211的杂质掺杂浓度可以高于第二导电类型第二阱205的杂质掺杂浓度。
多个器件隔离膜212和213彼此以一定距离形成在第二导电类型第二阱205中且在栅极G之下。器件隔离膜212和213每个可以包括通过STI（浅沟槽隔离）工艺形成的结构。通过STI工艺形成的结构具有的优点在于，与根据现有技术的LOCOS（硅局部氧化）形成的场氧化物膜相比，可以容易地控制深度、线宽以及间隔。因此，当利用STI工艺时，与通过LOCOS工艺形成的场氧化物膜相比，多个器件隔离膜212和213可更有效地形成在有限的空间中。
器件隔离膜212（替选地，被称作为第一器件隔离膜212）和器件隔离膜213（替选地，被称作为第二器件隔离膜213）可以在相对于衬底201的长度的水平方向上，彼此以预定间隔而布置。在多个器件隔离膜212和213之中，被布置成最靠近漏极区211的第一器件隔离膜212被形成为与第二导电类型漏极区211接触。因此，被形成为与第二导电类型漏极区211接触的第一器件隔离膜212可以与栅极G的一部分重叠。在本文中，在多个器件隔离膜212和213之中，被形成为与第二导电类型漏极区211接触的第一器件隔离膜212优选地被形成为具有更大的线宽和深度。这改善了器件的击穿电压特性同时分散电场，因为形成在第一器件隔离膜212与第二器件隔离膜213之间的第二导电类型深阱205之上的栅绝缘膜206的部分可以抵抗设定的击穿电压。
多个器件隔离膜212和213可以具有相同线宽，或者多个器件隔离膜212和213的线宽可以随着从第二导电类型漏极区211朝向第二导电类型源极区209的方向而逐渐减小。具体地，第一器件隔离膜212和第二器件隔离膜213分别具有第一线宽CD1和第二线宽CD2，其中第一线宽CD1与第二线宽CD2可以相同，或者第二线宽CD2可以比第一线宽CD1短。
多个器件隔离膜212和213可以相对于衬底201的表面具有大于第二导电类型源极区209且大于第二导电类型漏极区211的深度。多个器件隔离膜212和213可以具有小于第一导电类型第一阱204且小于第二导电类型第二阱205的深度。此外，多个器件隔离膜212和213可以具有相同深度，或多个器件隔离膜212和213的深度可以随着从第二导电类型漏极区211朝向第二导电类型源极区209的方向而逐渐减小。具体地，第一器件隔离膜212和第二器件隔离膜213分别具有第一深度D1和第二深度D2，其中第一深度D1和第二深度D2的深度可以相同，或第二深度D2的深度可以比第一深度D1短。
根据本发明的上述第二示例性实施例，多个器件隔离膜212和213形成在栅极G之下在第二导电类型第二阱205中，且因此可以同时改善器件的击穿电压特性和比导通电阻特性。
图4A至图4E是示出根据本发明的一个实施例的制造横向双扩散MOS晶体管的方法的截面图。在下文中，将描述用于制造具有图2所示结构的横向双扩散MOS晶体管的方法的一个实施例。
如图4A所示，制备衬底31。衬底31可以包括单晶硅。因此，衬底31可以是体硅衬底或SOI（绝缘体上硅）衬底。衬底31可以是未掺杂的衬底或掺杂有第一导电类型杂质的衬底。
然后，在衬底31上顺序形成第二导电类型掩埋杂质层32和第二杂质类型深阱33。可以通过离子注入工艺来形成第二导电类型掩埋杂质层32和第二杂质类型深阱33，使得掩埋杂质层32位于深阱33之下。掩埋杂质层32可被形成为具有比第二杂质类型深阱33的杂质浓度高的杂质浓度，以便改善器件的击穿电压特性。
如图4B中所示，在第二杂质类型深阱33中形成第一导电类型第一阱34。第一导电类型第一阱34可通过以下一系列工艺形成：形成掩模图案（未示出）以用于开放与横向双扩散MOS晶体管的源极区、体拾取区以及沟道区相对应的区域，然后离子注入第一导电类型杂质，以及去除掩模图案。
然后，在第二杂质类型深阱33中形成第二导电类型第二阱35。第二导电类型第二深阱35可通过以下一系列工艺形成：在衬底31上形成掩模图案（未示出）以用于开放与横向双扩散MOS晶体管的漏极区相对应的区域，然后离子注入第二导电类型杂质，以及去除掩模图案。
如图4C所示，在衬底31之上形成多个器件隔离膜36和37，并且所述多个器件隔离膜36和37在相对于衬底31的长度的水平方向上彼此以预定距离间隔开。多个器件隔离膜36和37可以被形成为具有小于第一导电类型第一阱34的深度且小于第二导电类型第二阱35的深度的深度。多个器件隔离膜36和37可通过STI（浅沟槽隔离）工艺形成。当利用STI工艺时，与根据现有技术的LOCOS（硅局部氧化）工艺形成的场氧化物膜相比，可以容易地控制器件隔离膜的深度、线宽和间隔。
多个器件隔离膜36和37可以形成在与横向双扩散MOS晶体管的漂移区相对应的区域中。多个器件隔离膜36和37可以被形成为使得器件隔离膜36和37可以具有相同线宽，或器件隔离膜36和37的线宽可以随着从第二导电类型第二阱35朝向第一导电类型第一阱34的方向而逐渐减小。另外，多个器件隔离膜36和37可以被形成为使得器件隔离膜36和37可以具有相同深度，或器件隔离膜36和37的深度可以随着从第二导电类型第二阱35朝向第一导电类型第一阱34的方向而逐渐减小。
如图4D所示，在衬底31的整个表面上顺序形成栅绝缘膜38和栅导电膜，且然后将栅绝缘膜38和栅导电膜图案化，以形成包括栅绝缘膜38和栅电极39的层叠的栅极G。
栅极G可以被形成为使得栅极G的一端与第一导电类型第一阱34的一部分重叠，且栅极G的另一端以预定距离与第二导电类型第二阱35间隔开或与第二导电类型第二阱35的一部分重叠。另外，多个器件隔离膜36和37被形成为位于栅极G之下。
然后，在栅极G的两个侧壁上形成间隔件40。
如图4E中所示，在第一导电类型第一阱34中形成第一导电类型体拾取区41和多个第二导电类型源极区42，且在第二导电类型第二阱35中形成第二导电类型漏极区43。第一导电类型体拾取区41、多个第二导电类型源极区42以及第二导电类型漏极区43可通过离子注入工艺来形成，以使得第一导电类型体拾取区41、多个第二导电类型源极区42以及第二导电类型漏极区43的底部高于器件隔离膜36和37的底部。
然后，以类似于已知CMOS工艺的方式来形成层间绝缘膜、金属导线等，由此制造半导体器件。
在本发明的以上实施例中，已通过实例描述了包括两个器件隔离膜的结构。然而，如果两个或更多个器件隔离膜可以被设计和实现在确定的空间内，则两个或更多个器件隔离膜也是可以的。
另外，在本发明的上述实施例中，已通过实例描述了将本发明的技术特征应用于横向双扩散MOS晶体管。然而，本发明的技术领域可应用于所有种类的高电压半导体器件，包括高电压MOS晶体管，诸如横向双扩散MOS晶体管或EDMOS（extended drainMOS，延伸漏极MOS）晶体管。
如上所述，根据本发明的实施例，可以通过在源极区与漏极区之间在栅极之下形成多个器件隔离膜，来同时改善半导体器件的击穿电压和比导通电阻特性。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (19)

1.一种半导体器件，包括：
栅极，所述栅极形成在衬底之上；
源极区，所述源极区形成在所述栅极的一侧处；
漏极区，所述漏极区形成在所述栅极的另一侧处；以及
多个器件隔离膜，所述多个器件隔离膜被形成在所述栅极之下在所述源极区与所述漏极区之间。
2.如权利要求1所述的半导体器件，其中，所述多个器件隔离膜具有相同线宽，或者所述多个器件隔离膜的线宽随着从所述漏极区朝向所述源极区的方向而逐渐减小。
3.如权利要求1所述的半导体器件，其中，所述多个器件隔离膜具有相同深度，或者所述多个器件隔离膜的深度随着从所述漏极区朝向所述源极区的方向而逐渐减小。
4.如权利要求1所述的半导体器件，其中，在所述多个器件隔离膜之中，位于最靠近所述漏极区的器件隔离膜与所述漏极区接触。
5.如权利要求4所述的半导体器件，其中，在所述多个器件隔离膜之中，位于最靠近所述漏极区的所述器件隔离膜具有最大的线宽和深度。
6.如权利要求1所述的半导体器件，其中，所述多个器件隔离膜包括通过浅沟槽隔离STI工艺形成的结构。
7.一种半导体器件，包括：
第二导电类型深阱，所述第二导电类型深阱被形成在衬底之上；
第一导电类型阱，所述第一导电类型阱被形成在所述第二导电类型深阱中；
栅极，所述栅极被形成在所述衬底之上，以便与所述第一导电类型阱部分地重叠；
第二导电类型源极区，所述第二导电类型源极区被形成在所述栅极的一侧处的所述第一导电类型阱中；
第二导电类型漏极区，所述第二导电类型漏极区位于所述栅极的另一侧处的所述第二导电类型深阱中；以及
多个器件隔离膜，所述多个器件隔离膜被形成在所述栅极之下的所述第二导电类型深阱中。
8.如权利要求7所述的半导体器件，其中，所述多个器件隔离膜具有相同线宽，或者所述多个器件隔离膜的线宽随着从所述漏极区朝向所述源极区的方向而逐渐减小。
9.如权利要求7所述的半导体器件，其中，所述多个器件隔离膜具有相同深度，或者所述多个器件隔离膜的深度随着从所述漏极区朝向所述源极区的方向而逐渐减小。
10.如权利要求7所述的半导体器件，其中，在所述多个器件隔离膜之中，位于最靠近所述漏极区的器件隔离膜与所述漏极区接触。
11.如权利要求10所述的半导体器件，其中，在所述多个器件隔离膜之中，位于最靠近所述漏极区的所述器件隔离膜具有最大的线宽和深度。
12.如权利要求7所述的半导体器件，其中，所述多个器件隔离膜包括通过浅沟槽隔离STI工艺形成的结构。
13.一种半导体器件包括：
第一导电类型衬底；
第一导电类型第一阱和第二导电类型第二阱，所述第一导电类型第一阱和第二导电类型第二阱形成在所述第一导电类型衬底之上；
栅极，所述栅极被形成在所述第一导电类型衬底之上以便与所述第一导电类型第一阱和所述第二导电类型第二阱重叠；
第二导电类型源极区，所述第二导电类型源极区被形成在所述栅极的一侧处的所述第一导电类型第一阱中；
第二导电类型漏极区，所述第二导电类型漏极区被形成在所述栅极的另一侧处的所述第二导电类型第二阱中；以及
多个器件隔离膜，所述多个器件隔离膜被形成在所述栅极之下的所述第二导电类型第二阱中。
14.如权利要求13所述的半导体器件，其中，在所述栅极之下彼此面对的所述第一导电类型第一阱和所述第二导电类型第二阱彼此以预定的距离间隔开或彼此接触。
15.如权利要求13所述的半导体器件，其中，所述多个器件隔离膜具有相同线宽，或者所述多个器件隔离膜的线宽随着从所述漏极区朝向所述源极区的方向而逐渐减小。
16.如权利要求13所述的半导体器件，其中，所述多个器件隔离膜具有相同深度，或者所述多个器件隔离膜的深度随着从所述漏极区朝向所述源极区的方向而逐渐减小。
17.如权利要求13所述的半导体器件，其中，在所述多个器件隔离膜之中，位于最靠近所述漏极区的器件隔离膜与所述漏极区接触。
18.如权利要求17所述的半导体器件，其中，在所述多个器件隔离膜之中，位于最靠近所述漏极区的所述器件隔离膜具有最大的线宽和深度。
19.如权利要求13所述的半导体器件，其中，所述多个器件隔离膜包括通过浅沟槽隔离STI工艺形成的结构。
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