CN102088034A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括：在衬底上方配置以便相互接触的第一导电类型的第一阱和第二导电类型的第二阱；在所述衬底上方的配置于所述第一导电类型的第一阱接触所述第二导电类型的第二阱的界面中的第二导电类型的抗扩散区；和在所述衬底上方的配置成同时跨过所述第一导电类型的第一阱、所述第二导电类型的抗扩散区和所述第二导电类型的第二阱的栅极电极。

Description

半导体装置
相关申请的交叉引用
本申请要求于2009年12月4日提交的韩国专利申请第10-2009-120005号的优先权，其公开的全文通过引用合并于此。
技术领域
本发明的示范性实施例涉及半导体装置的制造方法，并且更具体地，涉及高压半导体装置的制造方法。
背景技术
通常，各自包括与低压电路一起排列在芯片上的多于一个的高压晶体管的集成电路被广泛地应用于不同的电子应用领域。高压半导体装置之中在集成电路中保持重要位置的是延伸漏极MOS(EDMOS)晶体管和横向双扩散MOS(LDMOS)晶体管。
众所周知，应当减小电阻系数或比导通电阻RSP，以便改善高压半导体装置的工作特性。
图1是示出传统EDMOS晶体管的截面图。在图中，具有N沟道的EDMOS晶体管被示范性地示出。
参考图1，传统EDMOS晶体管包括：形成于衬底11上方的具有形成于其中的装置隔离层18以便相互接触的P型第一阱12和N型第二阱13，在衬底11上方同时跨过P型第一阱12和N型第二阱13的栅极电极17，***于栅极电极17和衬底11之间的栅极绝缘层16，在栅极电极17的一侧上的形成在P型第一阱12上方的N型源极区14，在栅极电极17的另一侧上的形成在N型第二阱13上方的N型漏极区19，和在P型第一阱12上方形成的P型拾取区15。
在具有上述结构的EDMOS晶体管中，比导通电阻RSP被定义为导通电阻RON和半间距HP(晶体管的长度)以及晶体管的宽度W的乘积(RSP＝RON×HP×W)。在此，半间距HP被定义为从N型源极区14至N型漏极区19的距离，并且导通电阻RON被定义为沟道区C的沟道电阻RCH、积累区A的积累电阻RACC、漂移区D的漂移电阻RDRIFT和其它区的其它电阻REXT的总和(RON＝RCH+RACC+RDRIFT+REXT)。
但是，传统半导体装置特征性地具有与有效沟道长度成正比地增加的其沟道电阻RCH。因为这个原因，当有效沟道长度增加时，沟道电阻RCH也增加，并且由此增加比导通电阻RSP。
特别地，用于高压半导体装置的P型第一阱12和N型第二阱13通过顺序地进行离子注入工艺和激活被注入的杂质的热处理而形成。但是，由于P型第一阱12和N型第二阱13具有不同的导电类型，因此由在热处理期间被注入的杂质的横向扩散所引起的有效沟道长度的增加起到恶化导通电阻RON的直接原因的作用。具体地说，归因于在形成P型第一阱12和N型第二阱13的热处理期间注入到P型第一阱12和N型第二阱13中的杂质的横向扩散速度的差别，P型第一阱12和N型第二阱13之间的界面的位置从预定位置向N型第二阱13移动，由此增加了有效沟道长度。随着有效沟道长度的增加，导通电阻RON特性恶化，这是成问题的。
在后续的热处理期间由横向扩散引起的导通电阻RON的恶化加速，并且不仅EDMOS晶体管而且LDMOS晶体管都具有由横向扩散所引起的导通电阻RON恶化的相同问题。
发明内容
为解决传统技术的上述问题所设计的本发明的实施例涉及一种可以减小比导通电阻RSP的高压半导体装置。
本发明的其它目的和优点可以通过下列描述加以理解，并且参考本发明的实施例变得显见。此外，对于本发明所属领域中的技术人员显见的是，利用所附权利要求所主张的手段及其组合可以实现本发明的目的和优点。
根据本发明的实施例，一种半导体装置包括：在衬底上方配置以便相互接触的第一导电类型的第一阱和第二导电类型的第二阱；在衬底上方的配置在第一导电类型的第一阱接触第二导电类型的第二阱的界面中的第二导电类型的抗扩散区；和在衬底上方的配置成同时跨过第一导电类型的第一阱、第二导电类型的抗扩散区、和第二导电类型的第二阱的栅极电极。
第二导电类型的抗扩散区可以在第一导电类型的第一阱上方形成以便与第一导电类型的第一阱接触第二导电类型的第二阱之处的界面接触。第二导电类型的抗扩散区的掺杂浓度可以比第一导电类型的第一阱和第二导电类型的第二阱的掺杂浓度高。
半导体装置还包括：在衬底上方配置的装置隔离层；在第一导电类型的第一阱上方配置以便排列在栅极电极的一侧的一端的第二导电类型的源极区；和在第二导电类型的第二阱上方配置以便与栅极电极的另一侧的一端间隔开预定距离的第二导电类型的漏极区。
第二导电类型的抗扩散区可以根据提供至第二导电类型的漏极区的电压而被完全耗尽。定位于栅极电极和第二导电类型的漏极区之间的装置隔离层可以与栅极电极的下部部分重叠。
根据本发明的另一实施例，一种半导体装置包括：在衬底上方配置的第二导电类型的深阱；在第二导电类型的深阱上方配置的第一导电类型的阱；在第二导电类型的深阱中配置以便接触第一导电类型的阱的侧壁的第二导电类型的抗扩散区；和在衬底上方的配置成同时跨过第一导电类型的阱、第二导电类型的抗扩散区、和第二导电类型的深阱的栅极电极。
抗扩散区的掺杂浓度可以比第二导电类型的深阱和第一导电类型的阱的掺杂浓度高。
半导体装置还可以包括：在衬底上方配置的装置隔离层；在第一导电类型的阱上方配置以便排列在栅极电极的一侧的一端的第二导电类型的源极区；和在第二导电类型的深阱上方配置以便与栅极电极的另一侧的一端以预定距离间隔开的第二导电类型的漏极区。
第二导电类型的抗扩散区可以根据提供至第二导电类型的漏极区的电压而被完全耗尽。位于栅极电极和第二导电类型的漏极区之间的装置隔离层可以与栅极电极的下部部分重叠。
附图说明
图1是示出传统EDMOS晶体管的截面图。
图2是示出根据本发明第一实施例的半导体装置的截面图。
图3是示出根据本发明第二实施例的半导体装置的截面图。
具体实施方式
下面将参考附图更为详细地描述本发明的示范性实施例。但是，本发明可以以不同的形式实施，而不应理解为局限于在此所提出的实施例。提供这些实施例而是为了使本公开更为完全和彻底，并且向本领域中的技术人员充分传达本发明的范围。贯穿本公开，相似的附图标记遍及本发明的各图和实施例指代相似的部分。附图不一定按比例，并且在一些情况中比例可能已被放大以便清楚地示出实施例的特征。当第一层被称为在第二层“上”或者在衬底“上”时，不仅指第一层直接形成于第二层上或者衬底上的情形，而且指第三层存在于第一层和第二层或者衬底之间的情形。
本发明的实施例提供了能够减小其电阻系数或比导通电阻RSP的高压半导体装置。为此，本发明的技术提供抗扩散区，用于防止在半导体制造工艺期间、特别是热处理期间有效沟道长度增加。
在本发明的下列实施例中，本发明的技术精神和概念被示范性地应用于具有N沟道的横向双扩散MOS(LDMOS)晶体管和延伸漏极MOS(EDMOS)晶体管。在下面描述的实施例中，第一导电类型是P型，并且第二导电类型是N型。当然，本发明的技术精神和概念也可以被同样地应用于具有P沟道的LDMOS晶体管和EDMOS晶体管。在该情形中，第一导电类型是N型，并且第二导电类型是P型。
第一实施例
以下，将描述本发明的技术精神和概念被示范性地应用于EDMOS晶体管的第一实施例。
图2是示出根据本发明第一实施例的半导体装置的截面图。参考图2，根据本发明第一实施例制造的半导体装置包括第一导电类型的第一阱22和第二导电类型的第二阱23、第二导电类型的抗扩散区29、栅极电极27、栅极绝缘层26、第二导电类型的源极区24、第二导电类型的漏极区30和第一导电类型的拾取区25。
第一导电类型的第一阱22和第二导电类型的第二阱23形成在被提供有装置隔离层28的衬底21上方。第二导电类型的抗扩散区29形成于在衬底21上方的在第一导电类型的第一阱22和第二导电类型的第二阱23之间的界面中。栅极电极27在衬底21上方同时跨过第一导电类型的第一阱22、第二导电类型的抗扩散区29和第二导电类型的第二阱23。栅极绝缘层26***于栅极电极27和衬底21之间。第二导电类型的源极区24形成于第一导电类型的第一阱22上方以便排列在栅极电极27的一侧的一端。第二导电类型的漏极区30通过与栅极电极27的另一侧的一端间隔开预定距离而形成于第二导电类型的第二阱23的上方。第一导电类型的拾取区25在第一导电类型的第一阱22的上方形成。在此，定位于栅极电极27和第二导电类型的漏极区30之间的装置隔离层28可以具有装置隔离层28与栅极电极27的下部部分重叠的结构。
在具有上述结构的EDMOS晶体管中，比导通电阻RSP被定义为导通电阻RON和半间距HP(它是晶体管的长度)以及晶体管的宽度W的乘积(RSP＝RON×HP×W)。在此，半间距HP被定义为从第二导电类型的源极区24至第二导电类型的漏极区30的距离。导通电阻RON被定义为沟道区C的沟道电阻RCH、积累区A的积累电阻RACC、漂移区D的漂移电阻RDRIFT和其它区的其它电阻REXT的总和(RON＝RCH+RACC+RDRIFT+REXT)。在此，沟道区C指栅极电极27和第一导电类型的第一阱22重叠的区域，并且积累区A是栅极电极27和第二导电类型的第二阱23重叠的区域。漂移区D指被布置于栅极电极27和第二导电类型的漏极区30之间的装置隔离层28与第二导电类型的第二阱23重叠的区域。
在此，为了防止在半导体装置制造工艺、特别是热处理期间由杂质的横向扩散所引起的有效沟道长度增加，即为了防止第一导电类型的第一阱22和第二导电类型的第二阱23之间的界面向第二导电类型的第二阱23移动，在第一导电类型的第一阱22和第二导电类型的第二阱23之间的界面中形成的第二导电类型的抗扩散区29的掺杂浓度可以比第一导电类型的第一阱22的掺杂浓度高。这是为了当掺杂沟道区C的杂质在半导体装置的制造工艺期间被扩散进入第二导电类型的抗扩散区29时，通过中和掺杂消耗所有扩散进入第二导电类型的抗扩散区29的杂质而防止有效沟道长度增加。为了通过第二导电类型的抗扩散区29的中和掺杂而有效地防止有效沟道长度的增加，第二导电类型的抗扩散区29可以被定位于第一导电类型的第一阱22中以便接触第一导电类型的第一阱22和第二导电类型的第二阱23之间的界面。
第二导电类型的抗扩散区29的掺杂浓度比第二导电类型的第二阱23的掺杂浓度高是期望的。这是因为第二导电类型的抗扩散区29和第二导电类型的第二阱23具有相同的导电类型并且因而第二导电类型的抗扩散区29在工作期间起积累区A的功能。具体地说，由于第二导电类型的抗扩散区29具有比第二导电类型的第二阱23高的掺杂浓度，所以与积累区A仅由第二导电类型的第二阱23形成的情形相比，可以增加积累区A的掺杂浓度。因而，可以减小积累电阻RACC。
此外，第二导电类型的抗扩散区29可以形成为具有使第二导电类型的抗扩散区29根据在工作期间提供至第二导电类型的漏极区30的电压而被完全耗尽的线宽W。这是为了防止击穿电压特性归因于第二导电类型的抗扩散区29而恶化。当第二导电类型的抗扩散区29在工作期间没有根据施加于第二导电类型的漏极区30的电压被完全耗尽时，半导体装置的击穿电压特性根据第一导电类型的第一阱22和相比第一导电类型的第一阱22和第二导电类型的第二阱23具有更高掺杂浓度的第二导电类型的抗扩散区29之间的PN二极管特性而确定。由于具有比第一导电类型的第一阱22和第二导电类型的第二阱23的掺杂浓度高的掺杂浓度的第二导电类型的抗扩散区29，击穿电压特性可能恶化。
如上所述，根据本发明第一实施例制造的半导体装置可以通过包括第二导电类型的抗扩散区29而有效地防止在半导体装置制造工艺、特别是热处理期间由杂质的横向扩散所引起的有效沟道长度增加。对有效沟道长度的增加的抑制还有效地防止了导通电阻RON增加。此外，采用第二导电类型的抗扩散区29，可以减小积累区A的积累电阻RACC。
结果，根据本发明第一实施例制造的半导体装置可以通过包括第二导电类型的抗扩散区29而减小半导体装置的比导通电阻RSP。
第二实施例
以下，将描述本发明的技术精神和概念被示范性地应用于LDMOS晶体管的第二实施例。
图3是示出根据本发明第二实施例的半导体装置的截面图。图示出了2个LDMOS晶体管被光照地排列并且根据拾取区左对称的结构的情形。
参考图3，根据本发明第二实施例制造的半导体装置包括：第二导电类型的深阱32，第一导电类型的阱33，第二导电类型的抗扩散区39，栅极电极38，栅极绝缘层37，第二导电类型的源极区35，第一导电类型的拾取区36，和第二导电类型的漏极区34。
第二导电类型的深阱32形成于被提供有装置隔离层40的衬底31上方。第一导电类型的阱33在第二导电类型的深阱32中形成。第二导电类型的抗扩散区39形成于第二导电类型的深阱32中以便接触第一导电类型的阱33的侧壁。栅极电极38同时跨过第一导电类型的阱33、第二导电类型的抗扩散区39和第二导电类型的深阱32。栅极绝缘层37***于栅极电极38和衬底31之间。第二导电类型的源极区35形成于第一导电类型的阱33上方以便排列在栅极电极38的一侧的一端。第一导电类型的拾取区36形成于第一导电类型的阱33上方。第二导电类型的漏极区34通过与栅极电极38的另一侧的一端间隔开预定距离而形成于第二导电类型的深阱32的上方。在此，定位于栅极电极38和第二导电类型的漏极区34之间的装置隔离层40可以具有装置隔离层40与栅极电极38的下部部分重叠的结构。
在具有上述结构的LDMOS晶体管中，比导通电阻RSP被定义为导通电阻RON和半间距HP(它是晶体管的长度)以及晶体管的宽度W的乘积(RSP＝RON×HP×W)。在此，半间距HP被定义为从第二导电类型的源极区35至第二导电类型的漏极区34的距离。导通电阻RON被定义为沟道区C的沟道电阻RCH、积累区A的积累电阻RACC、漂移区D的漂移电阻RDRIFT和其它区的其它电阻REXT的总和(RON＝RCH+RACC+RDRIFT+REXT)。在此，沟道区C指栅极电极38和第一导电类型的阱33重叠的区域，并且积累区A是栅极电极38和第二导电类型的深阱32重叠的区域。漂移区D指布置于栅极电极38和第二导电类型的漏极区34之间的装置隔离层40与第二导电类型的深阱32重叠的区域。
在此，为了防止在半导体装置制造工艺、特别是热处理期间由杂质的横向扩散所引起的有效沟道长度增加，即为了防止第一导电类型的阱33的线宽归因于横向扩散而增加得大于预定的线宽，形成为接触第一导电类型的阱33的侧壁的第二导电类型的抗扩散区39的掺杂浓度可以比第一导电类型的阱33的掺杂浓度高。这是为了当在半导体装置制造工艺期间掺杂沟道区C的杂质扩散进入第二导电类型的抗扩散区39时，通过中和掺杂消耗所有扩散进入第二导电类型的抗扩散区39的杂质而防止有效沟道长度增加。
第二导电类型的抗扩散区39的掺杂浓度比第二导电类型的深阱32的掺杂浓度高是期望的。这是因为第二导电类型的抗扩散区39和第二导电类型的深阱32具有相同的导电类型并且因而第二导电类型的抗扩散区39在工作期间起积累区A的功能。具体地说，由于第二导电类型的抗扩散区39具有比第二导电类型的深阱32高的掺杂浓度，所以与积累区A仅由第二导电类型的深阱32形成的情形相比，可以增加积累区A的掺杂浓度。因而，可以减小积累电阻RACC。
此外，第二导电类型的抗扩散区39可以形成为具有使第二导电类型的抗扩散区39根据在工作期间提供至第二导电类型的漏极区34的电压而被完全耗尽的线宽W。这是为了防止击穿电压特性归因于第二导电类型的抗扩散区39而被恶化。当第二导电类型的抗扩散区39在工作期间没有根据施加于第二导电类型的漏极区34的电压而被完全耗尽时，半导体装置的击穿电压特性根据第一导电类型的阱33和具有比第二导电类型的深阱32和第一导电类型的阱33更高掺杂浓度的第二导电类型的抗扩散区39之间的PN二极管特性而确定。归因于具有比第二导电类型的深阱32和第一导电类型的阱33的掺杂浓度高的掺杂浓度的第二导电类型的抗扩散区39，击穿电压特性可能恶化。
如上所述，根据本发明第二实施例制造的半导体装置可以通过包括第二导电类型的抗扩散区39而有效地防止由在半导体装置制造工艺、特别是热处理期间杂质的横向扩散所引起的有效沟道长度增加。对有效沟道长度增加的抑制还有效地防止导通电阻RON增加。此外，采用第二导电类型的抗扩散区39，可以减小积累区A的积累电阻RACC。
结果，根据本发明第二实施例制造的半导体装置可以通过包括第二导电类型的抗扩散区39而减小半导体装置的比导通电阻RSP。
本发明的技术可以通过形成抗扩散区而有效地防止由热处理期间杂质的横向扩散所引起的有效沟道长度增加。结果，可以有效地防止导通电阻RON增加。
此外，采用抗扩散区，本发明的技术可以减小积累区的积累电阻RACC的大小。
结果，抗扩散区的存在导致半导体装置的比导通电阻RSP的减小。
尽管已经针对具体实施例描述了本发明，但是本领域的技术人员显见可以进行各种改变和改进，而不偏离所附权利要求中所定义的本发明的精神和范围。

Claims (11)

1.一种半导体装置，包括：
在衬底上方配置以便相互接触的第一导电类型的第一阱和第二导电类型的第二阱；
布置于第一导电类型的第一阱和第二导电类型的第二阱之间的第二导电类型的抗扩散区；和
配置成同时跨过第一导电类型的第一阱、第二导电类型的抗扩散区和第二导电类型的第二阱的栅极电极。
2.根据权利要求1的半导体装置，其中所述第二导电类型的抗扩散区被布置于第一导电类型的第一阱中以便与第一导电类型的第一阱接触第二导电类型的第二阱的界面接触。
3.根据权利要求1的半导体装置，其中所述第二导电类型的抗扩散区的掺杂浓度比第一导电类型的第一阱和第二导电类型的第二阱的掺杂浓度高。
4.根据权利要求1的半导体装置，还包括：
配置在所述衬底上方的装置隔离层；
在所述栅极电极的一侧的一端的配置在所述第一导电类型的第一阱上方的第二导电类型的源极区；和
配置在第二导电类型的第二阱上方并且与所述栅极电极的另一侧的一端间隔开预定距离的第二导电类型的漏极区。
5.根据权利要求4的半导体装置，其中所述第二导电类型的抗扩散区根据提供至所述第二导电类型的漏极区的电压而被完全耗尽。
6.根据权利要求4的半导体装置，其中所述装置隔离层布置于所述栅极电极和所述第二导电类型的漏极区之间并且部分重叠所述栅极电极的下部。
7.一种半导体装置，包括：
配置在衬底上方的第二导电类型的深阱；
配置在所述第二导电类型的深阱上方的第一导电类型的阱；
配置在所述第二导电类型的深阱中以便接触所述第一导电类型的阱的侧壁的第二导电类型的抗扩散区；和
在所述衬底上方的配置成同时跨过所述第一导电类型的阱、所述第二导电类型的抗扩散区和所述第二导电类型的深阱的栅极电极。
8.根据权利要求7的半导体装置，其中所述抗扩散区的掺杂浓度比所述第二导电类型的深阱和所述第一导电类型的阱的掺杂浓度高。
9.根据权利要求7的半导体装置，还包括：
配置在所述衬底上方的装置隔离层；
在所述栅极电极的一侧的一端的配置在所述第一导电类型的阱的上方的第二导电类型的源极区；和
配置在所述第二导电类型的深阱上方并且与所述栅极电极的另一侧的一端间隔开预定距离的第二导电类型的漏极区。
10.根据权利要求9的半导体装置，其中所述第二导电类型的抗扩散区根据提供至所述第二导电类型的漏极区的电压而被完全耗尽。
11.根据权利要求9的半导体装置，其中所述装置隔离层布置于所述栅极电极和所述第二导电类型的漏极区之间并且部分重叠所述栅极电极的下部。
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