CN103634007B - 比率adc电路装置 - Google Patents

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Abstract

本发明涉及比率ADC电路装置。在各种实施例中提供了一种模拟至数字转换器装置，其可以包括：输入端子，其被配置成接收待转换的信号；基准端子，其被配置成接收基准信号；电压域特定基准端子，其被配置成接收电压域特定基准信号；模拟至数字转换器电路，其被耦合到所述输入端子、基准端子并且耦合到所述电压域特定基准端子，所述电压域特定基准端子被配置成将待转换的所述信号与所述电压域特定基准信号相比较，从而生成第一数字比较信号，并且配置成将所述基准信号与所述电压域特定基准信号相比较，从而生成第二数字比较信号；以及比率电路，其被配置成使用所述第一数字比较信号和所述第二数字比较信号来确定待转换的所述信号的数字转换信号。

Description

比率ADC电路装置
技术领域
各种实施例一般地涉及一种比率ADC(模拟至数字)电路装置。
背景技术
标准ADC通过将它们与基准电压信号进行比较来变换模拟电压输入信号。由ADC用作基准的电压定义转换范围的全刻度范围。典型地，数字输出信号Dout由待转换的输入电压Vin和基准电压Vref的比值来定义：
Dout= 2n * (Vin/Vref)，
其中n对应于输出信号字的数字长度并且从而还规定转换过程的分辨率。等式将所期望的数字结果表示为一些应用的期望输出。如可以看到的，数字结果Dout是基于比率值即比值的，所述比值在这种情况下为待转换的输入电压Vin和基准电压Vref之间的比值，所述基准电压Vref典型地由应用提供并且可以具有例如3.3V或5V的值。
在用于使模拟输入值数字化的标准ADC中，外部基准电压被施加到ADC。这个外部基准电压常常得自ADC被嵌入到其中的应用的基准电压。典型地，基准电压可以为例如3.3V或5V，并且它可以由外部电压调节器生成。因此，当设计ADC时可能需要使用具有3.3V或5V的额定工作电压的器件/元件(诸如晶体管和电容器)使得外部基准电压Vref能够在没有ADC核心被损坏或者产生虚假结果的情况下被馈送给ADC核心。换句话说，要求ADC的核心能够处理3.3V或5V。
由于3.3V或5V信号的使用，用深亚微米技术实现的那些类型的ADC在ADC核心中要求能够处理5V信号的器件。这可能导致ADC的高面积消耗，因为针对较高电压所设计的器件将趋于为较大的。此外，ADC电路的速度主要受与数字核心逻辑器件相比是较低的高压器件的性能支配，所述数字核心逻辑器件可以典型地以例如1.5V或更小的核心电压域中的工作电压操作。
发明内容
在各种实施例中提供了模拟至数字转换器装置，其可以包括：输入端子，其被配置成接收待转换的信号；基准端子，其被配置成接收基准信号；电压域特定基准端子，其被配置成接收电压域特定基准信号；模拟至数字转换器电路，其被耦合到所述输入端子、所述基准端子，并且耦合到所述电压域特定基准端子，所述电压域特定基准端子被配置成将待转换的所述信号与所述电压域特定基准信号相比较，从而生成第一数字比较信号，并且配置成将所述基准信号与所述电压域特定基准信号相比较，从而生成第二数字比较信号；以及比率电路，其被配置成使用所述第一数字比较信号和所述第二数字比较信号来确定待转换的所述信号的数字转换信号。
附图说明
在图中，相同的附图标记在不同的视图各处通常指代相同的部分。图未必按比例绘制，重点替代地通常被放置在说明本发明的原理之上。在以下描述中，参考附图对本发明的各种实施例进行描述，在附图中：
图1示出了ADC的普通实施方式；
图2示出了普通ADC装置的原理图；
图3示出了根据各种实施例的ADC装置300的原理图；
图4示出了根据各种实施例的ADC装置的示例性示意布局；
图5示出了根据各种实施例的ADC装置的另外的示例性示意布局；
图6示出了根据各种实施例的ADC装置600的示例性硬件实施方式；以及
图7示出了描绘根据各种实施例的ADC转换器中可能的过程流的流程图700。
具体实施方式
以下具体描述涉及附图，附图通过图示的方式示出了在其中可以实践本发明的特定细节和实施例。
单词“示例性”在本文中被用来意指“用作示例、实例或图示”。在本文中被描述为“示例性”的任何实施例或设计未必被解释为优于其他实施例或设计优选的或有利的。
关于形成在面或表面“之上”的沉积材料所使用的词“在…之上”可以在本文中被用来意指沉积材料可以被形成“直接地在...上”，例如与所暗示的面或表面直接接触。关于形成在面或表面“之上”的沉积材料所使用的词“在…之上”可以在本文中被用来意指沉积材料可以被形成“间接地在”所暗示的面或表面“上”，其中一个或多个附加的层被布置在所暗示的面或表面与沉积材料之间。
根据各种实施例的比率ADC装置可以通过将被提供给该ADC装置的基准电压降低到该ADC装置的核心电压或供应电压的范围以更紧凑的方式来实现。在下文中将还被称为电压域特定基准电压(因为属于ADC装置的核心的电压域)的ADC装置的数字核心的核心电压或供应电压可以典型地为1.5V或更小。根据各种实施例的ADC装置可以通过仅使用核心器件/元件用硬件加以实现，所述核心器件/元件即被设计成以ADC电路的核心域中的电压例如以1.5V或更小电压操作的诸如晶体管和/或电容器之类的器件/元件。如果仅核心器件/元件被用来实现ADC电路，则被提供给ADC核心并且可以在5V或更大的范围内的常见外部基准电压不能够被简单地用于ADC电路，因为它超过了已针对其设计了该ADC的电压范围。换句话说，需要降低由ADC所使用的通常对应于在ADC的核心外面使用的基准电压并且可以例如对应于5V或更大的(外部)基准电压，并且因此可能不得不使用用于将基准电压提供给ADC的不同构思。最后的数字比率结果可以通过复用输入信号(即待转换的信号)和(外部)基准信号以及因此计算对应于输入信号与(外部)基准信号的比值的数字输出来获得。
图1示出了形式为电容逐次逼近ADC 100的普通ADC 100的实施方式。ADC 100包括可以被单独地切换的二进制加权电容器、基准电容器C0、第一电容器C1、第二电容器C2等等的阵列(在图1中仅阵列的三个电容器被示出)。始于第一电容器C1，每个其次的电容器具有大2倍的电容，即第一电容器C1具有电容C，第二电容器C2具有2C的电容，第三电容(图1中未示出)具有4C的电容，第四电容(图1中未示出)具有8C的电容等等。存在于电容器阵列中的电容器的总数目由ADC 100的所期望的分辨率决定。例如，16位电容式ADC的电容器阵列将包括16个电容器(和额外的基准电容器C0)，其中第十六个电容器C16将具有32768C的电容。电容器C0、C1、C2阵列中的电容器中的每一个的一侧被耦合到ADC 100的求和节点112。ADC100的求和节点112被耦合到比较器102的输入端。比较器102的输出端被耦合到SAR 104(逐次逼近寄存器)。SAR 104被耦合到三路开关的阵列，其中所述开关中的每一个都被分配给电容器阵列中的电容器C0、C1、C2中的一个。ADC 100具有输入电压Vin可以被施加到其的第一输入端106。输入电压Vin可以对应于待转换的信号。ADC 100进一步具有正基准电压Vref_p可以被施加到其的第二输入端108。例如，正基准电压Vref_p可以为5V。ADC 100进一步具有负基准电压Vref_n可以被施加到其的第三输入端110。例如，负基准电压Vref_n可以为0V，并且它可以定义ADC 100的零电压。在图1中所示出的示例性ADC 100中，提供给ADC100并且由ADC 100所使用的(外部)基准电压Vref对应于Vref = Vref_p - Vref_n。在给定示例中，表示待转换的输入信号的输入电压Vin可以位于从0V至5V的范围内并且基准信号也可以为5V。因此，由比较器102和SAR 104所表示的ADC 100的核心可能需要被设计成处理可以导致ADC 100的增加尺寸的多达5V的电压，因为被设计用于较高电压(即在这个示例性情况下被设计成以多达5V的电压操作)的诸如晶体管和电容器之类的器件/元件通常具有比例如被设计成以1.5V或更小的低电压操作的低压器件/元件更大的尺寸。应该提到的是，图1中所示出的普通ADC 100的实施方式在ADC 100内或者甚至在ADC 100可以被嵌入到其中的周围IC(集成电路)内不具有带隙基准或其他基准生成单元。带隙电压基准是可以由基准电路来提供的温度不相关电压基准。带隙基准通常得自硅在0K下的理论带隙，其位于1.22 eV处并且实际上通常产生由基准电路所输出的1.25V的基准电压。
ADC 100的功能性是基于电荷再分布的原理的。在采集阶段中，电容器C0、C1、C2阵列中的每个电容器都借助于分配给各电容器的开关而被耦合到第一输入端106，使得阵列C0、C1、C2中的每一个电容器被以输入电压Vin进行充电。实际上，与输入电压成比例的电荷在电容器阵列中被俘获，阵列中的最后一个电容器(具有最大电容)包含最多的电荷。然后，电容器C0、C1、C2阵列中的每个电容器上的电荷量被用来通过比较器102和SAR 104来执行二分查找，并且输入电压Vin可以被转换成具有n位的分辨率的数字输出值，n为电容器C0、C1、C2阵列中的电容器的数目以及ADC 100的数字输出信号的位长度。
在图2中，示出了普通ADC装置200的原理图。ADC装置200包括由开关、电容器以及比较器象征性地表示的ADC 206，那些器件为常规ADC的基本元件。ADC装置200具有输入电压Vin即待转换的信号可以被施加到其的第一输入端202。ADC装置200进一步具有基准电压Vref可以被施加到其的第二输入端202。ADC装置200表示可以被配置成计算比率值即输入电压Vin与基准电压Vref之间的比值的常规ADC。这个计算可以用单步转换来执行。然而，ADC 206接收外部基准电压Vref，使得它需要能够处理比其(内部)电压例如诸如ADC 206的核心中的电容器和/或晶体管之类的器件的工作电压更大的电压。在这个示例性场景中，输入电压Vin可以具有范围从0V至5V的值并且基准电压可以为5V。因此，ADC 206的核心必须被配置成能够处理那些电压，并且ADC 206不能够完全地使用核心元件/器件来实现，所述核心元件/器件即以可以例如位于1.5V或更小范围内的ADC 206的核心电压来操作的诸如电容器和/或晶体管之类的元件/器件。
根据各种实施例的ADC装置300的原理图在图3中被呈现。根据各种实施例的ADC装置300包括输入电压Vin即待转换的信号可以被施加到其的第一输入端302。根据各种实施例的ADC装置300可以进一步包括基准电压Vref可以被施加到其的第二输入端304。输入电压Vin和基准电压Vref两者都可以得自相同的电压域，所述相同的电压域从在ADC装置300中包括的ADC 312的观点来看可能是外部的电压域。第一输入端302和第二输入端304可以被耦合到多路复用器306。多路复用器306的输出端可以被耦合到除法器308，所述除法器308的输出端可以被耦合到ADC 312的第一输入端。除法器308可以为被配置成提供相当于在除法器308的输入端处提供的信号的一小部分的输出信号的任何除法电路。例如，除法器308可以被配置为电阻式除法器或者为电容式除法器。ADC 300可以进一步包括电压域特定基准信号/电压Vref_internal可以被施加到其的第三输入端310。需要提到的是，即使图3中的除法器308被显示为单独的元件或电路，它也可以还被实现到ADC 312中，例如作为电阻式或电容式除法器。
电压域特定基准电压Vref_internal可以在ADC 312的核心被配置成以其操作的电压范围内，并且它可以例如为1.5V或更小。换句话说，电压域特定基准电压Vref_internal可以位于由ADC 312的核心所使用的电压域中，即它可以具有相同的最大幅度。电压域特定基准电压Vref_internal可以比可以在ADC 312的核心外面使用并且可以被施加到第二输入端304的(外部)基准电压Vref要小。例如，电压域特定基准电压Vref_internal可以为带隙基准电压，即它可以得自诸如硅之类的材料的带隙或者它可以得自诸如两个半导体之类的两个材料之间的结。例如，(外部)基准电压Vref可以具有被配置成覆盖输入信号Vin的可能信号值的整个范围的幅度，并且它可以具有5V或更大的值。
根据各种实施例的ADC装置300的转换过程可以为两步过程。在第一步中多路复用器306可以经由除法器308将ADC装置300的第一输入端302耦合到ADC 312，使得可以相对于电压域特定基准电压Vref_internal来确定输入电压Vin。形式为第一数字比较信号(例如，第一数字比较字)的这个第一计算过程的结果可以被存储在第一寄存器(图3中未示出)中。在第二步中多路复用器306可以被配置成经由除法器308将第二输入端304耦合到ADC 312，使得可以相对于电压域特定基准电压Vref_internal来确定基准电压Vref。形式为第二数字比较信号(例如，第二数字比较字)的这个第二计算过程的结果可以被存储在第二寄存器(图3中未示出)中。数字除法电路(图3中未显式地标明)可以生成第一数字比较信号和第二数字比较信号的比率值。这个比率值可以对应于待转换的信号的数字转换信号。可以在ADC312的输出端314处提供该比率值以用于稍后将被概述的进一步处理。比率结果可以和由如图2中所示出的普通ADC装置200的架构所生成的比率结果匹配。然而，图3中所示出的ADC装置300在两个单独的计算步骤中执行转换。和图2中的ADC装置200中的ADC 206对比，根据各种实施例的ADC装置300中的ADC 312可以仅使用可以被面积优化的核心器件/元件来实现，因为ADC 312可以使用电压域特定基准电压Vref_internal代替通常较大的(外部)基准电压Vref作为通常为普通ADC构思中的情况的基准信号。
除法器308可以被配置使得其输出信号具有等于或者小于电压域特定基准电压的幅度。换句话说，除法器308可以被配置成将在其输入端处提供的信号例如输入电压Vin和/或基准电压Vref从它们的电压域转换成ADC 312的核心电压域，使得输入信号Vin或基准信号Vref两者都不具有比由ADC 312用作为基准的电压域特定基准电压Vref_internal更大的幅度。例如，当基准电压对应于5V并且输入电压Vin被期望位于在0V与5V之间的任何地方时，除法器308可以被配置成将其输入信号除以四使得在这个示例中输入信号Vin和基准信号Vref两者都不超过1.5V，其可以对应于示例性电压域特定基准电压Vref_internal。
图3中所示出的ADC装置300还可以被配置成通过仅读出存储表示输入电压Vin的第一数字比较字的第一寄存器的数字值来计算输入电压Vin的绝对值。在那种情况下，被配置成提供数字比率值的数字除法电路可以执行除以“1”代替除以在第二寄存器中存储并且表示(外部)基准电压Vref的第二数字比较字。该计算的结果可以与具有高精度的电压域特定基准电压Vref_internal有关，例如与在ADC 312内提供的集成基准电压源(例如，其可能是基于带隙电压基准的)有关。
图4示出了根据基于图3中所示出的实施方式的各种实施例的ADC装置400的示例性示意布局。ADC装置400使用另外的除法器406，所述除法器406可以被耦合在第一输入端402与ADC 408之间以便处理可以大于(外部)基准电压Vref的输入电压Vin。基准电压Vref被提供给其的第二输入端404可以被耦合到ADC 408(例如在其中提供的多路复用器)。在这个实施例中，多路复用器和在其之前的除法器(正如根据图3中所示出的各种实施例的ADC装置300的实施例中所示出的那样)未被示出。ADC 408可以包括来自根据图3中所示出的各种实施例的ADC装置300的ADC核心312。例如，除法器406可以被配置为电阻式除法器或为电容式除法器。产生ADC 408的输出410的计算模式被显示在第一框412中。形式为数字字的输出410对应于被除以作为被除值的除因子DIV的输入电压Vin和作为除数值的(外部)基准电压Vref的比率值，商被乘以(2n-1)，其中n对应于表示待转换的信号Vin的数字转换信号的数字字的位长度。位长度n可以被看成还确定由图4中所示出的根据各种实施例的ADC装置400所执行的转换过程的分辨率。在第二框416中示出了可以由ADC 408的输出410可以被提供给其的微控制器执行(或者微控制器可以被包括在ADC 408中)以获得输入电压Vin的绝对数字值的计算。微控制器可以被基本地配置成将在ADC的输出端410处提供的数字值除以(2n-1)、将它乘以除因子DIV并且然后最后将它乘以基准电压Vref。换句话说，微控制器可以被配置成相对于ADC 408执行逆计算。可以纯粹地在ADC 408或其核心的电压域中，即排他地在以位于ADC 408的核心电压域中的工作电压例如以1.5V或更小电压操作的硬件逻辑上执行如在第一框412和第二框418中所显示的两个计算。
在图5中示出了根据各种实施例的ADC装置500的另外的示例性示意布局，其可以被看成是图3中所示出的ADC装置300的更具体描述。
ADC装置500包括输入电压Vin即待转换的信号可以被提供给其的第一输入端502和基准信号Vref可以被提供给其的第二输入端504。ADC装置500可以进一步包括第一除法器506和第二除法器508。第一输入端502可以被耦合到第一除法器506使得第一除法器506可以接收输入电压Vin并且可以输出输入电压Vin的一小部分。也就是说，第一除法器506可以被配置成将其输入信号除以预定因子DIV_IN。第二输入端504可以被耦合到第二除法器508使得第二除法器508可以接收基准电压Vref并且可以输出基准电压Vref的一小部分。也就是说，第二除法器508可以被配置成将其输入信号除以预定因子DIV_REF。第一除法器506的输出端可以经由第一采样和保持级507而被耦合到多路复用器510的第一输入端。第二除法器508的输出端可以经由第二采样和保持级509而被耦合到多路复用器510的第二输入端。然而，采样和保持级507、509 可以还被提供在根据各种实施例的ADC转换器500的相应输入端与除法器506、508之间。多路复用器510的输出端可以被耦合到ADC 512的第一输入端。电压域特定基准信号Vbg_core可以被施加到ADC 512的第二输入端。电压域特定基准信号Vbg_core可以例如得自如上面参考图1的描述已经描述的集成带隙。多路复用器510的输出端可以被耦合到第一寄存器516，所述第一寄存器516可以被配置成存储表示参考电压域特定基准信号Vbg_core的经转换的输入信号Vin的第一数字比较信号。多路复用器510的输出端可以被进一步耦合到第二寄存器518，所述第二寄存器518可以被配置成存储表示经转换的基准信号Vref的第二数字比较信号。例如，可以以D触发器的形式提供第一寄存器516和/或第二寄存器518。所述寄存器中的每一个都可以被耦合到数字除法电路520。数字除法电路520被耦合到数字乘法电路522。数字除法电路520和数字乘法电路可以被看成是形成被配置成使用被存储在对应寄存器516、518中的第一数字比较信号和第二数字比较信号来确定待转换的信号Vin的数字转换信号。
在下文中，将对ADC装置500的功能性进行描述。待转换的信号Vin可以被施加到第一输入端502。(外部)基准电压Vref可以被施加到第二输入端504。输入电压Vin和基准电压Vref从ADC 512的观点来看可以被看成为源自于外部电压域。例如，输入电压可以被期望位于从0V到10V的范围内并且基准电压可以为10V。这仅仅是一个可能的示例，输入电压Vin可以位于可以通常由外部电路使用ADC装置500来使信号数字化所决定的任何范围内。第一除法器506和第二除法器508可以用单个除法器级代替，所述单个除法器级可以被布置在多路复用器510与和根据图3中所呈现的各种实施例的ADC装置300的原理图类似的ADC 512之间。第一采样和保持级507以及第二采样和保持级509可以由公共信号触发以及因此可以被配置成同时分别对输入电压Vin和基准电压Vref进行采样。换句话说，采样和保持级可以确保分别来自施加到第一输入端502和第二输入端504的信号的单稳态值被同时采样并且因此与彼此临时地相关。在待转换的输入电压Vin已经连同基准值Vref一起被采集之后，多路复用器510可以将输入电压Vin转发到ADC 512，使得在第一处理步骤中ADC 512可以将输入电压Vin转换成第一数字比较信号并且将与该信号相对应的数字字存储在第一寄存器516中。ADC 512可以仅使用被配置成以位于ADC 512的核心电压域中例如在1.5V或更小的电压域中的工作电压进行操作的器件/元件来实现。从而对于第一过程步骤中的计算来说，电压域特定基准信号Vbg_core可以被ADC 512用作为基准。换句话说，表示经数字化的输入电压Vin的第一数字比较信号可以对应于输入电压Vin被除以电压域特定基准信号Vbg_core的比率值。输入电压Vin可以被第一除法器506适当地预分频即除，使得输入电压Vin的最大幅度可以等于或者小于在ADC 512的核心域中处理的信号的最大幅度。换句话说，被除输入电压Vin可以位于ADC 512的核心电压域中。例如，如果电压域特定基准信号Vbg_core是1.5V，则第一除法器506可以被配置成除以输入电压512使得其最大期望值将不超过1.5V。换句话说，第一除法器可以被看成为将输入电压Vin从其电压域变换成ADC 512的电压域。在第二过程步骤中，针对(外部)基准值Vref执行相同的计算，即基准电压Vref相对于电压域特定基准信号Vbg_core的比率值可以被计算并且结果得到的第二数字比较信号可以被以数字字的形式存储在第二寄存器518中。以类似的方式，基准电压Vref可以被第二除法器508适当地预分频即除，使得基准电压Vref可以等于或者小于被ADC 512用作为基准信号的电压域特定基准信号Vbg_core。在表示输入信号Vin和(外部)基准信号Vref的数字字已被存储在它们相应的寄存器516、518中之后两个数字字都可以被输出到数字除法电路520。数字除法电路520可以被配置成计算输入电压Vin和基准电压Vref的比率值，即商Vin/Vref。换句话说，可以根据与在第一寄存器516中存储的第一数字比较信号（表示输入电压Vin）相对应的数字字除以与在第二寄存器518中存储的第二数字比较信号(表示(外部)参考电压Vref)相对应的数字字来获得所述比率值。这个计算的结果可以被传递给数字乘法电路522，所述数字乘法电路522可以被配置成将该数字比率乘以(2n-1)使得可以从数字乘法电路522获得最后的数字比率结果526，即待转换的信号Vin的数字转换信号。
根据各种实施例的ADC装置500可以被进一步配置成读出第一寄存器516并且输出表示输入电压Vin的数字字。换句话说，ADC装置500可以被配置成输出与具有高精度的电压域特定基准信号Vbg_core有关的绝对结果524。
ADC装置500可以由于内在冗余而进一步提供准确和可靠的计算结果。第一寄存器516被配置成存储第一数字比较信号，即输入电压Vin和电压域特定基准信号Vbg_core的比值。第二寄存器518被配置成存储第二数字比较信号，即(外部)基准电压Vref和电压域特定基准信号Vbg_core的比值。数字除法电路520被配置成提供输入电压Vin和基准电压Vref的比率值。可以相对于彼此来检查这三个独立的值(全部为三个参数的商)以验证由ADC装置512所执行的计算的一致性。
在图6中示出了根据各种实施例的ADC装置600的示例性硬件实施方式。ADC装置600可以包括若干输入通道，例如具有例如在0V与22.5V之间或在5.5V与39.96V之间的范围内的输入电压的高压输入通道，以及具有在0V与5.6V之间的范围内的输入电压的中压输入通道。在图6中每个输入通道可以以相同的结构为特征。每个输入通道可以包括开关604，所述开关604可以被用来选择相应信号在其将被采样的时间点。在每个输入通道中开关可以被耦合到对应的电容器606，其可以连同搜索电容器618一起作为除法器。尽管在输入通道中的每一个中指示了仅一个电容器606，但是可以在每个输入通道中提供并联耦合的多个电容器，它们的数字被指示在电容器符号的右上部。在每个输入通道中并联耦合的电容的数目可以通过施加到对应输入通道的输入电压的幅度来给出。图6中在电容器符号的右上部给出的数字呈现了输入通道的仅一个示例性设定，并且当然可以根据所使用电容器的电容和对应输入电压的幅度来改变。此外，相应输入通道的并联布置中的每个电容器都可以包括电容器的串联布置，例如两个电容器、三个电容器或甚至更多。在这个示例中，中间输入电压通道可以表示(外部)基准电压Vref可以被施加到其的输入通道，而高压输入通道可以表示待转换成数字值的输入电压Vin可以被施加到其的输入通道。所有输入通道被耦合到在ADC装置600中提供的ADC核心602的求和节点608。求和节点608被耦合到比较器的输入端并且到可以为具有可变电容的电容器的搜索电容器618的一侧。比较器610的输出端可以被耦合到SAR 612，所述SAR 612进而可以被耦合到寄存器614。寄存器614的输出端形成ADC核心602的数字输出端并且从而形成待转换的信号Vin的数字转换信号。SAR 612和寄存器614两者都可以被耦合到中心电源并且提供有例如1.5V的电压。ADC核心602可以进一步包括被配置成为ADC核心602产生本地供应电压的低下降调节器622。例如，低下降调节器622可以被配置成将位于核心电压域之外的供应电压(例如5V的供应电压)转换成较低的本地电压，例如1.5V，其可以被ADC 602的核心器件/元件使用。低下降调节器622可以被耦合到比较器610并且到缓冲器620。缓冲器620的输出端可以被耦合到搜索电容器618的另一侧。缓冲器620可以包括电压域特定基准信号622(例如得自带隙基准的1.23V)或低压模拟信号624可以被施加到其的输入端。
ADC装置600中的二分查找借助于搜索电容器618来执行，所述搜索电容器618代替通常使用的二进制加权电容器阵列(见图1)。搜索电容器618的控制端子被耦合到SAR 612使得搜索电容器618的电容值可以通过SAR 612而被调整。一旦被施加到输入通道待转换的选择输入信号已被比较器610和SAR 612转换它就可以被存储在寄存器614中。
在根据各种实施例的ADC装置600中包括的ADC核心602可以在核心域中例如以1.5V被完整地实现。换句话说，ADC核心602可以用仅使用被设计成处理多达1.5V的电压的元件/器件的硬件来实现。这可以减少ADC核心602的尺寸，因为同被设计成处理较大电压的等效器件/元件比较起来针对低电压所设计的器件/元件(诸如晶体管、电容器)趋于为较小的。根据各种实施例的可以被看成为低压域的ADC核心602的电压域可以通过求和节点608延伸直到诸如电容器的串联布置中的最后一个电容器606之类的(在这个示例性场景中)电容式除法器的输出端。在寄存器614中存储的数字字的数字后处理在图6中未被示出，因为已经相对于图5中所示出的ADC装置500给出了对应解释。
在图7中示出了描绘根据各种实施例的ADC转换器中的可能过程流的流程图700。
在第一步骤702中待转换的信号Vin和基准信号Vref可以被确定。两个信号可以对应于可以被同时采集并且被采样和保持级存储的单稳态值。
在第二步骤704中第一数字比较字可以被确定。可以借助于ADC通过将待转换的信号例如输入电压Vin除以电压域特定基准信号Vref_internal来获得第一数字比较字。在第三步骤706中该第一数字比较字可以被存储在第一寄存器中。
在第四步骤708中第二数字比较字可以被确定。可以借助于ADC通过将基准信号Vref除以电压域特定基准信号Vref_internal来获得第二数字比较字。在第五步骤710中该第二数字比较字可以被存储在第二寄存器中。应当注意的是，可以在两个单独的处理步骤中独立于彼此地确定第一数字比较字和第二数字比较字，并且那些数字信号(形式为数字字)中的每一个都可以被存储在单独的专用寄存器中。数字比较字被以其确定的顺序是任意的，使得还可以在已执行第四步骤708和第五步骤710之后执行第二步骤704和第三步骤706。
在第六步骤712中可以例如通过比率电路生成第一比较字和第二比较字的比率值。该比率值可以对应于待转换的信号Vin的数字转换信号。
根据各种实施例提供了模拟至数字转换器装置，其可以包括：输入端子，其被配置成接收待转换的信号；基准端子，其被配置成接收基准信号；电压域特定基准端子，其被配置成接收电压域特定基准信号；模拟至数字转换器电路，其被耦合到所述输入端子、所述基准端子，并且耦合到所述电压域特定基准端子，所述电压域特定基准端子被配置成将待转换的所述信号与所述电压域特定基准信号相比较，从而生成第一数字比较信号，并且配置成将所述基准信号与所述电压域特定基准信号相比较，从而生成第二数字比较信号；以及比率电路，其被配置成使用所述第一数字比较信号和所述第二数字比较信号来确定待转换的所述信号的数字转换信号。
依照所述模拟至数字转换器装置的另外的实施例，所述基准端子可以被配置成接收基准信号，其中，基准信号可以源自于不同于电压域特定基准信号的不同电压域。
依照所述模拟至数字转换器装置的另外的实施例，所述基准端子可以被配置成接收可以具有比电压域特定基准信号更大幅度的基准信号。
依照所述模拟至数字转换器装置的另外的实施例，所述基准端子可以被配置成接收具有3.3V或更大幅度的基准信号。
依照所述模拟至数字转换器装置的另外的实施例，所述电压域特定基准端子可以被配置成接收具有1.5V或更小幅度的电压域特定基准信号。
依照所述模拟至数字转换器装置的另外的实施例，所述电压域特定基准端子可以被配置成接收其电压域可以对应于模拟至数字转换器电路的核心电压域的电压域特定基准信号。
依照另外的实施例所述模拟至数字转换器装置可以包括被耦合到输入端子并且配置成对待转换的信号进行采样和保持的第一采样和保持电路。
依照另外的实施例所述模拟至数字转换器装置可以包括被耦合到基准端子并且配置成对基准信号进行采样和保持的第二采样和保持电路，其中，第一采样和保持电路以及第二采样和保持电路可以被配置成同时分别对待转换的信号和基准信号进行采样。
依照另外的实施例所述模拟至数字转换器装置可以进一步包括被配置成除以待转换的信号的第一除法电路。
依照所述模拟至数字转换器的另外的实施例，所述第一除法电路可以被耦合在输入端子与第一采样和保持电路之间。
依照所述模拟至数字转换器的另外的实施例所述第一除法电路可以用模拟至数字转换器电路来实现。
依照所述模拟至数字转换器的另外的实施例所述第一除法电路可以包括电阻式除法器。
依照所述模拟至数字转换器的另外的实施例所述第一除法电路可以包括电容式除法器。
依照所述模拟至数字转换器装置的另外的实施例所述第一除法电路可以被配置成除以待转换的信号，使得被除待转换的信号可以具有可以等于或者小于电压域特定基准信号的幅度。
依照另外的实施例所述模拟至数字转换器装置可以进一步包括被耦合在基准端子与第二采样和保持电路之间并且配置成除以基准信号的第二除法电路。
依照所述模拟至数字转换器装置的另外的实施例所述第二除法电路可以包括电阻式除法器。
依照所述模拟至数字转换器装置的另外的实施例所述第二除法电路可以包括电容式除法器。
依照所述模拟至数字转换器装置的另外的实施例被除基准信号可以具有等于或者小于电压域特定基准信号的幅度。
依照另外的实施例所述模拟至数字转换器装置可以包括被配置成接收待转换的另外的信号的至少一个另外的输入端子，其中，所述至少一个另外的输入端子可以被耦合到模拟至数字转换器电路。
依照另外的实施例所述模拟至数字转换器装置可以包括多路复用器，所述多路复用器被配置成将待转换的信号、基准信号以及至少一个另外的输入信号中的一个提供给模拟至数字转换器电路。
依照另外的实施例所述模拟至数字转换器装置可以进一步地包括被耦合到所述模拟至数字转换器电路并且配置成存储第一数字比较信号的第一寄存器。
依照另外的实施例所述模拟至数字转换器装置可以进一步地包括被耦合到所述模拟至数字转换器电路并且配置成存储第二数字比较信号的第二寄存器。
依照所述模拟至数字转换器装置的另外的实施例，所述比率电路可以被配置成将在第一寄存器中存储的第一比较信号除以在第二寄存器中存储的第二比较信号，从而生成商信号。
依照所述模拟至数字转换器装置的另外的实施例所述比率电路可以被进一步配置成将商信号乘以(2^n-1)，其中n表示模拟至数字转换器电路的数字输出信号的位长度。
依照所述模拟至数字转换器装置的另外的实施例，所述模拟至数字转换器装置可以被配置成通过仅读出第一寄存器将第一比较信号作为数字输出信号来提供。
依照另外的实施例所述模拟至数字转换器装置可以进一步包括被耦合在多路复用器与模拟至数字转换器电路之间并且配置成除以来自多路复用器的输出信号并且将被除信号提供给模拟至数字转换器电路的除法电路。
在各种另外的实施例中提供了模拟至数字转换器电路，所述电路包括：第一输入端，其被配置成接收待转换的信号；第二输入端，其被配置成接收外部基准信号；模拟至数字内部输入端，其被配置成接收模拟至数字内部基准信号；模拟至数字转换器，其被耦合到所述第一输入端、所述第二输入端并且耦合到所述模拟至数字内部输入，并且被配置成将待转换的所述信号与所述模拟至数字内部基准信号相比较，从而生成第一数字比较信号，以及配置成将所述外部基准信号与所述模拟至数字内部基准信号相比较，从而生成第二数字比较信号；以及比率电路，其被配置成使用所述第一数字比较信号和所述第二数字比较信号来确定待转换的所述信号的数字转换信号。
虽然已经参考特定实施例特别地示出并且描述了本发明，但是本领域的技术人员应该理解的是，在不背离如由所附权利要求所限定的本发明的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。本发明的范围因此由所附权利要求来指示，并且落入权利要求的等价意义和范围内的所有改变因此旨在被包含。

Claims (25)

1.一种模拟至数字转换器装置，包括：
输入端子，其被配置成接收待转换的信号；
基准端子，其被配置成接收基准信号；
电压域特定基准端子，其被配置成接收电压域特定基准信号；
模拟至数字转换器电路，其被耦合到所述输入端子、所述基准端子并且耦合到所述电压域特定基准端子，所述模拟至数字转换器电路被配置成将待转换的所述信号与所述电压域特定基准信号相比较，从而生成第一数字比较信号，并且配置成将所述基准信号与所述电压域特定基准信号相比较，从而生成第二数字比较信号；以及
比率电路，其被配置成使用所述第一数字比较信号和所述第二数字比较信号来确定待转换的所述信号的数字转换信号。
2.根据权利要求1所述的模拟至数字转换器装置，
其中所述基准端子被配置成接收所述基准信号，其中所述基准信号源自于不同于所述电压域特定基准信号的不同电压域。
3.根据权利要求1所述的模拟至数字转换器装置，
其中，所述基准端子被配置成接收具有比所述电压域特定基准信号更大的幅度的所述基准信号。
4.根据权利要求1所述的模拟至数字转换器装置，
其中，所述基准端子被配置成接收具有3.3V或更大的幅度的基准信号。
5.根据权利要求1所述的模拟至数字转换器装置，
其中，所述电压域特定基准端子被配置成接收具有1.5V或更小的幅度的电压域特定基准信号。
6.根据权利要求1所述的模拟至数字转换器装置，
其中，所述电压域特定基准端子被配置成接收其电压域对应于所述模拟至数字转换器电路的核心电压域的电压域特定基准信号。
7.根据权利要求1所述的模拟至数字转换器装置，进一步包括：
第一采样和保持电路，其被耦合到所述输入端子并且配置成对待转换的所述信号进行采样和保持。
8.根据权利要求7所述的模拟至数字转换器装置，进一步包括：
第二采样和保持电路，其被耦合到所述基准端子并且配置成对所述基准信号进行采样和保持；
其中，所述第一采样和保持电路以及所述第二采样和保持电路被配置成同时分别对待转换的所述信号和所述基准信号进行采样。
9.根据权利要求7所述的模拟至数字转换器装置，进一步包括：
第一除法电路，其被配置成除待转换的所述信号。
10.根据权利要求9所述的模拟至数字转换器装置，
其中，所述第一除法电路被耦合在所述输入端子与所述第一采样和保持电路之间。
11.根据权利要求9所述的模拟至数字转换器装置，
其中，所述第一除法电路被实现在所述模拟至数字转换器电路中。
12.根据权利要求9所述的模拟至数字转换器装置，
其中，所述第一除法电路包括电阻式除法器或电容式除法器。
13.根据权利要求9所述的模拟至数字转换器装置，
其中，所述第一除法电路被配置成除待转换的所述信号，使得被除待转换的信号具有等于或者小于所述电压域特定基准信号的幅度。
14.根据权利要求8所述的模拟至数字转换器装置，进一步包括：
第二除法电路，其被耦合在所述基准端子与所述第二采样和保持电路之间并且配置成将所述基准信号除以预定因子。
15.根据权利要求14所述的模拟至数字转换器装置，
其中，所述第二除法电路包括电阻式除法器或电容式除法器。
16.根据权利要求14所述的模拟至数字转换器装置，
其中，被除基准信号具有等于或者小于所述电压域特定基准信号的幅度。
17.根据权利要求1所述的模拟至数字转换器装置，进一步包括：
至少一个另外的输入端子，其被配置成接收待转换的另外的信号，其中所述至少一个另外的输入端子被耦合到所述模拟至数字转换器电路。
18.根据权利要求17所述的模拟至数字转换器装置，进一步包括：
多路复用器，其被配置成将待转换的所述信号、所述基准信号以及所述另外的信号中的一个提供给所述模拟至数字转换器电路。
19.根据权利要求1所述的模拟至数字转换器装置，进一步包括：
第一寄存器，其被耦合到所述模拟至数字转换电路并且配置成存储所述第一数字比较信号。
20.根据权利要求1所述的模拟至数字转换器装置，进一步包括：
第二寄存器，其被耦合到所述模拟至数字转换器电路并且配置成存储所述第二数字比较信号。
21.根据权利要求1所述的模拟至数字转换器装置，
其中，所述比率电路被配置成将在第一寄存器中存储的所述第一数字比较信号除以在第二寄存器中存储的所述第二数字比较信号，从而生成商信号。
22.根据权利要求21所述的模拟至数字转换器装置，
其中，所述比率电路被进一步配置成将所述商信号乘以(2^n-1)，其中n表示所述模拟至数字转换器电路的数字输出信号的位长度。
23.根据权利要求19所述的模拟至数字转换器装置，
其中，所述模拟至数字转换器装置被配置成通过仅读出所述第一寄存器将所述第一数字比较信号作为数字输出信号来提供。
24.根据权利要求18所述的模拟至数字转换器装置，进一步包括：
除法电路，其被耦合在所述多路复用器与所述模拟至数字转换器电路之间并且配置成除来自所述多路复用器的输出信号以及将被除信号提供给所述模拟至数字转换器电路。
25.一种模拟至数字转换器电路，包括：
第一输入端，其被配置成接收待转换的信号；
第二输入端，其被配置成接收外部基准信号；
模拟至数字内部输入端，其被配置成接收模拟至数字内部基准信号；
模拟至数字转换器，其被耦合到所述第一输入端、所述第二输入端并且耦合到模拟至数字内部输入端，并且被配置成将待转换的所述信号与所述模拟至数字内部基准信号相比较，从而生成第一数字比较信号，以及配置成将所述外部基准信号与所述模拟至数字内部基准信号相比较，从而生成第二数字比较信号；以及
比率电路，其被配置成使用所述第一数字比较信号和所述第二数字比较信号来确定待转换的所述信号的数字转换信号。
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