CN103633998B - 一种用于全数字锁相环的低功耗鉴相器 - Google Patents

一种用于全数字锁相环的低功耗鉴相器 Download PDF

Info

Publication number
CN103633998B
CN103633998B CN201210311259.9A CN201210311259A CN103633998B CN 103633998 B CN103633998 B CN 103633998B CN 201210311259 A CN201210311259 A CN 201210311259A CN 103633998 B CN103633998 B CN 103633998B
Authority
CN
China
Prior art keywords
output
phase discriminator
phase
enumerator
locked loop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210311259.9A
Other languages
English (en)
Other versions
CN103633998A (zh
Inventor
李巍
刘鹏飞
牛杨杨
李宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fudan University
Original Assignee
Fudan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fudan University filed Critical Fudan University
Priority to CN201210311259.9A priority Critical patent/CN103633998B/zh
Publication of CN103633998A publication Critical patent/CN103633998A/zh
Application granted granted Critical
Publication of CN103633998B publication Critical patent/CN103633998B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明属微电子领域，涉及一种用于全数字锁相环的鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。本发明对传统鉴相器进行了改进，其中累加型计数器的输出为各个参考时钟周期内原传统的计数器输出码值累加的结果，而不是单一的一个时钟周期之内的输出码值，因此累加型计数器可直接由DCO的输出信号驱动；交换了时间‑数码转换器的输出在数字鉴相器中的运算顺序，使整个鉴相器的运算步骤减少，从而降低了鉴相器结构的功耗，并使电路结构更加简单，易于实现。本发明所述鉴相器适用于全数字锁相环的电路设计，具有重要的实用价值。

Description

一种用于全数字锁相环的低功耗鉴相器
技术领域
本发明属于微电子领域，涉及一种用于全数字锁相环的鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。
背景技术
锁相环结构(PLL)在无线通信与数字电路时钟恢复领域的应用越来越广泛，传统的PLL电路由全定制(模拟/射频电路)而成，电路的性能受PVT（工艺，电源电压，温度）的影响比较大；而另一方面，几十纳米级的CMOS技术给数字电路带来了巨大的恩惠，但对于模拟/射频电路来说却无大的益处，因为模拟/射频电路中的无源部分(电容，电感等)并没有随工艺按比例缩小，同时工艺的发展使电源电压降低，对于模拟/射频的电路的设计提出了更高的要求。在上述形势下，一种基于数字IC设计方法的锁相环ADPLL（ADPLL,All DigitalPhase Locked Loop）应运而生；所述数字锁相环ADPLL的主要优点就在于受工艺的影响较小，易于与其他数字电路集成，面积小，并能充分从集成电路的工艺按比例缩小中收益；所述ADPLL用数字的鉴相器，滤波器等代替传统模拟锁相环的电荷泵，低通滤波器结构。在ADPLL中，频率控制字（FCW）为若干位的数字信号，代表期望的输出频率与输入参考信号频率之间的倍数关系，数字控制振荡器（DCO）输出的正弦信号经过计数器（COUNTER）与时间-数码转换器（TDC）之后转换为数码，上述数码表示当前DCO的输出频率与参考频率之间的倍数关系，在数字鉴相器中得到FCW与TDC,COUNTER输出的差值，再将这一差值累加，累加得到的数码表示期望的输出信号与当前DCO输出信号之间相位的差值，最终所述差值再经过低通滤波处理之后去控制DCO的输出频率，形成了一个环路（ADPLL的简易原理框图如图1所示）。
但所述ADPLL用数字的鉴相器中的运算是几十bit数码的加减运算，因此有着比较高的功耗；目前，迫切需要一种应用于全数字锁相环的、全新的、低功耗的数字鉴相器结构。
发明内容
本发明的目的在于克服现有技术的缺陷和不足，提供一种用于全数字锁相环的低功耗鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。
本发明对传统鉴相器进行了改进，所述传统鉴相器的鉴相原理为：
在每个时钟周期中，所述鉴相器完成上式中的运算：FCW为频率控制字,NK为第K个时钟周期计数器（COUNTER）的输出,σK是第K的时钟周期内时间-数码转换器（TDC）的输出，其中，传统的COUNTER输出NK是参考信号的周期与DCO输出信号周期之商的整数部分；
本发明所述的鉴相器中，将上述几个部分分别求和：其中，COUNTER采用累加型的COUNTER，直接得到另一方面,在电路实现时改变运算顺序，将“先做差后累加”改变为“先累加后做差”，一项直接化简为σ0-σk+1，其采用了以下恒等式：
(σ0-σ1)+(σ1-σ2)+...+(σk-σk+1)＝σ0-σk+1 （2）
另外一方面，因为在鉴相过程中，TDC的初始输出σ0对一段时间之后的相位差没有影响，因此σ0可取任意值，本发明中取σ0=0，上述鉴相公式中一项直接简化为σK+1，即TDC在第K+1个时钟周期的输出，鉴相公式可化简为：
因此，所述鉴相器明显减少了运算次数，也降低了鉴相器的功耗。
本发明所述鉴相器中，累加型计数器（COUNTER）的输出为各个参考时钟周期内原传统的COUNTER输出码值累加的结果，而不是单一的一个时钟周期之内的输出码值，因此累加型COUNTER可直接由DCO的输出信号驱动；
本发明所述鉴相器中，时间-数码转换器（TDC）的输出在鉴相器中直接与鉴相器的其他输入信号相加（而在传统的鉴相器中是先将前一个时钟周期内TDC的输出寄存，在下一个时钟周期中，将新的TDC输出码值与已寄存的上一个时钟周期TDC的输出码值做差，再将得到的差累加之后再与鉴相器的其他输入信号相加）。
本发明的鉴相器的优点有：
1，交换了TDC（时间-数码转换器）的输出在数字鉴相器中的运算顺序，并使用了累加型COUNTER（计数器），使整个鉴相器的运算步骤减少；
2，能明显降低鉴相器结构的功耗；
3，电路结构更加简单，易于实现；
4,适用于全数字锁相环的电路设计，具有重要的实用价值。
为了便于理解，以下将通过具体的附图和实施例对本发明的用于全数字锁相环的低功耗鉴相器进行详细地描述。需要特别指出的是，具体实例和附图仅是为了说明，显然本领域的普通技术人员可以根据本文说明，在本发明的范围内对本发明做出各种各样的修正和改变，这些修正和改变也纳入本发明的范围内。另外，本发明引用了公开文献，这些文献是为了更清楚地描述本发明，它们的全文内容均纳入本文进行参考，就好像它们的全文已经在本文中重复叙述过一样。
附图说明
图1是传统的ADPLL的简易原理框图。
图2是本发明低功耗鉴相器的具体实现框图。
具体实施方式
实施例1
用于全数字锁相环的鉴相器的计数器采用累加型的计数器，直接得到同时，在电路实现时将运算改变顺序，将先做差后累加改变为先累加后做差，其运算公式为：
其中，FCW为频率控制字,为累加的第K个时钟周期计数器的输出,σK+1为时间-数码转换器在第K+1个时钟周期的输出。
本发明所述鉴相器的电路实现方法采用公式（3），如图2所示：σK+1是TDC在第K+1个时钟周期的输出，而是累加型COUNTER（该累加型COUNTER是现有技术中COUNTER所有周期内输出的累加值，该累加的COUNTER可直接由DCO的输出来触发）在第K个周期的输出，将这两者相加再与FCW的累加结果做差，因此，本发明所述鉴相器的电路实现与现有技术的鉴相器相比其具有运算步骤减少，功耗减小，同时电路实现简单的优点。

Claims (3)

1.一种用于全数字锁相环的低功耗鉴相器，其特征在于，包括：累加型计数器和时间-数码转换器，其中的累加型计数器，直接得到同时，在电路实现时将运算改变顺序，将先做差后累加改变为先累加后做差，其运算公式为：
其中，FCW为频率控制字,为累加的第K个时钟周期计数器的输出,σK+1为时间-数码转换器在第K+1个时钟周期的输出；
所述鉴相器的电路连接方式为：σK+1是TDC在第K+1个时钟周期的输出，而是累加型计数器在第K个周期的输出，将这两者相加再与FCW的累加结果做差，其中，所述的累加型计数器是计数器所有周期内输出的累加值，该累加型计数器直接由DCO的输出来触发。
2.按权利要求1所述的用于全数字锁相环的低功耗鉴相器，其特征在于，其中的累加型计数器的输出为各个参考时钟周期内的计数器输出码值累加的结果，累加型计数器直接由数字控制振荡器的输出信号驱动。
3.按权利要求1所述的用于全数字锁相环的低功耗鉴相器，其特征在于，其中的时间-数码转换器的输出在鉴相器中直接与鉴相器的其他输入信号相加。
CN201210311259.9A 2012-08-28 2012-08-28 一种用于全数字锁相环的低功耗鉴相器 Expired - Fee Related CN103633998B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210311259.9A CN103633998B (zh) 2012-08-28 2012-08-28 一种用于全数字锁相环的低功耗鉴相器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210311259.9A CN103633998B (zh) 2012-08-28 2012-08-28 一种用于全数字锁相环的低功耗鉴相器

Publications (2)

Publication Number Publication Date
CN103633998A CN103633998A (zh) 2014-03-12
CN103633998B true CN103633998B (zh) 2017-02-15

Family

ID=50214690

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210311259.9A Expired - Fee Related CN103633998B (zh) 2012-08-28 2012-08-28 一种用于全数字锁相环的低功耗鉴相器

Country Status (1)

Country Link
CN (1) CN103633998B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108039888A (zh) * 2018-01-17 2018-05-15 优利德科技(中国)有限公司 一种dds信号源时钟发生电路、信号源及其方法
US11569822B2 (en) 2020-06-23 2023-01-31 M31 Technology Corporation Triple-path clock and data recovery circuit, oscillator circuit and method for clock and data recovery

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101160722A (zh) * 2005-04-18 2008-04-09 Nxp股份有限公司 电路布置、具体是锁相环、及其相应方法
CN102111149A (zh) * 2009-12-24 2011-06-29 Nxp股份有限公司 数字锁相环

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8155256B2 (en) * 2000-10-23 2012-04-10 Texas Instruments Incorporated Method and apparatus for asynchronous clock retiming
US8045670B2 (en) * 2007-06-22 2011-10-25 Texas Instruments Incorporated Interpolative all-digital phase locked loop

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101160722A (zh) * 2005-04-18 2008-04-09 Nxp股份有限公司 电路布置、具体是锁相环、及其相应方法
CN102111149A (zh) * 2009-12-24 2011-06-29 Nxp股份有限公司 数字锁相环

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种改进的全数字锁相环设计;李肃刚等;《微计算机信息》;20060315;第21卷(第15期);42-43、125 *

Also Published As

Publication number Publication date
CN103633998A (zh) 2014-03-12

Similar Documents

Publication Publication Date Title
CN102386926B (zh) 时序电路与控制信号时序的方法
CN103684436B (zh) 锁相环电路和使用锁相环来生成时钟信号的方法
CN104170258B (zh) 再循环时数转换器（tdc）
CN104428995B (zh) 用于数字鉴相器的低功率小面积数字积分器
CN101414821B (zh) 错误防止方法
CN102769462A (zh) 直接数字频率锁相倍频器电路
CN104199278B (zh) 基于多导航***的抗遮挡的高精度同步时钟***及其同步方法
CN207720116U (zh) 一种快速锁定的全数字延迟锁相环
CN102651648A (zh) 全数字锁相环
CN102035472B (zh) 可编程数字倍频器
CN107666320A (zh) 带噪声整形符号的数模转换器
CN102045062A (zh) 一种基于Cordic算法的数字锁相环
CN102684686A (zh) 一种降低带内相位噪声的锁相环及其相应的工作方法
CN103684445B (zh) 多相位高分辨率锁相环
CN103633998B (zh) 一种用于全数字锁相环的低功耗鉴相器
CN103141029A (zh) 采样器电路
Nonis et al. A 2.4 psrms-jitter digital PLL with multi-output bang-bang phase detector and phase-interpolator-based fractional-N divider
Prasad et al. A review of phase locked loop
CN102130685A (zh) 一种原子频标仿真方法和仿真器
WO2009053531A1 (en) Phase accumulator for digital phase locked loop
Ishak et al. Digital phase-frequency detector in all-digital pll-based local oscillator for radio frequency identification system transceiver
CN106209094A (zh) 一种基于fpga 50%占空比小数分频的实现方法
Tripathi et al. Design of power efficient all digital phase locked loop (ADPLL)
CN107294531A (zh) 锁相回路和分频器
CN110581708B (zh) 锁频环型全数字频率综合器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170215

Termination date: 20190828