CN102035472B - 可编程数字倍频器 - Google Patents

Abstract

本发明涉及一种可编程数字倍频器，其包括用于接收外部低频***时钟信号并转换为倍频器内其他单元所需的高频采样时钟信号的时钟倍频单元；与时钟倍频单元高频采样时钟信号输出端相连接，用于接收待倍频输入信号并利用高频采样时钟信号对该输入信号进行同步周期计数以输出周期计数值的输入信号实时同步测量单元；接收待倍频系数并利用高频采样时钟信号对周期计数值与倍频系数进行除法运算的实时数据运算单元；接收待倍频系数并根据整数与余数关系选择适当的脉冲周期，以零误差输出N个倍频脉冲信号倍频输出单元，本发明采用低频时钟从外部输入，使得电路整体的抗干扰能力得到较大的提高，尤其适合应用于I/F转换后级电路中。

Description

可编程数字倍频器

技术领域

本发明涉及一种倍频器，尤其涉及一种可工作在较低频率的数字倍频器。

背景技术

倍频器是输出信号频率等于输入信号频率整数倍的电路。倍频器的功能是在两个输入脉冲之间等间隔地***一定数量的脉冲，使经过倍频器的信号输出频率等于输入频率的倍数。倍频器应用广泛，如发射机采用倍频器可以提高频率稳定度，调频设备用倍频器可以增大频率偏移，相位键控通信机中的倍频器是载波恢复电路的一个重要组成单元，在I/F转换电路中用倍频器使前级电流至频率转换工作在较低频率，可以提高转换频率的精度。

对信号实现倍频的方法有很多种，可以利用非线性电路产生高次谐波或利用频率控制回路，也可由压控振荡器和控制环路构成。将一列数字信号进行适当的延迟，然后再与原始信号相异或，生成的信号为原始信号的倍频。在高频电子设计中常用锁相环来实现倍频，锁相环是一个误差调节***，它利用自身内部的调节使得锁相环反馈端的信号在频率和相位上与输入端的原始信号相同，运用这个特性可以在锁相环的输出端与反馈端之间加入计数器，为了能够在反馈端得到相同频率和相位的信号，锁相环会根据计数器所设定的计数初值来加倍原始信号，从而在输出端得到倍频信号。这种方法会因为锁相环的特性而不同，锁相环的精度和速度会对倍频的结果造成很大的影响，通常锁相环的精度和速度也不会很高。

现有技术中也常利用直接数字频率合成器(DDS)的方式进行倍频器设计，倍频系数可以在一定范围内自行设定，直接数字频率合成器需要利用CPLD/FPGA或单片机进行运算和通信控制，例如基于AD9850的倍频器输入相应的控制字就能得到相应的频率波形。这种倍频器的主要特点是由于AD9850本身的精度问题，参考时钟越大，精确度越高，所以一般必须采用100MHz以上的晶体振荡器。另外由于频率控制算法复杂，所以必须有CPLD/FPGA或单片机进行运算和控制。

故，上述倍频器的实现中，利用锁相环的倍频器，由于锁相环存在跟踪速度慢的缺点，并且它在低频段的性能很难满足实际要求，对突变信号的频率捕捉速度较慢，尤其对2HZ左右的超低频信号，稳态锁定时间约12S，对频率和相位的跟踪精度也比较低。另外，锁相倍频器中VCO的输出频率只能偏离中心频率一定范围。所以在实际电路中，一种锁相环环路不可能覆盖整个设计要求的频率范围，因而需要多段倍频电路，使得电路变得非常复杂。利用直接数字频率合成器(DDS)的方式进行倍频器设计，由于必须有CPLD/FPGA或单片机进行运算和控制，使电路结构复杂，体积增大，另外由于必须采用100MHz以上的晶体振荡器，容易对电路本省造成干扰或干扰其它电路。

发明内容

本发明目的是提供一种以低频时钟输入从而提高抗干扰能力以及保证高精度输出的数字变频器。

为了达到上述目的，本发明所采用的技术方案为：一种可编程数字倍频器，其包括

时钟倍频单元，所述的时钟倍频单元用于接收外部低频***时钟信号CLK_L，并将该低频***时钟CLK_L转换为倍频器内其他单元所需的高频采样时钟信号CLK_G；

输入信号实时同步测量单元，其与时钟倍频单元高频采样时钟信号输出端相连接，用于接收待倍频输入信号并利用高频采样时钟信号CLK_G对该输入信号进行同步周期计数，以输出周期计数值T；

实时数据运算单元，其与输入信号实时同步测量单元的周期计数值输出端以及时钟倍频单元的高频采样时钟信号输出端相连接，所述的实时数据运算单元接收待倍频系数N并利用高频采样时钟信号CLK_G对周期计数值T与倍频系数N进行除法运算，输出经运算后的整数quotient、余数remain；

倍频输出单元，其与实时数据运算单元的整数以及余数输出端相连接，所述的倍频输出单元接收待倍频系数N并根据整数quotient与余数remain关系选择适当的脉冲周期，以零误差输出N个倍频脉冲信号。

进一步地，所述的脉冲周期的选取是，当倍频脉冲信号开始输出时，所述的倍频输出单元根据当前输出的倍频脉冲个数与余数remain对比，当输出第X1个脉冲且满足X1≤remain时，以(quotient+1)倍***时钟CLK_G为一个脉冲周期输出下一个倍频脉冲；当输出第X2个脉冲且X2＞remain时，以quotient倍***时钟CLK_G为一个脉冲周期输出下一个倍频脉冲，以此类推。

对上述技术方案所优化实施的方式中，所述的实时数据运算单元还输出有宽度信号，所述的倍频输出单元接收该宽度信号以调整输出的倍频脉冲信号的脉宽，这样可以根据使用的需要增加倍频脉冲信号的脉冲宽度，防止在后续的电路处理中，该高频脉冲信号由于脉宽较窄，被误认为是干扰信号。

所述的时钟倍频单元采用数字锁相环实现。

所述的输入信号实时同步测量单元还产生沿同步触发信号，以分别触发实时数据运算单元与倍频输出单元。

所述的实时数据运算单元采用多级流水方式进行除法运算，从而可提高数据的运算速度。

所述的倍频系数N在1至255之间任意设置，输入信号的带宽范围在0Hz至MHz之间。

所述的时钟倍频单元、输出信号实时同步测量单元、实时数据运算单元、倍频输出单元都可通过数字电路实现，故可封装在一芯片上，所述的倍频系数N、***时钟、输入信号通过芯片外引脚对应输入，所述的倍频脉冲信号通过芯片外引脚输出。

所述的时钟倍频单元、输出信号实时同步测量单元、实时数据运算单元、倍频输出单元集成在FPGA芯片上。

所述的FPGA芯片贴装在基于LTCC基板的厚膜电路上，并通过金属外壳密封而成。通过在厚膜电路中集成FPGA芯片实现可编程数字倍频器，使得整个倍频器体积较小，具有密封性和高可靠性的特点。

由于采用上述技术方案，本发明具有以下优点：本发明通过设置时钟倍频单元，采用低频时钟从外部输入，该低频时钟经过倍频转换形成高频时钟为后续的各功能单元提供高频采样时钟，使得电路整体的抗干扰能力得到较大的提高；而且，通过本发明的电路设计，倍频输出能够快速响应，即利用上一个周期测量和运算得到的数据进行实时倍频输出，通过计算整数与余数的关系，保证倍频信号零误差输出，尤其适合应用于I/F转换后级电路中。

附图说明

附图1为本发明倍频器整体电路原理结构图；

附图2为本发明输入信号实时同步测量单元原理结构图；

附图3是本发明实时数据运算单元原理结构图；

附图4是本发明倍频输出单元原理结构图；

具体实施方式

下面结合附图，对本发明优选的具体实施例进行说明：

如图1所示的倍频器，其主要由时钟倍频单元、输入信号实时同步测量单元、实时数据运算单元、倍频输出单元等模块单元组成，各功能单元均采用数字电路实现，其可封装在一芯片上，如图中虚线所示，芯片***设置一些输入输出引脚，本发明中，输入引脚包括倍频系数的输入、***低频时钟CLK_L的输入、待倍频的输入信号的输入以及复位信号等，输出引脚在附图中只显示了倍频信号输出，下面将对各功能单元作具体介绍：

所述的时钟倍频单元用于将接收的***低频时钟信号CLK_L转换为高频采样时钟CLK_G输出，时钟倍频单元可采用数字锁相环实现，频率的放大倍数可在1～30倍之间，如输入时钟为20MHz，若达到200MHz的高频时钟，时钟倍频单元对输入的时钟进行十倍倍频即可。

所述的输入信号实时同步测量单元，其与时钟倍频单元的高频时钟信号CLK_G输出端相连接，同时，该输入信号实时同步测量单元具有输入信号引脚，通过该引脚，待倍频输入信号被接收，输入信号实时同步测量单元利用高频采样时钟CLK_G对输入信号进行同步测量，即进行同步周期计数，并输出周期计数值，同时产生沿同步信号，供后续电路单元使用。图2进一步示出了输入信号实时同步测量单元工作流程图，在完成对输入信号的上升沿检测时，将产生第一触发信号EN1和第二触发信号EN2。由于采用高频时钟对输入信号进行采样，所以提高了输入信号周期的测量精度。

所述的实时数据运算单元与时钟倍频单元的高频采样时钟输出端以及输入信号实时同步测量单元的周期计数值输出端相连接，同时，输入信号实时同步测量单元的第一触发信号EN1输出端也与实时数据运算单元相连接。实时数据运算单元还具有一接收倍频系数端口，其将接收到的周期计数值除以倍频系数，从而获得相应的整数和余数输出。其中，倍频系数可以从1至255之间任意设置，除法运算可采用多级流水方式，图3进一步给出了实时数据运算单元的电路设计结构。

本实施例中，实时数据运算单元还设置倍频输出的高电平宽度运算单元，通过该单元输出宽度信息至倍频输出单元，倍频输出单元接收该宽度信息，将调整输出的各倍频脉冲的脉冲宽度。

所述的倍频输出单元与实时数据运算单元的整数、余数、宽度输出端相连接，且其与输入信号实时同步测量单元的第二触发信号EN2输出端相连接，倍频输出单元根据接收的整数、余数以及宽度大小控制倍频脉冲的输出，具体控制方式如下：设周期计数值为T，N为倍频系数，T/N得到的整数为quotient，余数为remain。当倍频脉冲开始输出时，对当前输出的脉冲数进行判断，若输出第X1个脉冲，且X1≤remain时，以(quotient+1)倍***时钟作为一个脉冲周期，即每隔该一个脉冲周期的时间再输出下一个倍频脉冲；当输出第X2个脉冲(X2＞remain)时，以quotient倍***时钟为脉冲周期，每隔该脉冲周期输出下一个倍频脉冲。这样在一个输入信号周期T内，T＝X1×(quotient+1)+X2×quotient，即倍频误差等于零，消除倍频输出的±1误差。图4进一步给出了倍频输出单元电路设计结构。

本发明时钟倍频单元、输入信号实时同步测量单元、实时数据运算单元、倍频输出单元均可通过硬件语言实现数字电路，在时钟信号处理上，通过同一高频采样时钟，在下一个周期的沿到来即响应上一个周期的倍频输出，利用上一个周期测试和运算得到的数据进行实时倍频输出，保证倍频输出的快速响应，在输入频率突变时，快速响应非常重要，如果采用锁相环技术或直接数字频率合成器则无法实现。还可以根据需求扩展多路并行输入与输出。

上述对本发明可编程数字倍频器的各功能单元及其工作原理进行了说明，在硬件实现上，本实施例的倍频器封装在金属管壳内，并基于LTCC基板的厚膜混合集成电路来实现，即在LTCC基板上组装FPGA芯片、FPGA配置芯片、电源供电芯片，然后用双列直插式金属外壳密封。通过在厚膜电路中集成FPGA芯片来实现可编程数字倍频器，其具有如下特点：

1)结构简单，厚膜集成具有密封性和高可靠性；

2)可扩展多路并行输入与输出，不需要改***件电路结构，只要把引出脚引出即可；

3)低频时钟输入，提高电路的抗干扰能力；

4)通过控制倍频脉冲输出，并做实时误差调整，有效消除倍频输出的±1误差，达到高精度输出。

5)倍频输出快速响应。下一个周期的沿到来即响应上一个周期的倍频输出，利用上一个周期测试和运算得到的数据进行实时倍频输出；

6)倍频系数可编程，输入信号带宽范围可覆盖从0Hz至MHz输入。可以在不改***件电路的前提下，通过参数设置可以随时改变倍频系数，倍频系数可以从1至255之间任意设置。

上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围，凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (13)

1.一种可编程数字倍频器，其包括

时钟倍频单元，所述的时钟倍频单元用于接收外部低频***时钟信号CLK_L，并将低频***时钟CLK_L转换为倍频器内其他单元所需的高频采样时钟信号CLK_G；

输入信号实时同步测量单元，其与时钟倍频单元的高频采样时钟信号输出端相连接，用于接收待倍频输入信号并利用高频采样时钟信号CLK_G对该输入信号进行同步周期计数，并输出周期计数值T；

实时数据运算单元，其与输入信号实时同步测量单元的周期计数值输出端以及时钟倍频单元的高频采样时钟信号输出端相连接，所述的实时数据运算单元接收待倍频系数N并利用高频采样时钟信号CLK_G对周期计数值T与倍频系数N进行除法运算，输出经运算后的整数quotient、余数remain；

倍频输出单元，其与实时数据运算单元的整数以及余数输出端相连接，所述的倍频输出单元接收待倍频系数N并根据整数quotient与余数remain关系选择适当的脉冲周期，以零误差输出N个倍频脉冲信号；

所述的脉冲周期的选取是，当倍频脉冲信号开始输出时，所述的倍频输出单元根据当前输出的倍频脉冲个数与余数remain对比，当输出第X1个脉冲且满足X1≤remain时，以(quotient+1)倍***时钟CLK_G为一个脉冲周期输出下一个倍频脉冲；当输出第X2个脉冲且X2＞remain时，以quotient倍***时钟CLK_G为一个脉冲周期输出下一个倍频脉冲，以此类推。

2.根据权利要求1所述的可编程数字倍频器，其特征在于：所述的实时数据运算单元还输出有宽度信号，所述的倍频输出单元接收该宽度信号以调整输出的倍频脉冲信号的脉宽。

3.根据权利要求1所述的可编程数字倍频器，其特征在于：所述的时钟倍频单元采用数字锁相环实现。

4.根据权利要求1所述的可编程数字倍频器，其特征在于：所述的输入信号实时同步测量单元还产生沿同步触发信号，以分别触发实时数据运算单元与倍频输出单元。

5.根据权利要求1所述的可编程数字倍频器，其特征在于：所述的实时数据运算单元采用多级流水方式进行除法运算。

6.根据权利要求1、3、4、5中的任一所述的可编程数字倍频器，其特征在于：所述的倍频系数N在1至255之间任意设置，输入信号的带宽范围在0Hz至MHz之间。

7.根据权利要求6所述的可编程数字倍频器，其特征在于：所述的时钟倍频单元、输入信号实时同步测量单元、实时数据运算单元、倍频输出单元封装在一芯片上，所述的倍频系数N、***时钟、输入信号通过芯片外引脚对应输入，所述的倍频脉冲信号通过芯片外引脚输出。

8.根据权利要求7所述的可编程数字倍频器，其特征在于：所述的时钟倍频单元、输入信号实时同步测量单元、实时数据运算单元、倍频输出单元集成在FPGA芯片上。

9.根据权利要求8所述的可编程数字倍频器，其特征在于：所述的FPGA芯片贴装在基于LTCC基板的厚膜电路上，并通过金属外壳密封而成。

10.根据权利要求1所述的可编程数字倍频器，其特征在于：所述的输入信号具有多路，所述的倍频脉冲输出也具有多路。

11.根据权利要求9所述的可编程数字倍频器，其特征在于：所述的输入信号具有多路，所述的倍频脉冲输出也具有多路。

12.根据权利要求10所述的可编程数字倍频器，其特征在于：多路所述的输入信号和多路所述的输出信号为并行输入和并行输出。

13.根据权利要求11所述的可编程数字倍频器，其特征在于：多路所述的输入信号和多路所述的输出信号为并行输入和并行输出。

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