CN103632968B - 晶体管及其形成方法 - Google Patents

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Abstract

一种晶体管及其形成方法，其中，所述晶体管包括：半导体衬底；位于所述半导体衬底表面的栅介质层；位于所述栅介质层表面的氮化硅层；位于所述氮化硅层表面的栅电极层，所述氮化硅层与栅介质层相接触表面为第一表面，所述氮化硅层与栅电极层相接触的表面为第二表面，所述第二表面的硅原子百分比浓度比第一表面高；位于所述栅电极层、氮化硅层和栅介质层两侧的半导体衬底表面的侧墙；位于所述栅电极层和侧墙两侧的半导体衬底内的源/漏区。所述晶体管的开启电压减小，功耗降低。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。
背景技术
随着半导体技术的进一步发展，集成电路向着更大规模的方向迈进。然而，大规模集成电路面临的问题，除了如何提高半导体器件的密度之外，还需要实现低功耗。因此，作为集成电路最基本的半导体器件之一，晶体管的开启电压需要进一步减小，以减小集成电路的功耗。
请参考图1，是现有技术的晶体管的剖面结构示意图，包括：半导体衬底100；位于所述半导体衬底100表面的栅介质层101，所述栅介质层101的材料为氧化硅；位于所述栅介质层101表面的栅电极层102，所述栅电极层102的材料为多晶硅；位于所述栅介质层101和栅电极层102两侧的侧墙103，所述侧墙103的材料为氧化硅和氮化硅中的一种或两种组合；位于所述侧墙103和栅电极层102两侧的半导体衬底100内的源/漏区104；当所述晶体管为PMOS晶体管时，在形成所述栅介质层101之前，对所述半导体衬底100进行n型阱区掺杂，且所述源/漏区104所注入的离子为p型；当所述晶体管为NMOS晶体管时，在形成所述栅介质层101之前，对所述半导体衬底100进行p型阱区掺杂，且所述源/漏区104所注入的离子为n型。
然而现有技术的晶体管的开启电压较大，从而使保持所述晶体管工作状态的电压偏高，因此以所述晶体管构成的集成电路的功耗也相应偏大。
更多晶体管的形成方法请参考公开号为US 2007/0166923 A1的美国专利文件。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，使所形成的晶体管开启电压减小，而且使所形成的晶体管性能稳定。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成栅介质层；在所述栅介质层表面形成氮化硅层，所述氮化硅层与栅介质层相接触表面为第一表面，所述氮化硅层与第一表面相对的表面为第二表面，所述第二表面的硅原子百分比浓度比第一表面高；在所述氮化硅层表面形成栅电极层；在所述栅电极层、氮化硅层和栅介质层两侧的半导体衬底表面形成侧墙；在所述栅电极层和侧墙两侧的半导体衬底内形成源/漏区。
可选地，所述氮化硅层的硅原子的百分比浓度自第一表面至第二表面逐渐变大。
可选地，所述氮化硅层包括富氮区和富硅区，所述富氮区与所述栅介质层相接触，所述富硅区与所述栅电极层相接触。
可选地，所述富硅区内的氮原子数量与硅原子数量的比值小于1.2，所述富硅区的厚度为0.3纳米~1纳米。
可选地，所述富氮区内的氮原子数量与硅原子数量的比值大于1.2，所述富氮区的厚度为1纳米~4纳米。
可选地，所述氮化硅层包括位于所述栅介质层表面的富氮层、以及位于所述富氮层表面的富硅层。
可选地，所述富氮层内的氮原子数量与硅原子数量的比值大于1.2，所述富氮层内所述富氮层的厚度为1纳米~4纳米。
可选地，所述富硅层内的氮原子数量与硅原子数量的比值小于1.2，所述富氮层内所述富氮层的厚度为0.3纳米~1纳米。
相应地，本发明还提供一种晶体管，包括：半导体衬底；位于所述半导体衬底表面的栅介质层；位于所述栅介质层表面的氮化硅层；位于所述氮化硅层表面的栅电极层，所述氮化硅层与栅介质层相接触表面为第一表面，所述氮化硅层与栅电极层相接触的表面为第二表面，所述第二表面的硅原子百分比浓度比第一表面高；位于所述栅电极层、氮化硅层和栅介质层两侧的半导体衬底表面的侧墙；位于所述栅电极层和侧墙两侧的半导体衬底内的源/漏区。
可选地，所述氮化硅层中硅原子的百分比浓度自第一表面至第二表面逐渐变大。
可选地，所述氮化硅层包括富氮区和富硅区，所述富氮区与所述栅介质层相接触，所述富硅区与所述栅电极层相接触。
可选地，所述富硅区内的氮原子数量与硅原子数量的比值小于1.2，所述富硅区的厚度为0.3纳米~1纳米。
可选地，所述富氮区内的氮原子数量与硅原子数量的比值大于1.2，所述富氮区的厚度为1纳米~4纳米。
可选地，所述氮化硅层包括位于所述栅介质层表面的富氮层、以及位于所述富氮层表面的富硅层。
可选地，所述富氮层内的氮原子数量与硅原子数量的比值大于1.2，所述富氮层的厚度为1纳米~4纳米。
可选地，所述富硅层内的氮原子数量与硅原子数量的比值小于1.2，所述富氮层内所述富氮层的厚度为0.3纳米~1纳米。
与现有技术相比，本发明的技术方案具有以下优点：
在栅介质层表面形成氮化硅层，在所述氮化硅层表面形成栅电极层，所述氮化硅层与栅介质层相接触表面为第一表面，所述氮化硅层与栅电极层相接触的表面为第二表面，且所述第二表面的硅原子百分比浓度比第一表面高；当氮化硅层中硅原子百分比浓度较高时，所述氮化硅层内具有能够俘获电子或失去电子的电荷缺陷；在所述晶体管工作时，由于受到开启电压影响，氮化硅层内，靠近第一表面的电荷缺陷能够俘获来自栅电极层的电子，或向所述栅电极层输送电子，从而在所述栅电极层和氮化硅层之间产生与晶体管工作电流一致的自生电流，并产生自生偏压；当隧穿栅介质层所需的偏压大小不变时，由于所述晶体管内产生的自生偏压的存在，所需施加于栅电极层和半导体衬底之间的开启电压能够相应减小，从而减小所述晶体管的功耗；此外，由于所述氮化硅层中，硅原子的百分比浓度不同，使所述氮化硅层内的禁带宽度在第一表面较窄，在第二表面较宽，更易于使电子跃迁，使产生的自生偏压较为明显，从而能够有效减小开启电压。
另一方面，所述氮化硅层的第二表面处的氮原子的百分比浓度较高，使所述氮化硅层与栅介质层之间的晶格更为匹配，从而减少了漏电流的产生。
所述晶体管在栅介质层和栅电极层之间具有氮化硅层，所述氮化硅层与栅介质层相接触表面为第一表面，所述氮化硅层与栅电极层相接触的表面为第二表面，且所述第二表面的硅原子百分比浓度比第一表面高，使所述晶体管的开启电压明显减小；而且，由于所述氮化硅层的第二表面处，氮原子的百分比浓度较高，因此所述氮化硅层与栅介质层之间晶格匹配，减少漏电流。
附图说明
图1是现有技术的晶体管的剖面结构示意图；
图2是本发明实施例的晶体管形成方法的流程示意图；
图3至图8是本发明实施例的晶体管形成过程的剖面结构示意图；
图9是本发明实施例所形成的晶体管为NMOS晶体管时，关断状态的剖面结构示意图；
图10是本发明实施例所形成的晶体管为NMOS晶体管时，关断状态的能带示意图；
图11是本发明实施例所形成的晶体管为NMOS晶体管时，开启状态的剖面结构示意图；
图12是本发明实施例所形成的晶体管为NMOS晶体管时，开启状态的能带示意图；
图13是本发明实施例所形成的晶体管为PMOS晶体管时，关断状态的剖面结构示意图；
图14是本发明实施例所形成的晶体管为PMOS晶体管时，关断状态的能带示意图；
图15是本发明实施例所形成的晶体管为PMOS晶体管时，开启状态的剖面结构示意图；
图16是本发明实施例所形成的晶体管为PMOS晶体管时，开启状态的能带示意图。
具体实施方式
如背景技术所述，现有技术的晶体管的开启电压较大，使基于所述晶体管构成的集成电路的功耗也相应偏大。
本发明的发明人经过研究发现，请继续参考图1，现有的晶体管开启电压与晶体管中的栅介质层101的厚度有关；当所述栅介质层101的厚度越厚，所述晶体管的开启电压越大；然而，由于所述栅介质层101用于隔离半导体衬底100和栅电极层102，因此所述栅介质层101无法过度减薄，否则容易产生漏电流，使所述晶体管的性能不稳定。
经过本发明的发明人进一步研究发现，在所述栅介质层和栅电极层之间再形成一层氮化硅层；若所述氮化硅层与栅介质层相接触表面为第一表面，所述氮化硅层与栅电极层相接触的表面为第二表面，使所述第二表面的硅原子百分比浓度比第一表面高；当硅的原子百分比浓度较高时，氮化硅层具有能够俘获电子或失去电子的电荷缺陷；当所述晶体管工作时，所述氮化硅层靠近第二表面的部分具有的电荷缺陷，能够俘获来自栅电极层的电子，或向所述栅电极层输送电子，从而产生与晶体管开启电压方向一致的自生偏压；当隧穿栅介质层所需的隧穿电压不变时，由于所述自生偏压的存在，所需要施加于晶体管的开启电压能够相应减小；而且，由于所述氮化硅层中，氮化硅层靠近第一表面的部分氮原子百分比浓度较高，而靠近第一表面的部分硅原子百分比浓度较高，使所述氮化硅层的禁带宽度靠近第二表面处较窄，而靠近第一表面处较宽，有利于使电子在氮化硅层内跃迁，所产生的自生偏压也更为明显。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图2是本发明的晶体管的形成方法实施例的流程示意图，包括：步骤S101，提供半导体衬底，所述半导体衬底表面具有栅介质层；步骤S102，在所述栅介质层表面形成氮化硅层，所述氮化硅层与栅介质层相接触表面为第一表面，所述氮化硅层与第一表面相对的表面为第二表面，所述第二表面的硅原子百分比浓度比第一表面高；步骤S103，在所述氮化硅层表面形成栅电极层；步骤S104，刻蚀部分栅电极层、氮化硅层和栅介质层直至暴露出半导体衬底表面；步骤S105，在刻蚀部分栅电极层、氮化硅层和栅介质层后，在所述栅电极层、氮化硅层和栅介质层两侧的半导体衬底表面形成侧墙；步骤S106，以所述栅电极层和侧墙为掩膜，采用离子注入工艺在所述栅电极层和侧墙两侧的半导体衬底内形成源/漏区。
以下将结合附图对本发明的晶体管的形成方法实施例进行说明，图3至图8是本发明的晶体管的形成过程实施例的剖面结构示意图。
请参考图3，提供半导体衬底200，所述半导体衬底200表面具有栅介质层201。
所述半导体衬底200用于为后续工艺提供工作平台，所述半导体衬底200的材料为硅、硅锗、碳化硅、绝缘体上硅或III-V族化合物（例如氮化硅或砷化镓等）。
所述栅介质层201用于隔离后续形成的栅电极层和半导体衬底200，防止产生漏电流；由于后续在所述栅介质层201表面形成氮化硅层，因此所述栅介质层201的厚度能够相应减薄，而不会影响隔离效果，在本实施例中，所述栅介质层201的厚度较佳的为1~10纳米；所述栅介质层201的材料为氧化硅，形成工艺为物理气相沉积工艺、化学气相沉积工艺或热氧化工艺；当所述半导体衬底为硅、硅锗、氮化硅或绝缘体上硅时，所述栅介质层201的形成工艺为热氧化工艺；由于所述栅介质层201的形成工艺为本领域技术人员所熟知，在此不作赘述。
请参考图4，在所述栅介质层201表面形成氮化硅层202，所述氮化硅层202与栅介质层201相接触表面为第一表面（未示出），所述氮化硅层202与第一表面相对的表面为第二表面（未示出），所述第二表面的硅原子百分比浓度比第一表面高。
所述氮化硅层202靠近栅介质层201的部分，其硅原子的百分比浓度较低，而靠近后续形成的栅电极层的部分，硅原子的百分比浓度较高；当氮化硅层202内的硅原子的百分比浓度较高时，氮化硅层202内具有电荷缺陷，所述电荷缺陷易于俘获电子或失去电子；当后续所形成的晶体管工作时，在所述栅电极层和半导体衬底200之间施加开启电压，靠近栅电极层，且硅原子百分比浓度较高的氮化硅层202由于受到所述开启电压影响，能够从栅电极层俘获电子或向栅电极层输送电子，而该电子的流动在晶体管内产生自生电流，从而产生自生电压，且所述自生电压的方向与开启电压一致；因此，即使在隧穿栅介质层201所需的电压大小不变的情况下，由于所述自生电压的存在，所施加的开启电压能够相应减小，从而达到降低功耗的目的。
所述氮化硅层202的厚度为1~5纳米，所述氮化硅层202的形成工艺为化学气相沉积工艺或物理气相沉积工艺，较佳的为化学气相沉积工艺，包括：等离子体增强化学气相沉积工艺、低压化学气相沉工艺或原子层沉积工艺；所述氮化硅层202为单层或双层结构。
在一实施例中，当所述氮化硅层202为单层时，所述氮化硅层202中的硅原子百分比浓度，从第一表面至第二表面逐渐变大，因此所述氮化硅层202由富氮区和富硅区构成，所述富氮区与所述栅介质层201相接触的，而所述富硅区与后续形成的栅电极层相接触；其中，所述富硅区内的氮原子数量与硅原子数量的比值小于1.2，所述富硅区的厚度为0.3纳米~1纳米；所述富硅区的厚度较薄，使电子能够穿过所述富硅区，并在所述栅电极层和氮化硅层202之间迁移；否则若所述富硅区的厚度较厚，容易使电子在迁移过程中完全被所述富硅区中的电荷缺陷俘获，无法达到产生自生电流和自生电压的目的；所述富氮区内的氮原子数量比硅原子数量的比值大于1.2，所述富氮区的厚度为1纳米~4纳米，所述富氮区与所述栅介质层201相接触，能够作为所述富硅区与栅介质层201之间的过度，所述富氮区与栅介质层201之间的晶格较为匹配，避免产生漏电流而使晶体管的性能下降；另一方面，所述富氮区的禁带宽度较大，所述富硅区的禁带宽度较小，且所述氮化硅层202内硅原子的百分比浓度逐渐变化，使所述氮化硅层202的禁带宽度呈梯形，更有利于电子在所述氮化硅层202a内跃迁，使所产生的自生电流较大，则自生电压较大，更有利于使所形成的晶体管的开启电压减小。
在本实施例中，所述氮化硅层202的形成工艺为等离子体增强化学气相沉积工艺、低压化学气相沉工艺或原子层沉积工艺，反应温度为750~900摄氏度，反应气体包括硅烷气体和氮气，所述硅烷气体的流量为1~5sccm，所述氮气的流量为300~600sccm；当所述氮化硅层202为单层时，在形成工艺过程中，所述硅烷气体的流量逐渐增加，而所述氮气的流量逐渐减小，从而使所形成的氮化硅层202中氮原子数量与硅原子数量的比值逐步从大于1.2变为小于1.2；形成所述氮化硅层202的工艺依具体技术需求而定，且为本领域技术人员所熟知，在此不作赘述。
在另一实施例中，氮化硅层202为双层，包括位于所述栅介质层201表面的富氮层、以及位于所述富氮层表面的富硅层；其中，所述富氮层内硅原子的百分比浓度不变，且氮原子数量与硅原子数量的值大于1.2，所述富氮层内所述富氮层的厚度为1~4纳米；所述富硅层内硅原子的百分比浓度不变，且所述富硅层内氮原子数量与硅原子数量的比值小于1.2，所述富氮层内所述富氮层的厚度为0.3~1纳米；所述富氮层的禁带宽度较大，所述富硅层的禁带宽度较小，使所述氮化硅层202的禁带宽度呈阶梯状；当所述氮化硅层202为双层时，形成所述氮化硅层202的工艺更容易控制。
在本实施例中，所述氮化硅层202的形成工艺为等离子体增强化学气相沉积工艺、低压化学气相沉工艺或原子层沉积工艺，反应温度为750~900摄氏度，反应气体包括硅烷气体和氮气，所述硅烷气体的流量为1~5sccm，所述氮气的流量为300~600sccm；当形成富氮层时，使所述氮气的流量维持在较高值，而所述硅烷气体的流量维持在较低值，且在形成过程中无需改变气体流量；当形成富硅层时，使所述氮气的流量维持在较低值，而所述硅烷气体的流量维持在较高值，且在形成过程中无需改变气体流量；因此，所述氮化硅层202的形成工艺更容易控制。
请参考图5，在所述氮化硅层202表面形成栅电极层203。
所述栅电极层203的材料为多晶硅，所述栅电极层203的形成工艺为沉积工艺，较佳的是化学气相沉积工艺；所述栅电极层203的形成工艺为本领域技术人员所熟知，在此不作赘述。
请参考图6，刻蚀部分栅电极层203、氮化硅层202和栅介质层201直至暴露出半导体衬底200表面，形成栅电极层203a、氮化硅层202a和栅介质层201a。
所述刻蚀工艺的过程为：在所述栅电极层203表面形成光刻胶层，所述光刻胶层覆盖所需形成的栅电极层203a的对应位置；采用刻蚀工艺去除所述光刻胶层所覆盖位置以外的栅电极层203、氮化硅层202和栅介质层201直至暴露出半导体衬底200，所述刻蚀工艺包括干法刻蚀或湿法刻蚀，较佳的是各向异性的干法刻蚀工艺。
请参考图7，在所述栅电极层203a、氮化硅层202a和栅介质层201a两侧的半导体衬底200表面形成侧墙204。
所述侧墙204的材料为氮化硅和氧化硅中的一种或两种组合；所述侧墙204的形成过程为：在所述栅电极层203a、氮化硅层202a、栅介质层201a和半导体衬底200表面形成侧墙层；采用回刻蚀工艺刻蚀所述侧墙层，形成侧墙204。
请参考图8，以所述栅电极层203a和侧墙204为掩膜，采用离子注入工艺在所述栅电极层203a和侧墙204两侧的半导体衬底200内形成源/漏区205。
在一实施例中，所形成的晶体管为PMOS晶体管，在形成栅介质层201之前，所述半导体层200经过n阱掺杂；所述源/漏区205的形成工艺为：以所述栅电极层203a和侧墙204为掩膜，进行p型离子注入，所注入的离子包括：硼离子和铟离子。
在另一实施例中，所形成的晶体管为NMOS晶体管，在形成栅介质层201之前，所述半导体层203经过p阱掺杂；所述源/漏区205的形成工艺为：以栅电极层203a和侧墙204为掩膜，进行n型离子注入，所注入的离子包括磷离子和砷离子。
至上述步骤为止，本实施例所述晶体管制作完成，以下将结合附图对本实施例所形成的晶体管的工作状态进行说明。
请参考图9和图10，图9是本实施例所形成的晶体管为NMOS晶体管时，NMOS晶体管关断状态的剖面结构示意图，图10是本实施例所形成的晶体管为NMOS晶体管时，NMOS晶体管关断状态的能带示意图。
当所述NMOS晶体管关断时，所述半导体衬底200接地，而所述栅电极层203a施加的偏压为0伏。
在本实施例中，所述NMOS晶体管的氮化硅层202a为单层，而所述氮化硅层202a中的靠近栅电极层203a的富硅区内具有电荷缺陷，所述电荷缺陷在NMOS晶体管关断状态时处于中性状态，所述电荷缺陷内具有电子。
在另一实施例中，所述氮化硅202a层为双层（未图示），所述氮化硅层202a中靠近栅电极层203a的富硅层内具有电荷缺陷，且在关断状态下所述电荷缺陷处于中性状态，并具有电子。
请参考图10，在本实施例中，所述氮化硅层202a为单层，因此所述氮化硅层202a内的硅原子的百分比浓度自第一表面至第二表面逐渐变大；而氮化硅层202a富硅区的禁带宽度接近于栅电极层203a的禁带宽度，而富氮区的禁带宽度接近于栅介质层201a的禁带宽度，从而所述氮化硅层202a的能带为梯形，且接近栅电极层203a的区域较窄，而接近栅介质层201a的区域较宽。
在另一实施例中，所述氮化硅层202a为双层（未图示），所述氮化硅层202a中的富硅层的禁带宽度小于富氮层的禁带宽度，且所述富硅层或富氮层内的禁带宽度不变，则所述氮化硅层202a的禁带宽度呈阶梯型，且富硅层较窄，而富氮层较宽。
请参考图11和图12，图11是本实施例所形成的晶体管为NMOS晶体管时，NMOS晶体管开启状态的剖面结构示意图，图12是本实施例所形成的晶体管为NMOS晶体管时，NMOS晶体管开启状态的能带示意图。
当所述NMOS晶体管开启时，所述半导体衬底200接地，而在所述栅电极层203a施加的正偏压，形成开启电压，并产生自栅电极层203a流向半导体衬底200的开启电流。
在本实施例中，所述NMOS晶体管的氮化硅层202a为单层，而所述氮化硅层202a靠近栅电极层203a的富硅区内具有电荷缺陷，且在关断状态时，部分电荷缺陷内具有电子；在所述NMOS晶体管开启时，除了工作电流所驱动的电子发生迁移外，所述电荷缺陷内的电子也受到工作电流驱动的影响，自所述氮化硅层202a向栅电极层203a迁移，从而产生了自栅电极层203a流向氮化硅层202a的自生电流，以及相应的自生电压，且所述自生电流与开启电流的方向一致；当所述栅介质层201a的厚度不变的情况下，隧穿所述栅介质层201a所需的电压不变，当存在所述自生电压时，所需施加的开启电压也相应减小，从而所述NMOS晶体管的功耗降低。
请参考图12，从半导体能级角度分析所述NMOS晶体管的工作状态，当所述氮化硅层203a为单层，且所述NMOS晶体管开启时，由于氮化硅层202a的电荷缺陷内的电子能够向栅电极层203a迁移，因此氮化硅层202a富硅区的能级相应降低，电荷自栅电极层203a的能级跃迁至氮化硅层202a的能级所需的能量相应减小；而且，由于所述氮化硅层202a的禁带宽度自第一表面至第二表面逐渐增大，因此更易于电荷在所述氮化硅202a内的移动；此外，由于所述富氮区的能级接近于所述栅介质层201a的能级，因此电荷自氮化硅层202a跃迁入栅介质层201a更容易；从而，当所述NMOS晶体管工作时，电荷跃迁所需的能量相应减小，因此所需施加的开启电压减小，所述NMOS晶体管的功耗降低。
在另一实施例中，当所述NMOS晶体管的氮化硅层202a为双层时，所述NMOS晶体管的工作状态与氮化硅层202a为单层时相同，在此不作赘述。
请参考图13和图14，图13是本实施例所形成的晶体管为PMOS晶体管时，PMOS晶体管关断状态的剖面结构示意图，图14是本实施例所形成的晶体管为PMOS晶体管时，PMOS晶体管关断状态的能带示意图。
当所述PMOS晶体管关断时，所述半导体衬底200接地，而所述栅电极层203a施加的偏压为0伏。
在本实施例中，所述PMOS晶体管的氮化硅层202a为单层，而所述氮化硅层202a中的靠近栅电极层203a的富硅区内具有电荷缺陷，所述电荷缺陷在PMOS晶体管关断状态时处于中性状态，所述电荷缺陷内具有电子。
在另一实施例中，所述氮化硅202a层为双层（未图示），所述氮化硅层202a中靠近栅电极层203a的富硅层内具有电荷缺陷，且在关断状态下所述电荷缺陷处于中性状态，并具有电子。
请参考图14，在本实施例中，所述氮化硅层202a为单层，因此所述氮化硅层202a内的硅原子的百分比浓度自第一表面至第二表面逐渐变大；而氮化硅层202a富硅区的禁带宽度接近于栅电极层203a的禁带宽度，而富氮区的禁带宽度接近于栅介质层201a的禁带宽度，从而所述氮化硅层202a的能带为梯形，且接近栅电极层203a的区域较窄，而接近栅介质层201a的区域较宽。
在另一实施例中，所述氮化硅层202a为双层（未图示），所述氮化硅层202a中的富硅层的禁带宽度小于富氮层的禁带宽度，且所述富硅层或富氮层内的禁带宽度不变，则所述氮化硅层202a的禁带宽度呈阶梯型，且富硅层较窄，而富氮层较宽。
请参考图15和图16，图15是本实施例所形成的晶体管为PMOS晶体管时，PMOS晶体管开启状态的剖面结构示意图，图16是本实施例所形成的晶体管为PMOS晶体管时，PMOS晶体管开启状态的能带示意图。
当所述PMOS晶体管开启时，所述半导体衬底200接地，而在所述栅电极层203a施加的负偏压，形成开启电压，并产生自半导体衬底200流向栅电极层203a的开启电流。
在本实施例中，所述PMOS晶体管的氮化硅层202a为单层，而所述氮化硅层202a靠近栅电极层203a的富硅区内具有电荷缺陷，且在关断状态时，所述电荷缺陷为中性；当所述PMOS晶体管开启时，除了工作电流所驱动的电子发生迁移外，由于所述电荷缺陷被激活而能够额外俘获来自栅电极层203a的电子，使额外的电子自栅电极层203a向氮化硅层202a迁移，从而产生了自氮化硅层202a流向栅电极层203a的自生电流，以及相应的自生电压，且所述自生电流与开启电流的方向一致；当所述栅介质层201a的厚度变的情况下，隧穿所述栅介质层201a所需的电压不变，当存在所述自生电压时，所需施加的开启电压也相应减小，从而所述PMOS晶体管的功耗降低。
请参考图16，从半导体能级角度分析所述PMOS晶体管的工作状态，当所述氮化硅层203a为单层，且所述PMOS晶体管开启时，由于氮化硅层202a的电荷缺陷能够额外俘获来自栅电极层203a的电子，因此氮化硅层202a富硅区的能级相应抬高，电荷自栅电极层203a的能级跃迁至氮化硅层202a的能级所需的能量相应减小；而且，由于所述氮化硅层202a的禁带宽度自第一表面至第二表面逐渐增大，因此更易于电荷在所述氮化硅202a内的移动；此外，由于所述富氮区的能级接近于所述栅介质层201a的能级，因此电荷自氮化硅层202a跃迁入栅介质层201a更容易；从而，当所述PMOS晶体管工作时，电荷跃迁所需的能量相应减小，因此所需施加的开启电压减小，所述PMOS晶体管的功耗降低。
在另一实施例中，当所述PMOS晶体管的氮化硅层202a为双层时，所述PMOS晶体管的工作状态与氮化硅层202a为单层时相同，在此不作赘述。
本实施例所述晶体管的形成方法，在栅介质层201a和栅电极层203a之间形成氮化硅层202a，且所述氮化硅层202a第二表面的硅原子百分比浓度比第一表面高；当氮化硅层202a中硅的原子百分比浓度较高时，所述氮化硅层202a内具有能够俘获电子或失去电子的电荷缺陷；当所形成的晶体管工作时，所述电荷缺陷能够俘获来自栅电极层203a的电子，或向所述栅电极层203a输送电子，从而在所述栅电极层203a和氮化硅层202a之间产生与晶体管工作电流一致的自生电流，并相应的产生自生偏压；而隧穿栅介质层201a所需的偏压不变，当所述晶体管内存在自生偏压时，所需施加的开启电压能够相应减小，从而减小所述晶体管的功耗；此外，由于所述氮化硅层202a中，硅原子的百分比浓度不同，使所述氮化硅层202a内的禁带宽度不同，更易于使电子跃迁，使产生的自生偏压较为明显，从而能够有效减小开启电压。
相应地，本发明还提供一种以上述方法形成的晶体管的实施例，以下将结合附图对本发明的晶体管的实施例进行说明。
请参考图8，是本发明的晶体管实施例的剖面结构示意图，包括：半导体衬底200；位于所述半导体衬底200表面的栅介质层201a；位于所述栅介质层201a表面的氮化硅层202a；位于所述氮化硅层202a表面的栅电极层203a，所述氮化硅层202a与栅介质层201a相接触表面为第一表面，所述氮化硅层202a与栅电极层203a相接触的表面为第二表面，所述第二表面的硅原子百分比浓度比第一表面高；位于所述栅电极层203a、氮化硅层202a和栅介质层201a两侧的半导体衬底200表面的侧墙204；位于所述栅电极层203a和侧墙204两侧的半导体衬底200内的源/漏区205。
所述半导体衬底200用于为后续工艺提供工作平台，所述半导体衬底200的材料为硅、硅锗、碳化硅、绝缘体上硅或III-V族化合物（例如氮化硅或砷化镓等）。
所述栅介质层201a用于隔离栅电极层203a和半导体衬底200，防止产生漏电流；由于所述栅介质层201a表面具有氮化硅层202a，因此所述栅介质层201a的厚度能够相应减薄，而不会影响隔离效果，在本实施例中，所述栅介质层201a的厚度较佳的为1纳米~10纳米；所述栅介质层201a的材料为氧化硅。
所述氮化硅层202a的厚度为1纳米~5纳米，所述氮化硅层202为单层或双层结构。
在一实施例中，当所述氮化硅层202a为单层时，所述氮化硅层202a中的硅原子百分比浓度自第一表面至第二表面逐渐变大，所述氮化硅层202a由富氮区和富硅区构成，所述富氮区与所述栅介质层203a相接触的，而所述富硅区与栅电极层203a相接触；其中，所述富硅区内的氮原子数量与硅原子数量的比值小于1.2，所述富硅区的厚度为0.3纳米~1纳米，所述富硅区的厚度较薄，避免了电子在迁移过程中，被所述富硅区中的电荷缺陷俘获过多，而无法达到产生自生电流和自生电压的目的；所述富氮区内的氮原子数量与硅原子数量的比值大于1.2，所述富氮区的厚度为1纳米~4纳米，所述富氮区与所述栅介质层201相接触，能够作为所述富硅区与栅介质层201a之间的过度，所述富氮区与栅介质层201a之间的晶格较为匹配，避免产生漏电流而使晶体管的性能下降；另一方面，所述富氮区的禁带宽度较大，所述富硅区的禁带宽度较小，且所述氮化硅层202a内硅原子的百分比浓度逐渐变化，使所述氮化硅层202的禁带宽度呈梯形，更有利于电子在所述氮化硅层202a内跃迁，使所产生的自生电流较大，则自生电压较大，更有利于使所形成的晶体管的开启电压减小。
在另一实施例中，氮化硅层202a为双层，包括位于所述栅介质层201a表面的富氮层、以及位于所述富氮层表面的富硅层；其中，所述富氮层内硅原子的百分比浓度不变，且氮原子数量与硅原子数量的比值大于1.2，所述富氮层的厚度为1纳米~4纳米；所述富硅层内硅原子的百分比浓度不变，且所述富硅层内氮原子数量与硅原子数量的比值小于1.2，所述富氮层的厚度为0.3纳米~1纳米；所述富氮层的禁带宽度较大，所述富硅层的禁带宽度较小，使所述氮化硅层202a的禁带宽度呈阶梯状。
所述栅电极层203a的材料为多晶硅，所述侧墙204的材料为氮化硅和氧化硅中的一种或两种组合；在一实施例中，所述晶体管为PMOS晶体管，所述源/漏区205所掺杂的离子为p型离子，包括：硼离子和铟离子；在另一实施例中，所述晶体管为NMOS晶体管，所述源/漏区205所掺杂的离子为n型离子包括：磷离子和砷离子。
本实施例所述晶体管，在栅介质层201a和栅电极层203a之间具有氮化硅层202a，所述氮化硅层202a第二表面的硅原子百分比浓度比第一表面高，能够使所述晶体管的开启电压明显减小，从而降低所述晶体管的功耗；而氮化硅层202a的第二表面的氮原子百分比浓度较高，使所述氮化硅层202a与栅介质层201a之间晶格匹配，减少漏电流。
综上所述，在栅介质层表面形成氮化硅层，在所述氮化硅层表面形成栅电极层，所述氮化硅层与栅介质层相接触表面为第一表面，所述氮化硅层与栅电极层相接触的表面为第二表面，且所述第二表面的硅原子百分比浓度比第一表面高；当氮化硅层中硅原子百分比浓度较高时，所述氮化硅层内具有能够俘获电子或失去电子的电荷缺陷；在所述晶体管工作时，由于受到开启电压影响，氮化硅层内，靠近第一表面的电荷缺陷能够俘获来自栅电极层的电子，或向所述栅电极层输送电子，从而在所述栅电极层和氮化硅层之间产生与晶体管工作电流一致的自生电流，并产生自生偏压；当隧穿栅介质层所需的偏压大小不变时，由于所述晶体管内产生的自生偏压的存在，所需施加于栅电极层和半导体衬底之间的开启电压能够相应减小，从而减小所述晶体管的功耗；此外，由于所述氮化硅层中，硅原子的百分比浓度不同，使所述氮化硅层内的禁带宽度在第一表面较窄，在第二表面较宽，更易于使电子跃迁，使产生的自生偏压较为明显，从而能够有效减小开启电压；另一方面，所述氮化硅层的第二表面处的氮原子的百分比浓度较高，使所述氮化硅层与栅介质层之间的晶格更为匹配，从而减少了漏电流的产生。
所述晶体管在栅介质层和栅电极层之间具有氮化硅层，所述氮化硅层与栅介质层相接触表面为第一表面，所述氮化硅层与栅电极层相接触的表面为第二表面，且所述第二表面的硅原子百分比浓度比第一表面高，使所述晶体管的开启电压明显减小；而且，由于所述氮化硅层的第二表面处，氮原子的百分比浓度较高，因此所述氮化硅层与栅介质层之间晶格匹配，减少漏电流。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (12)

1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成栅介质层；
在所述栅介质层表面形成氮化硅层，所述氮化硅层与栅介质层相接触表面为第一表面，所述氮化硅层与第一表面相对的表面为第二表面，所述第二表面的硅原子百分比浓度比第一表面高，所述氮化硅层包括位于所述栅介质层表面的富氮层、以及位于所述富氮层表面的富硅层，所述富氮层内的氮原子数量与硅原子数量的比值大于1.2，所述富硅层内的氮原子数量与硅原子数量的比值小于1.2；
在所述氮化硅层表面形成栅电极层；
在所述栅电极层、氮化硅层和栅介质层两侧的半导体衬底表面形成侧墙；
在所述栅电极层和侧墙两侧的半导体衬底内形成源/漏区。
2.如权利要求1所述晶体管的形成方法，其特征在于，所述富氮层的厚度为1纳米～4纳米。
3.如权利要求1所述晶体管的形成方法，其特征在于，所述富氮层的厚度为0.3纳米～1纳米。
4.如权利要求1所述晶体管的形成方法，其特征在于，所述氮化硅层的形成工艺为等离子体增强化学气相沉积工艺、低压化学气相沉工艺或原子层沉积工艺。
5.如权利要求4所述晶体管的形成方法，其特征在于，所述等离子体增强化学气相沉积工艺、低压化学气相沉工艺或原子层沉积工艺的反应温度为750摄氏度～900摄氏度，反应气体包括硅烷气体和氮气，所述硅烷气体的流量为1sccm～5sccm，所述氮气的流量为300sccm～600sccm。
6.如权利要求1所述晶体管的形成方法，其特征在于，所述氮化硅层的厚度为1纳米～5纳米。
7.如权利要求1所述晶体管的形成方法，其特征在于，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅，所述侧墙的材料为氮化硅和氧化硅中的一种或两种组合。
8.一种晶体管，其特征在于，包括：
半导体衬底；
位于所述半导体衬底表面的栅介质层；
位于所述栅介质层表面的氮化硅层；
位于所述氮化硅层表面的栅电极层，所述氮化硅层与栅介质层相接触表面为第一表面，所述氮化硅层与栅电极层相接触的表面为第二表面，所述第二表面的硅原子百分比浓度比第一表面高，所述氮化硅层包括位于所述栅介质层表面的富氮层、以及位于所述富氮层表面的富硅层，所述富氮层内的氮原子数量与硅原子数量的比值大于1.2，所述富硅层内的氮原子数量与硅原子数量的比值小于1.2；
位于所述栅电极层、氮化硅层和栅介质层两侧的半导体衬底表面的侧墙；
位于所述栅电极层和侧墙两侧的半导体衬底内的源/漏区。
9.如权利要求8所述的晶体管，其特征在于，所述富氮层内所述富氮层的厚度为1纳米～4纳米。
10.如权利要求8所述的晶体管，其特征在于，所述富氮层内所述富氮层的厚度为0.3纳米～1纳米。
11.如权利要求8所述的晶体管，其特征在于，所述氮化硅层的厚度为1纳米～5纳米。
12.如权利要求8所述的晶体管，其特征在于，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅，所述侧墙的材料为氮化硅和氧化硅中的一种或两种组合。
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