CN103824764A - 一种沟槽型mos器件中沟槽栅的制备方法 - Google Patents

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Abstract

本发明公开了一种沟槽型MOS器件中沟槽栅的制备方法,其特征是沟槽底部的栅氧化膜较沟槽侧壁的栅氧化膜厚,包括以下步骤:1在需要制作沟槽栅的硅片上经光刻和刻蚀的方法形成沟槽;2第一栅氧化膜的生长;3光刻胶的旋涂;4部分去除光刻胶,保留沟槽底部的光刻胶;5去除沟槽侧壁以及硅片表面的第一栅氧化膜,保留沟槽底部的第一栅氧化膜,然后去除沟槽底部的光刻胶;6第二栅氧化膜的生长;7多晶硅的填充;8通过回刻或化学机械研磨对多晶硅平坦化,形成最终的沟道栅。本发明能减少栅极和漏极之间的寄生电容,提高沟槽型MOS器件的开关速度,降低开关损耗,同时也可以解决沟槽型MOS器件在沟槽底部容易发生电击穿的问题。

Description

一种沟槽型MOS器件中沟槽栅的制备方法
技术领域
本发明涉及半导体集成电路制造工艺,尤其涉及一种沟槽型MOS器件中沟槽栅的制备方法。
背景技术
传统的平面型MOS(金属氧化物半导体)器件中,其MOS晶体管的源极、栅极和漏极都位于硅片的水平面上,不仅占用的面积大,而且导通电阻和功耗也较大,无法满足功率器件小型化和低功耗化的要求。而沟槽型MOS器件巧妙地将晶体管的栅极形成于垂直于硅片表面的沟槽内,从而是导通通道转移到硅片的纵向方向,这样做有三个优点:(1)缩小器件面积,进一步提高器件集成密度,(2)有效降低了导通电阻和功耗,(3)基本消除了空穴在P阱的横向流动,有效地抑制了pnpn闩锁效应(pnpn闩锁效应指当器件的工作电流比闩锁临界电流大时,器件的寄生pnpn管会导通,而此时实际控制器件的MOS管可能还没导通,因此就无法由外电路通过MOS管来控制器件的关断)。因此沟槽型MOS器件被普遍应用于功率器件。
在沟槽型MOS器件制造工艺中,晶体管的栅极在沟槽内部形成,用来控制MOS器件的开与关,因此沟槽栅的制作是非常关键和重要的工艺,图1是传统沟槽栅的结构,其制备工艺主要包括以下步骤:(1)在需要制作沟槽栅的硅片100上经由光刻和刻蚀的方法形成沟槽200;(2)使用湿法清洗或牺牲氧化的方法去除沟槽表面的缺陷和杂质;(3)栅氧化膜800的生长;(4)多晶硅600的填充;(5)通过回刻或化学机械研磨对多晶硅平坦化,形成最终的由多晶硅600和栅氧化膜800组成的沟槽栅结构。在上述方法中,沟槽底部的栅氧化膜厚度与沟槽侧壁的栅氧化膜厚度基本一致,因此栅极和漏极之间的寄生电容较大,影响了沟槽型MOS器件的开关速度;同时,由于在沟槽底部拐角700处曲率很大,电场容易集中,所以在这个部位最容易发生电击穿而影响器件整体的击穿电压。
发明内容
本发明解决的技术问题是提供一种沟槽型MOS器件中沟槽栅的制备方法,通过增加沟槽型MOS器件中沟槽底部栅氧化膜的厚度,以此减少栅极和漏极之间的寄生电容,提高沟槽型MOS器件的开关速度,降低开关损耗,同时解决沟槽型MOS器件在沟槽底部容易发生电击穿的问题。
为解决上述技术问题,一种沟槽型MOS器件中沟槽栅的制备方法,该沟槽底部的栅氧化膜较沟槽侧壁的栅氧化膜厚,该方法包括以下步骤:
(1)在需要制作沟槽栅的硅片上经由光刻和刻蚀的方法形成沟槽;
(2)第一栅氧化膜的生长;
(3)光刻胶的旋涂;
(4)部分去除光刻胶,保留沟槽底部的光刻胶;
(5)去除沟槽侧壁以及硅片表面的第一栅氧化膜,保留沟槽底部的第一栅氧化膜,然后去除沟槽底部的光刻胶;
(6)第二栅氧化膜的生长;
(7)多晶硅的填充;
(8)通过回刻或化学机械研磨对多晶硅平坦化,形成最终的沟道栅。
在步骤(1)中,所述沟槽是以光刻胶图形为掩膜刻蚀硅片形成,或以介质膜图形为掩膜刻蚀硅片形成。
在步骤(2)中,在所述第一栅氧化膜生长之前,优选地,使用湿法清洗或牺牲氧化或两者相结合的方法去除沟槽表面的缺陷和杂质,所述的湿法清洗包括:用氢氟酸去除沟槽表面的自然氧化层,用氢氧化铵和过氧化氢去离子水的混合液去除沟槽表面的颗粒和有机物杂质,以及用盐酸和过氧化氢去离子水的混合液去除沟槽表面的金属杂质;所述的牺牲氧化是指先通过热氧化的方法使沟槽表面的硅和氧气或水蒸汽反应生成二氧化硅,然后再通过湿法刻蚀的方法去除所述的二氧化硅,以达到去除沟槽表面的缺陷和杂质的目的。所述第一栅氧化膜使用热氧化法生长,其生长温度为750-1100℃,所述第一栅氧化膜的厚度为50-5000纳米,且所述第一栅氧化膜厚度大于后续第二栅氧化膜厚的厚度。
在步骤(4)中,所述光刻胶的去除使用泛曝光和显影的方式;所述保留的沟槽底部的光刻胶的厚度为0.1-10微米。
在步骤(5)中,所述第一栅氧化膜的去除使用湿法刻蚀的方法,所述的湿法刻蚀以步骤(4)所形成的沟槽底部的光刻胶为刻蚀掩膜。
在步骤(6)中,所述第二栅氧化膜使用热氧化法生长,其生长温度为750-1100℃,所述第二栅氧化膜厚度为50-5000纳米,且小于步骤(2)中所述第一栅氧化膜的厚度。在所述第二栅氧化膜生长之前,使用湿法清洗方法去除沟槽表面的缺陷和杂质;所述湿法清洗方法包括:用氢氧化铵和过氧化氢去离子水的混合液去除沟槽表面的颗粒和有机物杂质,以及用盐酸和过氧化氢去离子水的混合液去除沟槽表面的金属杂质。
在步骤(7)中,所述的多晶硅被用作为沟槽栅的导电电极,使用化学气相淀积方法在沟槽内填充多晶硅。
在步骤(8)中,所述的回刻或化学机械研磨以硅片表面的第二栅氧化膜为终止层,平坦化处理后硅片表面的多晶硅被去除,而沟槽内的多晶硅则得以保留,形成沟槽型MOS器件的沟槽栅。
和现有技术相比,本发明具有以下有益效果:本发明通过增加沟槽型MOS器件中沟槽底部栅氧化膜的厚度,减少了栅极和漏极之间的寄生电容,提高了沟槽型MOS器件的开关速度,降低了开关损耗,同时解决了沟槽型MOS器件在沟槽底部容易发生电击穿的问题。
附图说明
图1是传统的沟槽型MOS器件中的沟槽栅结构示意图;
图2是本发明的一种沟槽型MOS器件的沟槽栅的制备方法流程图;
图3是本发明的一种沟槽型MOS器件的沟槽栅的制备方法流程剖面示意图;其中,图3(A)是本发明方法的步骤(1)完成后的示意图;图3(B)是本发明方法的步骤(2)完成后的示意图;图3(C)是本发明方法的步骤(3)完成后的示意图;图3(D)是本发明方法的步骤(4)完成后的示意图;图3(E)是本发明方法的步骤(5)完成后的示意图;图3(F)是本发明方法的步骤(6)完成后的示意图,图3(G)是本发明方法的步骤(7)完成后的示意图;图3(H)是本发明方法的步骤(8)完成后的示意图;
图中附图标记说明如下:
100-硅片,200-沟槽,300-第一栅氧化膜,301-沟槽底部的第一栅氧化膜,400-光刻胶,401-沟槽底部的光刻胶,500-第二栅氧化膜,600-多晶硅,700-沟槽底部拐角,800-栅氧化膜。
具体实施方式
下面结合附图和实施例对本发明作进一步详细的说明。
如图2和图3所示,本发明的一种沟槽型MOS器件中沟槽栅的制备方法,其特征是沟槽底部的栅氧化膜较沟槽侧壁的栅氧化膜厚,包括以下步骤:
(1)如图3(A)所示,在需要制作沟槽栅的硅片100上经由光刻和刻蚀的方法形成沟槽200:所述沟槽200是以光刻胶图形(图中未示出)为掩膜刻蚀硅片形成,或以介质膜图形(图中未示出)为掩膜刻蚀硅片形成,优选地,本实施例采用以光刻胶图形为掩膜,经过干法刻蚀硅片100的基底硅,去除光刻胶以后获得如图3(A)所示的沟槽200。
(2)如图3(B)所示,在全硅片上生长第一栅氧化膜300:所述第一栅氧化膜300使用热氧化法生长,其生长温度为750-1100℃,且所述第一栅氧化膜300的厚度为50-5000纳米,为了使沟槽底部的第一栅氧化膜301的厚度大于沟槽200侧壁栅氧化膜的厚度,所述第一栅氧化膜300的厚度要大于后续步骤(6)中第二栅氧化膜500的厚度;另外,为了获得高质量的栅氧化膜,一般在生长栅氧化膜之前,会使用湿法清洗或牺牲氧化或两者相结合的方法去除沟槽200表面的缺陷和杂质,所述的湿法清洗包括用氢氟酸去除沟槽200表面的自然氧化层、用SC1溶液(氢氧化铵/过氧化氢去离子水的混合液)去除沟槽200表面的颗粒和有机物杂质以及用SC2溶液(盐酸/过氧化氢去离子水的混合液)去除沟槽200表面的金属杂质,所述的牺牲氧化是指先通过热氧的方法使沟槽200表面的硅和氧气或水蒸汽反应生成二氧化硅,然后再通过湿法刻蚀的方法去除所述的二氧化硅,以达到去除沟槽200表面的缺陷和杂质的目的。
(3)如图3(C)所示,光刻胶400的旋涂:由于光刻胶400的可流动性,经旋涂之后能够将沟槽200的内部完全填满。
(4)如图3(D)所示,部分去除光刻胶400,保留沟槽底部的光刻胶401:所述光刻胶400的去除使用泛曝光(即没有掩膜版的曝光)和显影的方式,使得除沟槽200底部以外(沟槽200的侧壁和上表面)的光刻胶曝光,而位于沟槽底部的光刻胶401因为深度较大以及光刻胶400对曝光光强的吸收,泛曝光不足以使沟槽底部的光刻胶401曝光,显影后就可以去除除沟槽200底部以外的光刻胶,而保留沟槽底部的光刻胶401,保留的沟槽底部的光刻胶401的厚度可以通过调节泛曝光的能量和聚焦点来控制,根据工艺需求,其厚度范围为0.1-10微米。
(5)如图3(E)所示,去除沟槽侧壁以及硅片表面的第一栅氧化膜300,保留沟槽底部的第一栅氧化膜301,然后去除沟槽底部的光刻胶401:所述第一栅氧化膜300的去除使用湿法刻蚀的方法,可以使用业界常用的氢氟酸为主要刻蚀剂的湿法刻蚀方法,所述的湿法刻蚀以步骤(4)所形成的沟槽底部的光刻胶401为刻蚀掩膜;为了防止干法刻蚀中等离子体对已形成的沟槽底部的第一栅氧化膜301的物理轰击损伤,所述的去除沟槽底部的光刻胶401的方法一般不使用干法刻蚀,而使用业界常用的以硫酸和双氧水的混合液体为主要刻蚀剂的湿法刻蚀。
(6)如图3(F)所示,在全硅片上生长第二栅氧化膜500;所述第二栅氧化膜500的生长使用热氧化法,其生长温度为750-1100℃,所述第二栅氧化膜500的厚度为50-5000纳米,如步骤(2)中所述,第二栅氧化膜500的厚度小于第一栅氧化膜300的厚度;需要说明的是,在第二栅氧化膜500的生长之前,因为沟槽底部的第一栅氧化膜301的存在,因此就不能再使用如步骤(2)所述的氢氟酸湿法清洗法和/或牺牲氧化法来去除沟槽200表面的缺陷和杂质,但可以使用SC1和SC2溶液清洗法。
(7)如图3(G)所示,多晶硅600的填充:所述的多晶硅600被用作为沟槽栅的导电电极,可以使用业界常用的CVD(化学气相淀积)方法淀积。
(8)如图3(H)所示,通过回刻或化学机械研磨对多晶硅600平坦化,形成最终的沟道栅:所述的回刻或化学机械研磨以硅片表面(即沟槽200的上表面)的第二栅氧化膜500为终止层(Endpoint),平坦化处理后硅片表面的多晶硅600被去除,而沟槽200内的多晶硅600则得以保留,形成沟槽型MOS器件的沟槽栅。
本发明通过增加沟槽型MOS器件中沟槽底部栅氧化膜(即图3(H)中沟槽底部的第一栅氧化膜301)的厚度,减少了沟槽底部的电容,也即栅极和漏极之间的寄生电容,提高了沟槽型MOS器件的开关速度,降低了开关损耗;同时由于在沟槽底部拐角700处获得了相对较厚的栅氧化膜,能够承受较传统方法更高的击穿电压,因此解决了传统的沟槽型MOS器件在沟槽底部拐角700处因曲率很大(见图1),电场容易集中,在沟槽底部容易发生电击穿的问题。

Claims (12)

1.一种沟槽型MOS器件中沟槽栅的制备方法,其特征是沟槽底部的栅氧化膜较沟槽侧壁的栅氧化膜厚,该方法包括以下步骤:
(1)在需要制作沟槽栅的硅片上经由光刻和刻蚀的方法形成沟槽;
(2)第一栅氧化膜的生长;
(3)光刻胶的旋涂;
(4)部分去除光刻胶,保留沟槽底部的光刻胶;
(5)去除沟槽侧壁以及硅片表面的第一栅氧化膜,保留沟槽底部的第一栅氧化膜,然后去除沟槽底部的光刻胶;
(6)第二栅氧化膜的生长;
(7)多晶硅的填充;
(8)通过回刻或化学机械研磨对多晶硅平坦化,形成最终的沟道栅。
2.根据权利要求1所述的方法,其特征在于,在步骤(1)中,所述沟槽是以光刻胶图形为掩膜刻蚀硅片形成,或以介质膜图形为掩膜刻蚀硅片形成。
3.根据权利要求1所述的方法,其特征在于,在步骤(2)中,在所述第一栅氧化膜生长之前,使用湿法清洗和/或牺牲氧化的方法去除沟槽表面的缺陷和杂质。
4.根据权利要求1或3所述的方法,其特征在于,在步骤(2)中,所述第一栅氧化膜使用热氧化法生长,其生长温度为750-1100℃;所述第一栅氧化膜的厚度为50-5000纳米,且所述第一栅氧化膜厚度大于后续步骤(6)所述第二栅氧化膜的厚度。
5.根据权利要求3所述的方法,其特征在于,在步骤(2)中,所述的湿法清洗包括:用氢氟酸去除沟槽表面的自然氧化层,用氢氧化铵和过氧化氢去离子水的混合液去除沟槽表面的颗粒和有机物杂质,以及用盐酸和过氧化氢去离子水的混合液去除沟槽表面的金属杂质;所述的牺牲氧化是指先通过热氧化的方法使沟槽表面的硅和氧气或水蒸汽反应生成二氧化硅,然后再通过湿法刻蚀的方法去除所述的二氧化硅,以达到去除沟槽表面的缺陷和杂质的目的。
6.根据权利要求1所述的方法,其特征在于,在步骤(4)中,所述光刻胶的去除使用泛曝光和显影的方式;所述保留的沟槽底部的光刻胶的厚度为0.1-10微米。
7.根据权利要求1所述的方法,其特征在于,在步骤(5)中,所述第一栅氧化膜的去除使用湿法刻蚀的方法,所述的湿法刻蚀以步骤(4)所形成的沟槽底部的光刻胶为刻蚀掩膜。
8.根据权利要求1所述的方法,其特征在于,在步骤(6)中,所述第二栅氧化膜使用热氧化法生长,其生长温度为750-1100℃。
9.根据权利要求1或8所述的方法,其特征在于,在步骤(6)中,所述第二栅氧化膜的厚度为50-5000纳米,且小于步骤(2)中所述第一栅氧化膜的厚度。
10.根据权利要求1或8所述的方法,其特征在于,在步骤(6)中,在所述第二栅氧化膜生长之前,使用湿法清洗方法去除沟槽表面的缺陷和杂质;所述湿法清洗方法包括:用氢氧化铵和过氧化氢去离子水的混合液去除沟槽表面的颗粒和有机物杂质,以及用盐酸和过氧化氢去离子水的混合液去除沟槽表面的金属杂质。
11.根据权利要求1所述的方法,其特征在于,在步骤(7)中,所述的多晶硅被用作为沟槽栅的导电电极,使用化学气相淀积方法在沟槽内填充多晶硅。
12.根据权利要求1所述的方法,其特征在于,在步骤(8)中,所述的回刻或化学机械研磨以硅片表面的第二栅氧化膜为终止层,平坦化处理后硅片表面的多晶硅被去除,而沟槽内的多晶硅则得以保留,形成沟槽型MOS器件的沟槽栅。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104008976A (zh) * 2014-06-09 2014-08-27 苏州东微半导体有限公司 一种沟槽功率器件的制造方法
CN104008975A (zh) * 2014-06-09 2014-08-27 苏州东微半导体有限公司 一种沟槽型功率mos晶体管的制造方法
CN104392919A (zh) * 2014-11-19 2015-03-04 上海华力微电子有限公司 Nmos器件的硅衬底表面的处理方法及nmos器件的制作方法
CN105789053A (zh) * 2016-03-16 2016-07-20 上海华虹宏力半导体制造有限公司 沟槽栅功率晶体管的制造方法
CN106876449A (zh) * 2017-04-12 2017-06-20 上海格瑞宝电子有限公司 一种沟槽金属-氧化物半导体及其制备方法
CN106910767A (zh) * 2015-12-23 2017-06-30 株洲南车时代电气股份有限公司 沟槽栅igbt制作方法及沟槽栅igbt
CN107507773A (zh) * 2016-06-14 2017-12-22 格科微电子(上海)有限公司 优化cmos图像传感器晶体管结构的方法
CN111446167A (zh) * 2020-03-16 2020-07-24 绍兴同芯成集成电路有限公司 一种利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺
CN111477679A (zh) * 2020-04-17 2020-07-31 重庆伟特森电子科技有限公司 不对称沟槽型SiC-MOSFET栅的制备方法
CN111489962A (zh) * 2020-04-17 2020-08-04 重庆伟特森电子科技有限公司 一种厚底沟槽的制备方法
CN113867104A (zh) * 2021-09-01 2021-12-31 安徽光智科技有限公司 Lift-off用光刻胶结构的制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
CN1360735A (zh) * 1999-05-25 2002-07-24 理查德·K·威廉斯 具有多厚度栅极氧化层的槽型半导体器件及其制造方法
CN101958341A (zh) * 2009-07-15 2011-01-26 台湾积体电路制造股份有限公司 通过从mos器件的高k/金属栅极去除界面层缩小eot
CN102290343A (zh) * 2010-11-04 2011-12-21 天津环鑫科技发展有限公司 一种用于功率器件的沟槽栅制造方法
CN102456561A (zh) * 2010-11-02 2012-05-16 上海华虹Nec电子有限公司 沟槽式功率器件中沟槽底部厚栅氧化层的形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
CN1360735A (zh) * 1999-05-25 2002-07-24 理查德·K·威廉斯 具有多厚度栅极氧化层的槽型半导体器件及其制造方法
CN101958341A (zh) * 2009-07-15 2011-01-26 台湾积体电路制造股份有限公司 通过从mos器件的高k/金属栅极去除界面层缩小eot
CN102456561A (zh) * 2010-11-02 2012-05-16 上海华虹Nec电子有限公司 沟槽式功率器件中沟槽底部厚栅氧化层的形成方法
CN102290343A (zh) * 2010-11-04 2011-12-21 天津环鑫科技发展有限公司 一种用于功率器件的沟槽栅制造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104008976A (zh) * 2014-06-09 2014-08-27 苏州东微半导体有限公司 一种沟槽功率器件的制造方法
CN104008975A (zh) * 2014-06-09 2014-08-27 苏州东微半导体有限公司 一种沟槽型功率mos晶体管的制造方法
CN104392919A (zh) * 2014-11-19 2015-03-04 上海华力微电子有限公司 Nmos器件的硅衬底表面的处理方法及nmos器件的制作方法
CN104392919B (zh) * 2014-11-19 2018-03-30 上海华力微电子有限公司 Nmos器件的硅衬底表面的处理方法及nmos器件的制作方法
CN106910767A (zh) * 2015-12-23 2017-06-30 株洲南车时代电气股份有限公司 沟槽栅igbt制作方法及沟槽栅igbt
CN105789053A (zh) * 2016-03-16 2016-07-20 上海华虹宏力半导体制造有限公司 沟槽栅功率晶体管的制造方法
CN107507773A (zh) * 2016-06-14 2017-12-22 格科微电子(上海)有限公司 优化cmos图像传感器晶体管结构的方法
CN107507773B (zh) * 2016-06-14 2021-09-17 格科微电子(上海)有限公司 优化cmos图像传感器晶体管结构的方法
CN106876449A (zh) * 2017-04-12 2017-06-20 上海格瑞宝电子有限公司 一种沟槽金属-氧化物半导体及其制备方法
CN111446167A (zh) * 2020-03-16 2020-07-24 绍兴同芯成集成电路有限公司 一种利用聚合物隔离层生成多阶梯状沟槽晶体管的工艺
CN111477679A (zh) * 2020-04-17 2020-07-31 重庆伟特森电子科技有限公司 不对称沟槽型SiC-MOSFET栅的制备方法
CN111489962A (zh) * 2020-04-17 2020-08-04 重庆伟特森电子科技有限公司 一种厚底沟槽的制备方法
CN111477679B (zh) * 2020-04-17 2023-06-13 重庆伟特森电子科技有限公司 不对称沟槽型SiC-MOSFET栅的制备方法
CN111489962B (zh) * 2020-04-17 2023-09-26 重庆伟特森电子科技有限公司 一种厚底沟槽的制备方法
CN113867104A (zh) * 2021-09-01 2021-12-31 安徽光智科技有限公司 Lift-off用光刻胶结构的制备方法

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