CN103562999A - 包含启用电路的装置及*** - Google Patents

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Abstract

本发明描述包含启用电路的装置及***的实例。可使用两个电压供应来操作所述装置的不同部分，包含***电路及I/O电路。当停用到一个或一个以上装置的所述***电路的所述电压供应时，可停用所述装置的所述I/O电路。在一些实例中，可部分地通过消除或减少穿过所述I/O电路的DC电流路径来有利地节省电力。

Description

包含启用电路的装置及***
技术领域
本发明的实施例大体来说涉及半导体存储器，且更特定来说，描述用于双供应电压存储器的接口电路的实例。
背景技术
随着电子装置(例如膝上型计算机、便携式数字助理、数码相机、移动电话、数字音频播放器、视频游戏控制台等)的日益流行，对非易失性存储器的需求也在上升。非易失性存储器以各种类型出现，包含快闪存储器。当今，快闪存储器广泛地用于电子装置(例如上文所提及的那些电子装置)中的快速信息存储装置。一股通过将电荷存储于浮动栅极上来编程快闪存储器单元。此后，甚至在已从快闪存储器装置移除电力之后，电荷也可在栅极上保持达无限周期。因此，快闪存储器装置为非易失性的。
通过将适当电压施加到控制栅极及漏极或源极而将电荷存储于浮动栅极上。举例来说，可通过将源极接地同时将充足大的正电压施加到控制栅极以吸引电子(所述电子从沟道区隧穿栅极氧化物而到达浮动栅极)而将负电荷置于浮动栅极上。
可通过将相对于源极为正的电压施加到控制栅极来读取快闪存储器单元。存储于快闪存储器单元上的电荷的量确定为允许快闪存储器单元在源极与漏极之间传导电流而必须施加到控制栅极的电压的量值。随着将负电荷施加到浮动栅极，快闪存储器单元的阈值电压增加，因此增加为允许快闪存储器单元传导电流而必须施加到控制栅极的电压的量值。在读取操作期间，将读取电压施加到控制栅极，所述读取电压大到足以在不充足电荷存储于浮动栅极上的情况下使单元变为导通，但并不大到足以在充足电荷存储于浮动栅极上的情况下使单元变为导通。在读取操作期间，用作单元的输出端子的漏极被预充电到正电压，且源极耦合到接地。因此，如果快闪存储器单元的浮动栅极被充足充电，那么漏极将保持处于正电压。如果快闪存储器单元的浮动栅极未被充足充电，那么单元将使漏极接地。
在快闪存储器单元可被编程之前，可通过从浮动栅极移除电荷来擦除所述单元。可通过将具有与用于编程的电压相反的极性的栅极到源极电压施加到单元来擦除所述单元。举例来说，可使控制栅极接地，且将大的正电压施加到源极以致使电子隧穿栅极氧化物并从浮动栅极耗尽电荷。在另一方法中，将相对大的负电压施加到控制栅极，且将正电压(例如供应电压)施加到源极区。
典型的快闪存储器装置包含含有布置成若干行及列的大量快闪存储器单元的存储器阵列。两种常见类型的快闪存储器阵列架构为“NAND”及“NOR”架构，如此称谓是因为布置每一者的基本快闪存储器单元配置的逻辑形式。典型的快闪存储器阵列可包含划分成若干个块的大量快闪存储器单元。每一块可包含若干个行，其中同一行中的单元使其控制栅极耦合到共同字线。同一列中的单元可使其源极及漏极彼此串联连接。因此，每一块的同一列中的所有存储器单元通常彼此串联连接。块中的上部快闪存储器单元的漏极通过选择栅极晶体管耦合到位线。所述位线中的每一者输出指示存储于阵列的相应列中的数据位的相应位线信号BL1-BLN。所述位线可穿过多个块延伸到相应读出放大器。
可通过在每一快闪存储器单元中存储多个数据位来增加快闪存储器阵列的存储容量。此可通过在每一单元的浮动栅极上存储多个电荷电平来实现。这些存储器装置通常称为多位或多电平快闪存储器单元(称作“MLC存储器单元”)。在MLC单元中，将对应于在相应电压范围内定义的不同阈值电压电平的多个二进制数据位存储于单个单元内。每一不同阈值电压电平对应于数据位的相应组合。具体来说，数目为N的位需要2N个不同阈值电压电平。举例来说，为使快闪存储器单元存储2个数据位，需要对应于位状态00、01、10及11的4个不同阈值电压电平。当读取存储器单元的状态时，存储器单元传导电流的阈值电压电平对应于表示编程到所述单元中的数据的位的组合。存储于每一快闪存储器单元中的两个或两个以上位可为同一数据页中的邻近位。然而，更经常地，将一个位视为一个数据页中的位，且将另一位视为邻近数据页中的对应位。对于阵列中的所有存储器单元行，指派给相应电荷电平的位状态通常为相同的。指派给阵列中的快闪存储器单元的位状态通常在硬件中实施且因此在快闪存储器装置的操作期间无法改变。
存储器装置可利用相对高的电压来进行读取及编程操作。在一个实例中，5V可用于读取操作且20V用于编程操作。可在存储器装置上由外部供应的电压在内部产生这些电压。在一个实例中，外部供应的电压可为3V。用于读取及编程操作的线驱动器及读出放大器可使用基于此外部供应的电压而产生的经升压电压来操作。
存储器装置上的输入及输出缓冲器电路一股可需要驱动耦合到所述存储器装置的输入/输出总线。由于总线可具有与其相关联的显著电容，因此用于驱动所述总线的电压一股应为低的。在一些实例中，用于为读取及编程操作产生经升压电压的外部供应的电压可能太高以致对于由输入/输出缓冲器使用来说并不合意。
因此，存储器装置可具有双电力供应。可使用一股称为Vcc_io的一个外部供应的电压来操作电力输入/输出电路并驱动输入/输出总线。在一个实例中，Vcc_io可为1.8V。可使用一股称为Vcc_peri的第二外部供应的电压来为***电路(例如在存储器装置的读取及编程操作中使用的线驱动器及放大器)供电。
图1是根据现有技术的双电力供应存储器装置的示意性图解说明。存储器装置100可包含存储器阵列110，其可包含任何数目个存储器单元。***电路115可耦合到存储器阵列110且经配置以从存储器阵列110读取数据并将数据编程到存储器阵列110中。***电路115经配置以接收外部供应的电压Vcc_peri。如上文所提及，***电路115可包含一个或一个以上电压升压电路，其可将电压Vcc_peri升压到用于读取或编程存储器阵列110的电压。I/O电路120可耦合到***电路115及I/O总线125。I/O电路125可包含从总线125接收数据或将数据驱动到总线125上的缓冲器电路。所述I/O电路经配置以接收第二外部供应的电压Vcc_io。Vcc_io电压可不同于Vcc_peri电压。特定来说，如上文所提及，Vcc_io电压可低于Vcc_peri电压。I/O总线125耦合到存储器控制器130。
发明内容
附图说明
图1是根据现有技术的双电力供应存储器装置的示意性图解说明。
图2是根据本发明的实施例的存储器***的示意性图解说明。
图3是根据本发明的实施例的存储器装置的组件的示意性图解说明。
图4是根据本发明的实施例的接口电路的示意性图解说明。
图5是根据本发明的实例的输出缓冲器的示意性图解说明。
图6是根据本发明的实例的输入缓冲器的示意性图解说明。
图7是根据本发明的实例的电压检测器的示意性图解说明。
图8是根据本发明的实施例的波形的示意性图解说明。
图9是根据本发明的实施例的存储器装置的组件的示意性图解说明。
图10是根据本发明的实施例的启用电路的示意性图解说明。
图11是图解说明根据本发明的实施例的图10的启用电路950的操作的时序图。
图12是根据本发明的实施例的电平移位器的示意性图解说明。
图13是根据本发明的实施例的单触发脉冲产生器的示意性图解说明。
图14是根据本发明的实施例的延迟元件的示意性图解说明。
具体实施方式
如上文所描述，存储器装置可利用多个外部供应的电压供应。如本文中将进一步描述，可在存储器装置的操作期间停用(例如，切断连接、切断、关断或以其它方式变得不可用)那些外部供应的电压中的一者。在一些实例中，此可节省电力。本发明的实施例可减少或消除在停用电压供应时原本可能产生的泄漏电流。尽管本发明的一些实施例可提供此优点或解决前述问题，所述优点及问题是为易于图解说明而提供的，且应理解，本发明的一些实例可并不提供本文中所描述的益处中的任一者或全部或者解决此项技术中所识别的缺点中的任一者或全部。本发明的实施例包含若干***。如本文中所使用，***可指代存储器***或其它***。根据所描述实例的***可包含若干装置。如本文中所使用，装置可指代存储器装置或其它装置。下文陈述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将清楚，可在没有这些特定细节中的各者的情况下实践本发明的实施例。在一些实例中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地使本发明的所描述实施例模糊。
图2是根据本发明的实施例的存储器***的示意性图解说明。存储器***200包含经由共同I/O总线212耦合到存储器控制器210的多个存储器装置201、202、205。所述共同I/O总线可(举例来说)使用穿硅通孔(TSV)或在使用堆叠式存储器***的实施例中使用其它穿衬底连接而连接到存储器装置201、202、205中的每一者。在其它实例中，可使用其它互连来共享输入/输出总线212。尽管在图2中展示了三个存储器装置201、202、205，但一股可使用任何数目个装置。
存储器装置201、202、205中的每一者可包含相应存储器阵列。在图2中展示存储器装置201的存储器阵列215。一股来说，存储器阵列215可包含以任何方式布置的任何数目个存储器单元。通常，存储器阵列215的存储器单元可布置成若干行及列。***电路220耦合到存储器阵列215。***电路220可经配置以从存储器阵列215读取数据及/或将数据编程到存储器阵列215。***电路220可包含但不限于放大器、驱动器、解码器或其组合。***电路220可经配置以接收外部供应的电压Vcc_peri。如上文所提及，在一些实例中，***电路220可包含可对电压Vcc_peri进行升压的一个或一个以上电压升压电路。I/O电路225耦合到***电路220及I/O总线212。举例来说，所述I/O电路可包含输入及/或输出缓冲器，其可从I/O总线212接收数据、命令及/或地址信号并将数据、命令及/或地址信号提供到I/O电路225以及其它存储器装置202及203的I/O电路。I/O电路225又可将命令、地址及/或数据信号提供到***电路220以供在读取及/或编程存储器阵列215中使用。类似地，可通过I/O电路225将从存储器阵列读取的数据驱动到I/O总线212上。I/O电路225经配置以接收外部供应的电压Vcc_io。如上文所提及，Vcc_io可为不同于Vcc_peri的电压。在本发明的实例中，Vcc_io可低于Vcc_peri。在一个实例中，Vcc_io可为1.8V，而Vcc_peri可为3V。
可经由共享电力供应总线将外部供应的电压Vcc_io提供到存储器***中的多个存储器装置。举例来说，在存储器***200中，经由电力供应总线230将Vcc_io提供到存储器装置201、202及203。另一方面，可将Vcc_peri个别地提供到***的存储器装置或提供到少于Vcc_peri被提供到的所有存储器装置的存储器装置。在图2的实例中，通过存储器装置201特有的电连接235将Vcc_peri提供到存储器装置201。可为存储器装置202及203提供单独电连接以接收电压Vcc_peri。因此，在一些实例中，假如Vcc_io被停用，那么多个存储器装置可能接收不到Vcc_io。然而，可针对个别存储器装置或存储器装置群组或一股少于***的所有存储器装置停用Vcc_peri。
随着在***中使用的存储器装置的数目已增加，所消耗的备用电力量也已增加。为了减少备用电力，可停用Vcc_peri。在一些***中，可通过针对一个存储器装置或选定存储器装置停用Vcc_peri而Vcc_io保持启用来节省电力。然而，如果停用Vcc_peri而Vcc_io保持启用，那么可能发生一问题。所述问题是，可存在从Vcc_io穿过I/O电路到接地的泄漏路径。因此，从Vcc_io到接地的直流可流动，从而促成装置的电力消耗。
本发明的实例包含可在停用Vcc_peri时停用存储器装置的I/O电路的启用电路。参考图2，启用电路250耦合到I/O电路225。启用电路250经配置以提供(例如，产生)控制信号(例如，启用信号io_en)。响应于启用信号io_en的第一状态，I/O电路经配置以被启用且可将信号耦合到I/O总线212及/或从I/O总线212耦合信号。然而，响应于启用信号io_en的第二状态，I/O电路经配置以被停用以便将其与外部供应的电压供应Vcc_io及/或接地隔离，使得不穿过I/O电路225形成DC电流路径。如下文将进一步描述，在一些实例中，启用电路250可耦合到外部供应的电压供应Vcc_io及Vcc_peri。在一些实例中，启用电路250可耦合到***电路220。虽然图2中仅展示存储器装置201的启用电路250，但应理解存储器装置201、202及203中的每一者可包含用以启用及/或停用其相应I/O电路的相应启用电路。
在本发明的一些实例中，启用电路250可包含经配置以检测是否已停用Vcc_io及/或Vcc_peri的电路。图3中展示一个此种实施方案。图3是根据本发明的实施例的存储器装置的组件的示意性图解说明。存储器装置300包含用与图2中所展示的组件相似的参考编号标示的数个组件。***电路220经配置以接收Vcc_peri且耦合到I/O电路225。存储器阵列215在图3中未展示，但可耦合到***电路220。图3图解说明可从***电路220提供到I/O电路225的I/O缓冲器控制信号310。可从***电路220将Out_data312提供到I/O电路。Out_data312可表示从存储器阵列检索的数据。可从I/O电路225将in_data314提供到***电路220。in_data314可表示待写入到存储器阵列的数据。如上文大体所论述，可给I/O电路225提供Vcc_io且I/O电路225可驱动I/O总线。I/O电路225可连接到一个或一个以上外部可接达端子，例如图3中所展示的I/O垫316。I/O垫316可连接到图2的I/O总线212。所述外部可接达端子(例如I/O垫316)可提供用于将I/O总线连接到存储器装置300的接口且一股可采取任何适合形式，例如但不限于接合垫、引脚或其它互连件。
如上文大体所描述，本发明的实施例提供可启用及/或停用存储器装置的I/O电路的控制信号。在图3中，展示启用电路250的实施方案。启用电路250经配置以提供控制信号io_en。启用电路250可包含两个电压检测器352、354及接口电路356。电压检测器352可连接到电压供应Vcc_peri。电压检测器352可提供信号Lowvcc_，其中Lowvcc_信号的状态指示电压Vcc_peri是否低于阈值电压。也就是说，电压检测器352可将在Vcc_peri输入处接收的电压与阈值进行比较。在Vcc_peri电压降到低于阈值的情况下，例如当停用Vcc_peri电压供应时，Lowvcc_信号将如此指示。在一个实例中，当在Vcc_peri输入处接收的电压处于对于电路操作足够高的电压时，Lowvcc_信号具有高或逻辑‘1’状态。在一个实例中，所述电压可为3V或更高。当在Vcc_peri输入处接收的电压低于阈值(在一个实例中，为3V)时，Lowvcc_信号可转变为低或逻辑‘0’状态。
以类似方式，电压检测器354可连接到电压供应Vcc_io。电压检测器354可提供信号Lowvccq_，其中Lowvccq_信号的状态指示电压Vcc_io是否低于阈值电压。也就是说，电压检测器354可将在Vcc_io输入处接收的电压与阈值进行比较。在Vcc_io电压降到低于阈值的情况下，例如当停用Vcc_io电压供应时，Lowvccq_信号将如此指示。在一个实例中，当在Vcc_io输入处接收的电压处于对于电路操作足够高的电压时，Lowvccq_信号具有高或逻辑‘1’状态。在一个实例中，所述电压可为1.8V或更高。当在Vcc_io输入处接收的电压低于阈值(在一个实例中，为1.8V)时，Lowvccq_信号可转变为低或逻辑‘0’状态。
可使用任何适合电压检测器来实施电压检测器352及354。在一些实例中，电压检测器352、354可各自包含带隙参考及用于分别将Vcc_peri及Vcc_io电压与参考电压进行比较的比较电路。
接口电路356经配置以接收Lowvcc_及Lowvccq_信号并提供io_en信号。如图3中所展示，接口电路356还可耦合到Vcc_peri及Vcc_io供应电压。一股来说，io_en信号将指示Vcc_peri及Vcc_io供应电压两者是否被启用及处于对于电路操作充足的电压。如果所述供应电压中的任一者已被停用，那么io_en信号将如此指示且停用I/O电路225(例如，将所述电路与一个或一个以上外部可接达端子解耦)，以便避免穿过I/O电路形成DC电流路径，如上文大体所描述。因此，接口电路356可一股根据下表来提供io_en信号：
情况 1 2 3 4
Vcc_peri 高(例如，1.3V) 低(例如，＜3V) 高(例如，3V) 低(例如，＜3V)
Vcc_io 高(例如，1.8V) 高(例如，1.8V) 低(例如，＜1.8V) 低(例如，＜1.8V)
io_en 高(例如，1.8V) 低(例如，0V) 低(例如，0V) 不适用
情况1对应于其中存储器装置可用于读取及编程操作的正常偏置状况。情况2及3为其中停用两个电力供应电压中的一者的状况。在这些情况中，低io_en信号可停用外部可接达端子与I/O电路之间的互连。情况2包含其中Vcc_peri等于0V(此可指示Vcc_peri被停用)的情形。在情况2中，返回参考图3，***电路220可不消耗任何电力，因为电力供应被停用。因此，IO缓冲器控制信号310及out_data312的电压可为未知的。然而，io_en信号可能已停用I/O电路225使得无DC电流可流动穿过I/O电路225。如下文将进一步描述，I/O电路225中所包含的电路可包含io_en输入以确保当io_en信号为低时无DC电流在电路中流动。情况3包含其中Vcc_io＝0V(指示Vcc_io电压供应可能已被停用)的情况。在此情形中，返回参考图3，I/O电路225可不消耗任何电力，因为其未接收电压供应。因此，图3的in_data314的电压电平可为未知的。***电路220也可具有io_en输入以确保无DC电流可流动穿过***电路220。
如将了解，可使用多种电路来实施接口电路356以根据上表起作用。图4中展示接口电路的实施方案的一个实例。图4是根据本发明的实施例的接口电路的示意性图解说明。接口电路400可用于实施图3的接口电路356。接口电路400包含五个子电路411-415。
子电路411经配置以在Lowvcc_及Lowvccq_两者均为高时将io_en信号上拉到Vcc_io。也就是说，子电路411可用于实施上表中的情况1。如上文参考图3所描述，回想起高Lowvcc_信号指示Vcc_peri处于对于装置操作充足的电压且高Lowvccq_信号指示Vcc_io处于对于装置操作充足的电压。当Lowvcc_及Lowvccq_两者均为高时，n-FET晶体管422、423两者可被接通，从而将节点425连接到接地。由Vcc_peri供电的反相器426可将高Lowvcc_信号反相为低，且n-FET晶体管427可被关断。在节点425耦合到接地的情况下，p-FET晶体管428的栅极可处于接地，从而接通p-FET晶体管428且将输出节点430耦合到Vcc_io。节点430处于Vcc_io可关断p_FET晶体管429。
子电路413及415可用于实施上表中的情况2，其中Vcc_peri可为低的。因此，Lowvcc_信号可为低的，而Lowvccq_信号可为高的。子电路413包含由Vcc_io供电的反相器432。所述反相器可将Lowvcc_信号反相为高信号，从而接通n-FET晶体管434。接通n-FET晶体管434可将节点430(例如，io_en信号)下拉到接地。子电路415包含由Vcc_peri供电的反相器436。所述反相器可将Lowvcc_信号反相为高信号，从而接通n-FET晶体管438。接通n-FET晶体管438可将节点430(例如，io_en信号)下拉到接地。子电路413及415为类似的，除反相器432由Vcc_io供电且反相器436由Vcc_peri供电之外。因此，两个子电路413及415在一个或另一个电力供应电压变为被停用或不稳定的情况下提供某一冗余度。
子电路412及414可用于实施上表中的情况3，其中Vcc_io可为低的。因此，Lowvccq_信号可为低的，而Lowvcc_信号可为高的。子电路412包含由Vcc_io供电的反相器440。所述反相器可将Lowvccq_信号反相为高信号，从而接通n-FET晶体管442。接通n-FET晶体管442可将节点430(例如，io_en信号)下拉到接地。子电路414包含反相器450及下拉n-FET晶体管452。然而，回想起Lowvccq_信号是基于Vcc_io信号而提供使得高Lowvccq_信号可具有等于Vcc_io电力供应的量值(例如，1.8V)。因此，Lowvccq_信号可并不直接提供到由Vcc_peri供电的反相器450，因为处于Vcc_io的高Lowvccq_信号可并不高到足以由反相器450反相。因此，提供电平转换器电路454。将Lowvccq_信号提供到n-FET晶体管456的栅极。当Lowvccq_信号为低时，n-FET晶体管456可被接通，从而将低电压提供到反相器458。反相器458可接着将高信号提供到反相器450，反相器450又将低信号提供到晶体管452的栅极，所述低信号不足以接通n-FET晶体管452。当Lowvccq_信号为低时，n-FET晶体管456可不被接通。p-FET晶体管460由施加到其栅极的接地电压接通且因此将基于Vcc_peri的高电压提供到反相器458的输入。由Vcc_per供电的反相器458因此将低电压提供到反相器450的输入，反相器450又将高电压提供到晶体管452的栅极。晶体管452可接着接通，从而将节点430(例如，io_en信号)拉到接地。因此，当Lowvccq_信号为低时，子电路414可将io_en信号拉为低。虽然图4中展示电平转换器电路454的一个实施方案，但在其它实例中可使用电平转换器电路的其它实施方案。
因此，已描述接口电路的实例，包含图4的接口电路400。接口电路400可用于实施图3的接口电路356。虽然展示接口电路400具有多个子电路，但在一些实施例中可不需要所述子电路中的一些子电路，例如子电路412。回想起所述接口电路用于提供可用于启用或停用I/O电路(例如图3的I/O电路225)的io_en信号。因此，现在将描述经配置以响应于io_en信号而被启用或停用的I/O电路的实例。
图5是根据本发明的实例的输出缓冲器的示意性图解说明。输出缓冲器500可包含在(举例来说)图3的I/O电路225中，且可耦合到I/O总线212。输出缓冲器500包含p-FET晶体管505及n-FET晶体管410。p-FET晶体管505耦合于Vcc_io与输出节点507之间。n-FET晶体管510耦合于接地与输出节点507之间。以此方式，当n-FET晶体管510接通时，可将节点507下拉到接地，而当p-FET晶体管505接通时，可将节点507上拉到Vcc_io。逻辑电路515基于输出数据信号517与io_en信号520的组合而提供用于晶体管505及510的栅极的控制信号。举例来说，输出数据信号517可为图3中所展示的out_data信号312。再次参考图5，逻辑电路515包含具有耦合到晶体管505的栅极的输出的NAND门522。所述NAND门在NAND门522的相应输入处接收io_en信号520及输出数据信号517。当io_en信号520为低时，不管输出数据信号517的状态如何，NAND门522的输出均可为高的。因此，当io_en信号520为低时，可阻止晶体管505接通。然而，当io_en信号520为高时，由NAND门522提供到晶体管505的信号可基于输出数据信号517的值。逻辑电路515进一步包含耦合到晶体管510的栅极的NOR门525。io_en信号520由反相器527提供到NOR门525的一个输入。当io_en信号520为低时，反相器527可将高信号提供到NOR门525的一个输入，NOR门525又可将低信号提供到晶体管510的栅极，此可阻止晶体管510接通。以此方式，输出缓冲器500可由低io_en信号停用。然而，当io_en信号520为高时，NOR门525的输出可处于由输出数据信号517的值确定的状态。因此，高io_en信号可启用输出缓冲器500。
图6是根据本发明的实例的输入缓冲器的示意性图解说明。举例来说，输入缓冲器600可包含在图3的I/O电路225中。输入缓冲器600包含可提供in_data信号610的反相器605。举例来说，in_data信号610可对应于图3的in_data信号314。输入缓冲器600进一步包含NAND门615。NAND门615可在一个输入处接收io_en信号520且在另一输入处接收来自I/O总线的数据信号。举例来说，可从如图3中所展示的I/O总线212接收数据信号。再次参考图6，如果io_en520信号为低的，那么不管来自I/O总线的数据信号的状态如何，NAND门的输出均可为高的。可将NAND门615的高输出提供到反相器605，反相器605又可提供低in_data信号610。以此方式，低io_en信号520可停用输入缓冲器600。当io_en信号520为高时，NAND门的输出可取决于从I/O总线接收的数据信号的状态，且因此反相器605的输出也可对应于从I/O总线接收的数据信号的状态。以此方式，可响应于高io_en信号而启用输入缓冲器600。
因此，上文已描述可基于Vcc_io及/或Vcc_peri是否已被停用的确定而提供io_enable信号的接口电路的实例。图7是根据本发明的实例的电压检测器的示意性图解说明。电压检测器700可用于实施图3的电压检测器352。类似电压检测器电路可用于实施图3的电压检测器354。再次参考图7，电压检测器700可包含电阻器701-703。虽然展示了电阻器，但可使用具有电阻的任何电路元件。电阻器701具有值R1且耦合于节点710与接地之间。电阻器702具有值R2且耦合于Vcc_peri与节点710之间。节点710耦合到p-FET晶体管712的栅极。p-FET晶体管712的源极耦合到Vcc_peri且p-FET晶体管712的漏极耦合到输出节点714。电阻器703具有值R3且耦合于节点714与接地之间。当Vcc_peri充足低时，晶体管712可关断且电阻器703可将节点714下拉到接地，因此电压检测器700可提供低Lowvcc_信号。当Vcc_peri高于如由电路组件设定的所确定电压时，晶体管712可接通，从而上拉Lowvcc_信号。
图8是根据本发明的实施例的波形的示意性图解说明。展示Vcc_peri波形810，也展示Lowvcc_波形812。如图8中所展示，Vcc_peri电压源已经停用，使得Vcc_peri信号为低的且Lowvcc_信号因此也为低的。在时间t1处，Vcc_peri电压源开始转变为高电平。然而，Lowvcc_信号保持为低的。在时间t2处，Vcc_peri信号达到电压Vdet。一旦达到Vdet，Lowvcc_信号便转变。到时间t3，Vcc_peri及Lowvcc_信号两者均已转变为高。基于图7的电压检测器700的电路参数而设定电压Vdet。如果晶体管712的阈值电压为Vt，那么可写出以下等式：
R2/(R1+R2)Vdet＝|Vt|；可将其写为：
Vdet＝|Vt|×(1+R1/R2)。以此方式，可通过选择R1、R2及Vt的值来设定电压Vdet。
虽然上文已描述其中使用高io_en信号来启用I/O电路且使用低io_en信号来停用I/O电路的实例，但在其它实施方案中，可使用相反状-低io_en信号可启用I/O电路而高io_en信号可停用I/O电路。可相应地修改接口电路及/或I/O电路。
返回参考图2，上文已描述可包含电压检测器或指示电力供应的电压电平的信号的启用电路250的实例。举例来说，图3中所展示的启用电路包含两个电压检测器及一接口电路。在本发明的其它实例中，控制器可提供指示电力供应电压被停用的停用命令信号。现在将描述可接收此停用命令的启用电路的实例。
图9是根据本发明的实施例的存储器装置的组件的示意性图解说明。存储器装置900包含许多与图2及3中所展示的那些类似、用相似参考编号标示的组件。I/O电路225由Vcc_io供电且耦合到I/O垫，其中图9中展示了I/O垫316。***电路902可由Vcc_peri供电。***电路920可将I/O控制信号922提供到I/O电路225以用于驱动I/O总线212。可在***电路920与I/O电路225之间提供数据信号924。
如图9中所展示，***电路920可将信号(停用命令信号shtdwn_cmd932及低Vcc_peri信号Lowvcc_peri934)提供到启用电路930。可响应于由控制器(例如图2的存储器控制器210)提供的停用命令而提供停用命令信号932。所述停用命令可由存储器控制器在Vcc_peri电压源被停用之前提供。所述停用命令可为存储器***上的特定存储器装置特有的。因此，举例来说，参考图2，存储器控制器210可在针对存储器装置201停用Vcc_peri之前提供停用命令。返回参考图9，可在I/O总线212上将停用命令提供到I/O电路225及***电路920。***电路920可接着提供shtdwn_cmd932。Lowvcc_peri934信号可指示Vcc_peri电压供应的电压电平且可以与上文所描述的Lowvcc信号相同或类似的方式提供。举例来说，图7的电压检测器700可用于提供Lowvcc_peri信号934。
启用电路930可接收shtdwn_cmd信号932及Lowvcc_peri信号934。启用电路930提供io_en信号。特定来说，当shtdwn_cmd信号932为高(指示Vcc_peri被停用或可能即将被停用)时，启用电路930可提供低io_en信号。此后，当Lowvcc_peri信号934指示Vcc_peri电压已被启用(例如，恢复)时，启用电路930可将io_en信号转变回到高状态。
图10是根据本发明的实施例的启用电路的示意性图解说明。如上文所描述的启用电路930接收shtdwn_cmd信号932及Lowvcc_peri信号934。shtdwn_cmd信号932由电平移位器1005接收。shtdwn_cmd信号932可如上文所描述由***电路920提供且因此可在Vcc_peri电力域中提供。电平移位器1005可将shtdwn_cmd信号932的电压电平移位到Vcc_io电力域。在图10中将所得信号展示为S1。Lowvcc_peri信号934可由另一电平移位器1010接收。电平移位器1010可类似地将Lowvcc_peri信号934的电压电平从Vcc_peri电平移位到Vcc_io电平。电平移位器1010的输出耦合到单触发脉冲产生器1015的输入。单触发脉冲产生器1015可响应于从电平移位器1010接收到高电平信号而产生脉冲。在图10中将所得信号展示为R1。
将S1信号作为输入提供到锁存器1020。回想起S1信号为shtdwn_cmd信号932的经移位版本。S1信号可因此设定锁存器1020以提供高shtdwn_vcc_io信号1022。可将shtdwn_vcc_io信号1022提供到反相器1024以提供低io_en信号。以此方式，可响应于接收到对应于高shtdwn_cmd信号932的停用命令信号而提供低io_en信号。锁存器1020可使io_en信号保持高直到锁存器被复位为止。如图10中所展示，R1信号可对锁存器进行复位。回想起R1信号可为响应于高lowvcc_peri信号934而产生的脉冲。以此方式，一旦lowvcc_peri信号934指示Vcc_peri已返回到充足电压，便可对锁存器1022进行复位。因此，shtdwn_vcc_io信号1022可转变为低，且io_en信号又可转变为高。以此方式，可响应于来自存储器控制器的停用命令而设定锁存器1020，从而提供高io_en信号以停用I/O电路。可响应于Vcc_peri电压已被启用的指示而对锁存器1020进行复位，从而提供低io_en信号以启用I/O电路。
图11是图解说明根据本发明的实施例的图10的启用电路930的操作的时序图。展示shtdwn_vcc_io信号1022在时间to处转变为高。shtdwn_vcc_io信号1022响应于可通过***电路从存储器控制器接收的停用命令而转变为高。可在Vcc_peri电压转变为低之前发送停用命令。在图11中，Vcc_peri信号在稍后时间t1处开始转变为低。在Vcc_peri信号转变为低时，Lowvcc_peri信号也转变为低。由于锁存器1020被设定，因此shtdwn_vcc_io信号保持为高。在时间t2处，启用Vcc_peri电压。一旦Vcc_peri电压已达到所确定电压，如上文大体所描述，Lowvcc_peri信号934便可在图11中的时间t3处开始转变为高。同样，锁存器1020保持被设定，因此shtdwn_vcc_io信号1022保持为高且io_en信号保持为低。在Lowvcc_peri信号934转变为高时，其可触发单触发电路1015以在图11中的时间t4处产生脉冲R1。R1脉冲对锁存器1020进行复位，因此在图11的时间t5处shtdwn_vcc_io信号转变为低且io_en信号转变为高。
图12是根据本发明的实施例的电平移位器的示意性图解说明。举例来说，电平移位器1005在图10的启用电路中使用。图12中所展示的电平移位器还可用于实施图10的电平移位器1010，及/或上文参考图4所描述的电平转换器。在其它实例中，可使用其它电平移位电路。图12的电平移位器1005可在晶体管1205的栅极处接收输入信号，例如shtdwn_cmd信号932。晶体管1205的栅极处的高信号可接通晶体管1205，从而将晶体管1205的漏极拉到接地。晶体管1205的漏极耦合到p-FET晶体管1210的栅极。p-FET晶体管1210的栅极上的低电压可接通p-FET晶体管1210，从而将输出节点1215上拉到电压Vcc_io。以此方式，可将处于Vcc_peri电平的高输入信号移位到处于Vcc_io电平的高输出信号。高输出节点1215可关断p-FET晶体管1217。还将输入信号提供到反相器1220。反相器1220的输出耦合到n-FET晶体管1225的栅极。当输入信号为低时，晶体管1225的栅极上的信号为高，从而关断晶体管1225。当输入信号为低时，晶体管1225的栅极上的信号为高，从而接通晶体管1225且将输出拉到接地。
图13是根据本发明的实施例的单触发脉冲产生器的示意性图解说明。脉冲产生器1015可形成图10的启用电路的一部分。在其它实例中，可使用其它单触发脉冲产生器电路。单触发脉冲产生器1015包含延迟元件1305及“与”门1310。可将输入信号(例如图10的Lowvcc_peri信号的经电平移位版本)提供到延迟元件1305的输入及“与”门1310的一个输入。延迟元件1305可使上升沿信号在再次转变为低之前保持达延迟时间。将延迟元件1305的输出提供到“与”门1310的另一输入。因此，“与”门1310可提供具有对应于输入信号及经延迟上升沿信号两者均为高的时间的宽度的脉冲信号。
图14是根据本发明的实施例的延迟元件的示意性图解说明。延迟元件1305可形成图13的单触发电路1015的一部分。将可为Lowvcc_peri信号934的经电平移位版本的输入信号提供到p-FET晶体管1405及n-FET晶体管1407两者的栅极。当输入信号为低时，p-FET晶体管1405可接通，从而将节点1410置于高电压下且对电容器1412进行充电。节点1410耦合到反相器1414的输入，反相器1414又可提供低信号。反相器1414的输出耦合到反相器1416的输入，反相器1416又可提供高信号。因此，到延迟元件1305的低输入信号可提供高输出信号且对电容器1412进行充电。当输入信号转变为高时，n-FET晶体管1407可接通，从而将电阻器1420连接于节点1410与接地之间。可关断p-FET晶体管1405。因此，电容器1412可通过电阻器1420放电到接地。以此方式，在输入信号的低到高转变之后存在节点1410保持为高且输出信号也将保持为高的时间周期。在所述时间周期之后，电容器1412可被耗尽，且节点1410及输出信号可转变为低。返回参考图12，当输入信号及延迟元件1305的输出两者均为高时，“与”门1310可提供高输出信号。在输入信号的低到高转变之后，在电容器1412正放电时，此状况将发生达所述时间周期。以此方式，可产生上文所描述的复位脉冲R1。
因此，上文已描述了可提供控制信号的启用电路的实例。可将控制信号提供到I/O电路。所述控制信号可具有对应于Vcc_peri电压处于对于操作充足的电平的一个状态及对应于Vcc_peri电压处于对于电路操作不充足的电平的另一状态。响应于控制信号指示Vcc_peri对于电路操作不充足，可停用I/O电路以减少或消除穿过I/O电路的电流路径。在多装置存储器***中，可在每装置的基础上启用或停用I/O电路。以此方式，可针对存储器装置中的特定者停用Vcc_peri，且还可停用那些特定存储器装置的I/O电路。以此方式，可针对存储器***中的一个或一个以上存储器装置停用Vcc_peri，而Vcc_io保持接通。
图2中所展示的存储器***可在采用处理器及存储器的多种产品中的任一者中实施，举例来说，包含相机、电话、无线装置、显示器、芯片组、机顶盒、游戏***、车辆及电器。采用存储器***的所得装置可从上文所描述的启用电路的实施例获益来执行其最终用户功能。
根据前文将了解，虽然本文中已出于图解说明的目的描述了本发明的特定实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。

Claims (26)

1.一种***，其包括：
多个装置；
控制器；
输入/输出I/O总线，其耦合到所述多个装置及所述控制器；
其中所述多个装置各自包括：
存储器阵列，其包含多个存储器单元；
***电路，其耦合到所述存储器阵列且经配置以接收第一供应电压；
输入/输出电路，其耦合到所述I/O总线且经配置以接收不同于所述第一供应电压的第二供应电压，其中所述输入/输出电路进一步经配置以根据控制信号而被停用；及
启用电路，其耦合到所述I/O电路且经配置以至少部分地基于所述第一供应电压的电压而提供所述控制信号。
2.根据权利要求1所述的***，其中所述启用电路经配置以在所述第一供应电压对于所述输入/输出电路的操作不充足时提供所述控制信号以停用所述输入/输出电路。
3.根据权利要求1所述的***，其中所述启用电路经配置以响应于从所述控制器接收到停用命令而停用所述输入/输出电路。
4.根据权利要求1所述的***，其中所述启用电路经配置以将所述第一供应电压与参考电压进行比较。
5.一种装置，其包括：
输入/输出，其经配置以接收第一电压供应，其中所述输入/输出电路经配置以响应于控制信号而被停用；
***电路，其耦合到所述输入/输出电路且经配置以接收不同于所述第一电压供应的第二电压供应；及
启用电路，其耦合到所述输入/输出电路且经配置以提供所述控制信号以停用所述输入/输出电路。
6.根据权利要求5所述的装置，其中所述启用电路包含经配置以将来自所述第二电压供应的电压与阈值电压进行比较的第一电压检测器，且其中所述第一电压检测器经配置以基于所述比较而提供输出信号。
7.根据权利要求6所述的装置，其中所述启用电路进一步包括接口电路，所述接口电路经配置以响应于所述输出信号指示来自所述第二电压供应的所述电压等于或低于所述阈值电压而提供所述控制信号以停用所述输入/输出电路。
8.根据权利要求7所述的装置，其中所述启用电路进一步包括经配置以将来自所述第一电压供应的电压与另一阈值电压进行比较的第二电压检测器，且其中所述第二电压检测器经配置以基于所述比较而提供另一输出信号。
9.根据权利要求7所述的装置，其中所述接口电路进一步经配置以接收所述另一输出信号且响应于所述第二输出信号指示来自所述第一电压供应的所述电压等于或低于所述另一阈值电压而提供所述控制信号以停用所述输入/输出电路。
10.根据权利要求9所述的装置，其中所述接口电路包括：
第一子电路，其耦合到输出节点且经配置以响应于所述第一及第二输出信号具有第一状态而将所述输出节点上拉到高电压；
第二子电路，其耦合到所述输出节点且经配置以响应于所述第一输出信号具有第二状态而将所述输出节点下拉到低电压；
第三子电路，其耦合到所述输出节点且经配置以响应于所述第二输出信号具有所述第二状态而将所述输出节点下拉到所述低电压。
11.根据权利要求5所述的装置，其中所述输入/输出电路包含包括经配置以接收输出数据及所述控制信号的逻辑电路的输出缓冲器；其中所述输出缓冲器经配置以仅在所述控制信号具有特定状态时输出所述输出数据。
12.根据权利要求5所述的装置，其中所述输入/输出电路包含包括经配置以接收输入数据及所述控制信号的逻辑电路的输入缓冲器；其中所述输入缓冲器经配置以仅在所述控制信号具有特定状态时输出所述输入数据。
13.根据权利要求5所述的装置，其中所述***电路经配置以响应于来自控制器的命令而提供停用命令；且其中所述启用电路经配置以接收所述停用命令且响应于接收到所述停用命令而产生所述控制信号。
14.根据权利要求13所述的装置，其中所述***电路进一步经配置以提供指示所述第二电压供应被恢复或启用的信号，且其中所述启用电路经配置以接收指示所述第二电压供应被启用的所述信号并响应于所述信号而启用所述输入/输出电路。
15.根据权利要求14所述的装置，其中所述启用电路包括锁存器，其中所述锁存器经配置以响应于所述停用命令而被设定且其中所述锁存器经配置以响应于指示所述第二电压供应被启用的所述信号而被复位。
16.根据权利要求15所述的装置，其中所述启用电路进一步包含经配置以产生指示所述第二电压供应被启用的所述信号的单触发脉冲产生器。
17.一种用于电力管理的方法，其包括：
将第一电压供应停用而不为装置的***电路供电；
停用耦合到所述***电路的输入/输出电路，其中所述输入/输出电路经配置以由第二电压供应供电，且其中所述输入/输出电路响应于停用所述第一电压供应而被停用。
18.根据权利要求17所述的用于电力管理的方法，其中响应于从控制器接收的停用命令而停用所述输入/输出电路。
19.根据权利要求18所述的用于电力管理的方法，其中在将所述第一电压供应停用而不为所述***电路供电之前接收所述停用命令。
20.根据权利要求17所述的用于电力管理的方法，其进一步包括将从所述第一电压供应接收的电压与阈值进行比较，且其中停用所述输入/输出电路响应于所述比较指示所述电压等于或低于所述阈值而发生。
21.根据权利要求17所述的用于电力管理的方法，其中停用所述输入/输出电路包括将具有特定状态的信号提供到所述输入/输出电路的逻辑电路。
22.一种用于***中的电力管理的方法，其中将第一电压供应提供到所述***的多个装置的输入/输出电路且将第二电压供应提供到所述***的所述多个装置的***电路，所述方法包括：
针对存储器***的所述多个装置中的选定一者停用所述第二电压供应；及
响应于停用所述第二电压供应而停用所述多个装置中的所述选定一者的所述输入/输出电路。
23.根据权利要求22所述的用于电力管理的方法，其中针对所述***的所述多个装置中的选定一者停用所述第二电压供应包括针对所述***的所述多个装置中的选定者停用所述第二电压供应；且其中停用所述多个装置中的所述选定一者的所述输入/输出电路包括停用所述多个装置中的所述选定者的所述输入/输出电路。
24.根据权利要求22所述的用于电力管理的方法，其中所述停用所述输入/输出电路包括将控制信号提供到所述多个装置中的所述选定一者的所述输入/输出电路。
25.根据权利要求22所述的用于电力管理的方法，其中所述停用所述第二电压供应响应于来自控制器的停用命令而发生；且其中所述停用所述多个装置中的所述选定一者的所述输入/输出电路响应于所述停用命令而发生。
26.根据权利要求22所述的用于电力管理的方法，其进一步包括在所述多个装置中的所述选定一者处将来自所述第二电压供应的电压与参考电压进行比较；且其中所述停用所述多个装置中的所述选定一者的所述输入/输出电路是至少部分地基于所述比较。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104883176A (zh) * 2014-02-27 2015-09-02 Arm有限公司 电平转换电路及方法
CN108461097A (zh) * 2017-02-17 2018-08-28 爱思开海力士有限公司 具有电力网结构的半导体存储器件
CN110867204A (zh) * 2018-08-28 2020-03-06 华邦电子股份有限公司 存储器装置以及存储器控制方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8675420B2 (en) 2011-05-26 2014-03-18 Micron Technology, Inc. Devices and systems including enabling circuits
US9000799B1 (en) * 2013-10-01 2015-04-07 Texas Instruments Incorporated Method to achieve true fail safe compliance and ultra low pin current during power-up sequencing for mobile interfaces
US9747958B2 (en) * 2015-10-30 2017-08-29 Sandisk Technologies Llc Device soft-start management for enumeration problems with USB hosts
BR102020014928A2 (pt) * 2020-07-22 2021-03-30 Microbiol Indústria E Comércio Ltda Emprego de aditivo biológico indutor do microbioma do solo para uso em combinação com fertilizantes minerais

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7385870B2 (en) * 2003-08-28 2008-06-10 Renesas Technology Corp. Semiconductor memory device and semiconductor integrated circuit device
CN101299346A (zh) * 2007-05-03 2008-11-05 三星电子株式会社 高电压产生器电路以及包括所述电路的闪存装置
US20100054035A1 (en) * 2008-09-01 2010-03-04 Elpida Memory, Inc. Semiconductor memory device

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04341997A (ja) * 1991-05-20 1992-11-27 Mitsubishi Electric Corp 半導体メモリ装置
JP3707888B2 (ja) 1996-02-01 2005-10-19 株式会社日立製作所 半導体回路
JP3704188B2 (ja) * 1996-02-27 2005-10-05 株式会社ルネサステクノロジ 半導体記憶装置
KR100231602B1 (ko) 1996-11-08 1999-11-15 김영환 복합 모드형 기판전압 발생회로
JP3287248B2 (ja) * 1996-12-20 2002-06-04 富士通株式会社 半導体集積回路
US5999466A (en) 1998-01-13 1999-12-07 Micron Technology, Inc. Method, apparatus and system for voltage screening of integrated circuits
US6040712A (en) * 1998-11-30 2000-03-21 Altera Corporation Apparatus and method for protecting a circuit during a hot socket condition
JP2001052476A (ja) 1999-08-05 2001-02-23 Mitsubishi Electric Corp 半導体装置
JP2001093275A (ja) * 1999-09-20 2001-04-06 Mitsubishi Electric Corp 半導体集積回路装置
KR100576491B1 (ko) 1999-12-23 2006-05-09 주식회사 하이닉스반도체 이중 내부전압 발생장치
JP2001216780A (ja) * 2000-01-31 2001-08-10 Fujitsu Ltd 半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置
US6335637B1 (en) * 2000-04-03 2002-01-01 International Business Machines Corporation Two-supply protection circuit
KR100567356B1 (ko) 2000-10-05 2006-04-03 (주)이엠엘에스아이 이중 셀 전원 전압을 가지는 에스램
JP3889954B2 (ja) * 2001-10-29 2007-03-07 株式会社ルネサステクノロジ 半導体装置
US6586974B1 (en) * 2002-05-08 2003-07-01 Agilent Technologies, Inc. Method for reducing short circuit current during power up and power down for high voltage pad drivers with analog slew rate control
JP4005909B2 (ja) * 2002-12-26 2007-11-14 スパンション インク 半導体記憶装置、および半導体記憶装置の制御方法
US7069522B1 (en) * 2003-06-02 2006-06-27 Virage Logic Corporation Various methods and apparatuses to preserve a logic state for a volatile latch circuit
CN101187849A (zh) * 2003-07-07 2008-05-28 日立超大规模集成电路***株式会社 存储装置和存储***
US7209395B2 (en) * 2004-09-28 2007-04-24 Intel Corporation Low leakage and leakage tolerant stack free multi-ported register file
JP2006170819A (ja) * 2004-12-16 2006-06-29 Seiko Epson Corp 電位検出回路及びそれを具備する半導体集積回路
KR20060072984A (ko) 2004-12-24 2006-06-28 주식회사 하이닉스반도체 메모리 장치의 대기 전류 감소 방법
JP5400262B2 (ja) * 2005-12-28 2014-01-29 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US7359272B2 (en) 2006-08-18 2008-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for an SRAM with reduced power consumption
US7474582B2 (en) * 2006-12-12 2009-01-06 Texas Instruments Incorporated Systems and methods for managing power
US20080285367A1 (en) * 2007-05-18 2008-11-20 Chang Ho Jung Method and apparatus for reducing leakage current in memory arrays
KR101429674B1 (ko) 2007-09-11 2014-08-13 삼성전자주식회사 시스템 온 칩에서 전력 소모를 감소시키기 위한 장치 및방법
KR100897283B1 (ko) 2007-11-09 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치
JP2009181638A (ja) * 2008-01-30 2009-08-13 Elpida Memory Inc 半導体記憶装置
JP5168471B2 (ja) * 2008-02-05 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置
US20090292934A1 (en) * 2008-05-22 2009-11-26 Ati Technologies Ulc Integrated circuit with secondary-memory controller for providing a sleep state for reduced power consumption and method therefor
JP2010140563A (ja) 2008-12-12 2010-06-24 Toshiba Corp 半導体集積回路
US8675420B2 (en) 2011-05-26 2014-03-18 Micron Technology, Inc. Devices and systems including enabling circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7385870B2 (en) * 2003-08-28 2008-06-10 Renesas Technology Corp. Semiconductor memory device and semiconductor integrated circuit device
CN101299346A (zh) * 2007-05-03 2008-11-05 三星电子株式会社 高电压产生器电路以及包括所述电路的闪存装置
US20100054035A1 (en) * 2008-09-01 2010-03-04 Elpida Memory, Inc. Semiconductor memory device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104883176A (zh) * 2014-02-27 2015-09-02 Arm有限公司 电平转换电路及方法
CN104883176B (zh) * 2014-02-27 2018-05-04 Arm 有限公司 电平转换电路及方法
CN108461097A (zh) * 2017-02-17 2018-08-28 爱思开海力士有限公司 具有电力网结构的半导体存储器件
CN110867204A (zh) * 2018-08-28 2020-03-06 华邦电子股份有限公司 存储器装置以及存储器控制方法
CN110867204B (zh) * 2018-08-28 2021-10-15 华邦电子股份有限公司 存储器装置以及存储器控制方法

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