CN103500736B - 芯片封装结构和芯片封装方法 - Google Patents

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Abstract

一种芯片封装结构和芯片封装方法。芯片封装结构包括芯片、引线框架和连接结构；引线框架包括第一焊盘；芯片包括第二焊盘；一个第二焊盘通过一个连接结构与一个第一焊盘连接，连接结构包括两条以上相互并联的键合线，且连接结构的电感值等于目标电感值。芯片封装方法包括：确定连接结构的目标电感值，并提供芯片、引线框架和连接结构，引线框架包括第一焊盘，芯片包括第二焊盘，连接结构包括两条以上键合线；将每条键合线的一端与第一焊盘连接，另一端与第二焊盘连接；计算或者测量连接结构的电感值；若连接结构的电感值不等于目标电感值，调整连接结构中键合线的位置，直至连接结构的电感值等于目标电感值。本发明所形成芯片封装结构的性能好。

Description

芯片封装结构和芯片封装方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种芯片封装结构和芯片封装方法。
背景技术
随着电子元件的小型化、轻量化及多功能化的需求日渐增加，导致半导体封装密度不断增加，因而必须缩小封装尺寸以及封装所占的面积。为满足上述需求所发展的技术中，半导体芯片封装技术对于封装芯片的整体成本、效能和可靠度有着深远的贡献。
在进行芯片封装时，需通过粘合剂将芯片和引线框架连接，并需要通过键合线将芯片中的焊盘与引线框架中的焊盘进行连接，以实现芯片与引线框架中引线的连接，进而实现芯片封装。然而，由于键合线本身存在电感值，在通过键合线实现封装的同时，相当于还在引线和焊盘之间串联了一个电感，该电感会对所形成芯片封装结构的性能造成影响，使得芯片的输入输出端口总电感值增大，导致芯片性能改变。
在常用的射频电路设计中，电路设计者必须要考虑键合线对芯片带来的影响，通常会尽量减小键合线带来的电感值，为了实现较小的寄生电感，设计者会将多个焊盘并联，并在每个焊盘上设置一条键合线，使多条键合线并联，以减小键合线总电感，然而这种设计中键合线之间的距离固定且相隔较远，虽然能将多条键合线并联的总电感值减小为单条键合线的1/2、1/3等固定值，但不能完全消除键合线的寄生电感，以及消除寄生电感对芯片带来的影响。
另外，现有工艺在制作射频电路时，在完成芯片封装之后，还需要将芯片与一个电感值为目标电感值的电感连接，以调节芯片的射频性能和工作频率。而由于现有多条键合线所能提供的电感值是固定值，其不能提供任意电感值的寄生电感，故无法以键合线替代与芯片连接的电感，需通过额外的步骤制作与芯片连接的电感，制作射频电路的工艺复杂。
更多与芯片封装相关的技术请参考公开号为CN102024770A（公开日为2011年4月20日）的中国专利申请。
发明内容
本发明解决的问题是提供一种芯片封装结构和芯片封装方法，在实现芯片封装的同时，使芯片封装结构中连接结构的电感值为任意的目标电感值，以调节芯片的射频性能和工作频率，提高了芯片封装结构的性能，简化了后续制作射频电路的工艺步骤。
为解决上述问题，本发明提供一种芯片封装结构，包括芯片、引线框架和连接结构；所述引线框架包括第一焊盘；所述芯片包括第二焊盘；一个所述第二焊盘通过一个所述连接结构与一个所述第一焊盘连接，所述连接结构包括两条以上相互并联的键合线，且所述连接结构的电感值等于目标电感值。
可选的，所述第一焊盘的尺寸大于或者等于80微米×120微米；所述第二焊盘的尺寸大于或者等于80微米×120微米。
可选的，每个所述键合线的材料、直径和长度均相同。
可选的，所述连接结构包括三条以上相互并联的键合线，所述连接结构中相邻两条所述键合线之间的距离不相等。
可选的，所述键合线的材料为铜或者金。
可选的，所述芯片为射频芯片。
可选的，所述引线框架还包括管芯垫和引线；所述第一焊盘位于所述管芯垫***，所述芯片与所述第二焊盘相对面与所述管芯垫粘合；所述引线与所述第一焊盘连接。
相应的，本发明还提供了一种芯片封装方法，包括：
确定连接结构的目标电感值，并提供芯片、引线框架和连接结构，所述引线框架包括第一焊盘，所述芯片包括第二焊盘，所述连接结构包括两条以上键合线；
将每条所述键合线的一端与所述第一焊盘连接，将每条所述键合线的另一端与所述第二焊盘连接；
计算或者测量连接结构的电感值；
若所述连接结构的电感值不等于所述目标电感值，调整连接结构中键合线的位置，直至连接结构的电感值等于所述目标电感值。
可选的，所述第一焊盘的尺寸大于或者等于80微米×120微米；所述第二焊盘的尺寸大于或者等于80微米×120微米。
可选的，所述键合线的材料、直径和长度均相同。
与现有技术相比，本发明的技术方案具有以下优点：
通过包括两条以上相互并联的键合线的连接结构将芯片的第二焊盘与引线框架的第一焊盘连接，实现芯片封装。由于可通过调节连接结构中键合线的条数以及键合线之间的距离，使连接结构的电感值为任意的目标电感值，故可利用连接结构的寄生电感调节芯片的射频性能和工作频率，提高了所形成芯片封装结构的性能。由于芯片封装结构中连接结构同时发挥连接作用和电感作用，省略了后续制作用于调节芯片射频性能和工作频率的电感的步骤，简化了射频电路的制作工艺，节约了射频电路的制作成本。
附图说明
图1是本发明芯片封装结构的第一实施例的示意图；
图2是本发明芯片封装结构的第二实施例的示意图。
具体实施方式
由背景技术可知，现有芯片封装结构中多根键合线的电感值为固定值，不能完全消除键合线的寄生电感对芯片性能带来的影响，也无法替代射频电路中用于调节芯片射频性能和工作频率的电感。
现有工艺中，由于在焊盘上设置键合线的重复性差，为了避免多个芯片封装结构因键合线设置差异而导致的芯片封装结构性能不同，在每个焊盘上仅设置一条键合线，并使相邻键合线相隔较远，使相邻键合线的互感近似为0，避免互感对封装结构的性能造成影响。另外，由于每个焊盘上仅设置一条键合线，焊盘的尺寸较小，通常小于80微米×80微米。
而随着键合线技术的发展，在焊盘上设置键合线的重复性越来越高，可以通过包括两条以上相互并联的键合线的连接结构将芯片的焊盘与引线框架的焊盘连接，所述连接结构用于实现芯片与引线框架之间的连接，从而实现芯片封装。由于可以通过调节连接结构中键合线的条数和相邻键合线之间的距离，使连接结构的寄生电感的电感值为任意的目标电感值，故可将连接结构同时作为与芯片连接的电感，通过连接结构调节芯片的射频性能和工作频率，提高所形成芯片封装结构的性能。同时，还能够省略后续制作用于调节芯片射频性能和工作频率的电感的步骤，简化射频电路的制作工艺。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
本实施例对连接结构中包括两条键合线的芯片封装结构进行说明。
参考图1，为本实施例中芯片封装结构的俯视图。图1中芯片封装结构包括：引线框架10、芯片20和连接结构30。
其中，所述引线框架10可以为双列直插式封装型引线框架，也可以为四方扁平封装型引线框架。所述引线框架10包括管芯垫101、第一焊盘103和引线105，所述第一焊盘103位于所述管芯垫101***，所述引线105的一端与所述第一焊盘103连接，另一端与外部的电源线（图未示）或者信号线连接（图未示）。
所述第一焊盘103的尺寸可以大于或者等于80微米×120微米，即第一焊盘103的宽度W大于或者等于80微米，第一焊盘103的长度L大于或者等于100微米。
本实施例中，所述第一焊盘103的宽度W等于90微米，第一焊盘103的长度L等于120微米。
在其他实施例中，所述第一焊盘103的尺寸还可为80微米×120微米、80微米×150微米、150微米×180微米或者200微米×200微米等。
需要说明的是，本发明并不限定引线框架10的类型。所述引线框架10还可不包括管芯垫101和引线105。
所述芯片20可为射频芯片。所述芯片20包括第二焊盘203，所述芯片20与所述第二焊盘203相对面与所述管芯垫101粘合。
具体的，可通过有机化合物将所述芯片20与所述管芯垫101粘合。该有机化合物可为环氧树脂或者聚酰亚胺。
所述第二焊盘203的尺寸可以大于或者等于80微米×120微米。
本实施例中，所述第二焊盘203的宽度等于90微米，第二焊盘203的长度等于120微米。
在其他实施例中，所述第二焊盘203的尺寸还可为80微米×120微米、80微米×150微米、150微米×180微米或者200微米×200微米等。
需要说明的是，所述第一焊盘103的尺寸可与第二焊盘203的尺寸相同，所述第一焊盘103的尺寸也可以与第二焊盘203的尺寸不相同，本发明对此不做限定。
与现有工艺中焊盘相比，本实施例中第一焊盘103和第二焊盘203的尺寸较大，以能够根据目标电感值的需要在第一焊盘103和第二焊盘203上连接多条相互并联的键合线以及调整相邻键合线之间的距离。
所述连接结构30包括第一键合线301和第二键合线303。所述第一键合线301的一端与所述第一焊盘103连接，第一键合线301的另一端与所述第二焊盘203连接。所述第二键合线303的一端与所述第一焊盘103连接，第二键合线303的另一端与所述第二焊盘203连接。从而使第一键合线301和第二键合线303并联。
所述第一键合线301和第二键合线303的材料为铜或者金。所述第一键合线301和第二键合线303的材料、直径和长度可以相同也可以不相同。
本实施例中，所述第一键合线301和第二键合线303的材料为金，所述第一键合线301和第二键合线303的直径和长度均相同，此时，第一键合线301和第二键合线303的电感值相等，以在通过连接结构30获取目标电感值时，便于第一键合线301和第二键合线303排布和连接结构30的电感值的计算。
具体的，所述第一键合线301的两端可以通过焊接的方式与所述第一焊盘103和第二焊盘203连接，所述第二键合线303的两端可以通过焊接的方式与所述第一焊盘103和第二焊盘203连接，但本发明不限于此。
本实施例中，通过连接结构30实现了芯片20中第二焊盘203与引线框架10中第一焊盘103的连接。
当第一键合线301和第二键合线303的电感值均为L1时，连接结构30的电感值范围为L1/2～L1。当第一键合线301和第二键合线303的距离d1无限接近0时，连接结构30的电感值为L1；当第一键合线301和第二键合线303的距离d1大于两条键合线之间存在互感的临界距离（当两条键合线的距离大于临界距离时，该两条键合线之间的互感可忽略不计）时，连接结构30的电感值为L1/2；当第一键合线301和第二键合线303的距离d1大于0且小于临界距离之间时，连接结构30的电感值大于L1/2且小于L1。
由于连接结构30的电感值能够通过调节第一键合线301和第二键合线303之间的距离来调节。因此，与现有工艺相比，本实施例中连接结构30的电感值范围更大。同时，还可以通过调节连接结构30的电感值对芯片20的射频性能以及工作频率进行微调，提高了芯片封装结构的性能。另外，还省略了后续制作用于调节芯片20射频性能和工作频率的电感的步骤，简化射频电路的制作工艺。
而且，由于连接结构30的电阻较小，与后续制作的用于调节芯片射频性能和工作频率的电感相比，连接结构30的品质因数较大，包括本实施例中芯片封装结构的射频电路的性能更好。
第二实施例
本实施例对连接结构中包括三条键合线的芯片封装结构进行说明。
参考图2，为本实施例中芯片封装结构的俯视图。图2中芯片封装结构包括：引线框架40、芯片50和连接结构60。
其中，所述引线框架40可以为双列直插式封装型引线框架，也可以为四方扁平封装型引线框架。所述引线框架40包括管芯垫401、第一焊盘403和引线405，所述第一焊盘403位于所述管芯垫401***，所述引线405的一端与所述第一焊盘403连接，另一端与外部的电源线（图未示）或者信号线连接（图未示）。
所述第一焊盘403的尺寸大于或者等于80微米×120微米。
所述连接结构60包括第一键合线601、第二键合线603和第三键合线605。所述第一键合线601的一端与所述第一焊盘403连接，第一键合线601的另一端与所述第二焊盘503连接。所述第二键合线603的一端与所述第一焊盘403连接，第二键合线603的另一端与所述第二焊盘503连接。所述第三键合线605的一端与所述第一焊盘403连接，第三键合线605的另一端与所述第二焊盘503连接。从而使所述连接结构60中第一键合线601、第二键合线603和第三键合线605并联。
所述第一键合线601、第二键合线603和第三键合线605的材料为铜或者金。所述第一键合线601、第二键合线603和第三键合线605的材料、直径和长度可以相同也可以不相同。
本实施例中，第一键合线601和第二键合线603之间的距离d2与第二键合线603和第三键合线605之间的距离d3不相等，距离d2大于距离d3。
但需要说明的是，距离d2与距离d3可以相等，也可以不相等，其可以根据连接结构30的目标电感值进行调整。
当第一键合线601、第二键合线603和第三键合线605的电感值均为L2时，连接结构60的电感值可为L2/3～L2范围内的任意值。本实施例中连接结构60的电感值范围更大，连接结构60同时还作为与芯片50中第二焊盘503连接的电感，该电感的电感值为目标电感值。此时，可以通过调节连接结构60的电感值对芯片50的射频性能以及工作频率进行微调，提高了芯片封装结构的性能。
上述两个实施例中，芯片封装结构中连接结构分别包括两条键合线和三条键合线。需要说明的是，在其他实施例中，连接结构还可包括四条以上并联的键合线。
例如，当连接结构包括N条相互并联的键合线且每条键合线的电感值为L0时，该连接结构的寄生电感的电感值可为L0/N～L0内的任意值（其中，当N条键合线中任意两条键合线的距离均无限接近0时，连接结构的电感值为L0；当N条键合线中任意两条键合线的距离均大于临界距离时，连接结构的电感值为L0/N）。此时，连接结构能够作为与芯片连接的电感值范围更大的寄生电感，在实现芯片与引线框架中引线连接的前提下，能够对芯片的射频性能以及工作频率进行微调，提高了封装芯片结构的性能。
下面以形成目标电感值为2L2/3的连接结构为例，对本发明芯片封装方法进行说明。
当图2中连接结构60中第一键合线601、第二键合线603和第三键合线605的材料均为金，长度均为1毫米，直径均为24微米。此时，第一键合线601、第二键合线603和第三键合线605的电感值均为L2，且当相邻两条键合线之间的距离大于60微米（即相邻两条键合线之间存在互感的临界距离为60微米）时，该相邻两条键合线之间的互感忽略不计。
若用于对图2中芯片50射频性能和工作频率进行微调所需电感的目标电感值为2L2/3，在形成图2中芯片封装结构时，芯片封装方法包括如下步骤：
提供芯片50、引线框架40和连接结构60，所述引线框架40包括第一焊盘403，所述芯片50包括第二焊盘503，所述连接结构60包括第一键合线601、第二键合线603和第三键合线605，以及确定连接结构60的目标电感值；
将第一键合线601的一端与第一焊盘403连接，第一键合线601的另一端与第二焊盘503连接；将第二键合线603的一端与第一焊盘403连接，第二键合线603的另一端与第二焊盘503连接；以及将第三键合线605的一端与第一焊盘403连接，第三键合线605的另一端与所述第二焊盘503连接；
测量连接结构60的电感值；
若所述连接结构60的电感值不等于所述目标电感值，调整连接结构60中各个键合线的位置，直至连接结构60的电感值等于所述目标电感值。
在其他实施例中，还可以在将连接结构60与第一焊盘403和第二焊盘503连接之前，设定连接结构60中各金属线的位置，并对连接结构60的寄生电感的电感值进行计算。当连接结构60的电感值不等于目标电感值时，调整连接结构60中各个键合线的位置，直至计算得到的连接结构60的电感值等于所述目标电感值。然后，按照所获得的电感值为目标电感值时连接结构60中各键合线的位置，将连接结构60中各键合线与第一焊盘403和第二焊盘503连接。
具体的，可使用HFSS软件（High Frequency Structure Simulator Software，高频器件模拟软件，HFSS软件为Ansoft公司提供的三围电磁仿真软件）进行模拟计算，得到连接结构60的寄生电感的电感值。
具体的，当连接结构60的目标电感值为2L2/3时，可将第一键合线601和第二键合线603之间的距离d2设置为60微米，并将第二键合线603和第三键合线605之间的距离d3设置为20微米。
本实施例中芯片封装方法所形成的芯片封装结构中，连接结构同时发挥连接作用和电感作用，在消除现有芯片封装结构中键合线的寄生电感对芯片性能影响的同时，省略了后续制作用于调节芯片射频性能和工作频率的电感的步骤。本实施例中芯片封装方法在实现芯片封装，提高所形成芯片封装结构性能的同时，简化了射频电路的制作工艺，降低了射频电路的制作成本。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种芯片封装结构，其特征在于，包括芯片、引线框架和连接结构；所述引线框架包括第一焊盘；所述芯片包括第二焊盘；一个所述第二焊盘通过一个所述连接结构与一个所述第一焊盘连接，所述连接结构包括两条以上相互并联的键合线，通过调整所述连接结构中键合线之间的距离,使所述连接结构的电感值等于目标电感值。
2.如权利要求1所述的芯片封装结构，其特征在于，所述第一焊盘的尺寸大于或者等于80微米×120微米；所述第二焊盘的尺寸大于或者等于80微米×120微米。
3.如权利要求1所述的芯片封装结构，其特征在于，每个所述键合线的材料、直径和长度均相同。
4.如权利要求1所述的芯片封装结构，其特征在于，所述连接结构包括三条以上相互并联的键合线，所述连接结构中相邻两条所述键合线之间的距离不相等。
5.如权利要求1所述的芯片封装结构，其特征在于，所述键合线的材料为铜或者金。
6.如权利要求1所述的芯片封装结构，其特征在于，所述芯片为射频芯片。
7.如权利要求1所述的芯片封装结构，其特征在于，所述引线框架还包括管芯垫和引线；所述第一焊盘位于所述管芯垫***，所述芯片与所述第二焊盘相对面与所述管芯垫粘合；所述引线与所述第一焊盘连接。
8.一种芯片封装方法，其特征在于，包括：
确定连接结构的目标电感值，并提供芯片、引线框架和连接结构，所述引线框架包括第一焊盘，所述芯片包括第二焊盘，所述连接结构包括两条以上键合线；
将每条所述键合线的一端与一个所述第一焊盘连接，将每条所述键合线的另一端与一个所述第二焊盘连接，且所述键合线相互并联；
计算或者测量连接结构的电感值；
若所述连接结构的电感值不等于所述目标电感值，调整连接结构中键合线之间的距离，直至连接结构的电感值等于所述目标电感值。
9.如权利要求8所述的芯片封装方法，其特征在于，所述第一焊盘的尺寸大于或者等于80微米×120微米；所述第二焊盘的尺寸大于或者等于80微米×120微米。
10.如权利要求8所述的芯片封装方法，其特征在于，所述键合线的材料、直径和长度均相同。
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