CN103474017B - 移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开一种移位寄存器单元、栅极驱动电路及显示装置，用以实现一种信号输出阶段下拉时间较短、像素充电时间较长的移位寄存器单元。所述移位寄存器单元包括：充电模块、上拉模块、复位模块、第一下拉模块和第二下拉模块；所述第一下拉模块的一端与所述上拉节点相连，另一端与所述移位寄存器单元的输出端相连；所述第二下拉模块与所述移位寄存器单元的输出端相连；所述第一下拉模块和第二下拉模块分别用于在所述复位模块复位的同时对所述移位寄存器单元输出端的电平拉低。

Description

移位寄存器单元、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路和显示装置。

背景技术

阵列基板行驱动(GateDriveronArray，GOA)的技术是近年来广泛应用到具备超薄节能等特点，例如超薄平板显示器、手机等产品上。GOA技术将栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作工艺两方面降低产品成本，而且显示面板可以做到两边对称和窄边框的美观设计。同时由于可以省去栅线Gate方向绑定Bonding的工艺，对产能和良率提升也较有利。

这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。另外在目前移动Mobile产品的设计中，双向扫描的GOA电路已经成为客户需求的重点。

双向扫描的移位寄存器单元包括若干个级联连接的移位寄存器单元，各移位寄存器单元的输出端与各栅线一一对应相连，除第一级移位寄存器单元和最后一级移位寄存器单元外的每一移位寄存器单元的输出端与下一级移位寄存器单元的输入端相连。

随着小尺寸显示器（例如手机）的分辨率越来越高，显示屏上每英寸设置的像素数目也增加（即PPI增加），目前超过400PPI甚至500PPI的产品已经问世，超窄边框是所述高PPI产品的硬性要求。这就要求移位寄存器单元的结构在满足要求的前提下尽量简单。现有移位寄存器单元的结构相对较复杂，各移位寄存器单元中的薄膜晶体管尤其是下拉控制模块中的薄膜晶体管，为了满足高功耗信号源的需求，其面积相对较大，占用显示产品的空间也较大，不适合应用于超窄边框显示产品的移位寄存器单元。

发明内容

本发明实施例提供了一种移位寄存器单元、栅极驱动电路及显示装置，用以实现一种信号输出阶段下拉时间较短、像素充电时间较长的移位寄存器单元。

本发明实施例提供的移位寄存器单元，包括：

充电模块、上拉模块、复位模块、第一下拉控制模块、第一下拉模块和第二下拉模块；

所述充电模块的一端与移位寄存器单元的输入端相连，另一端与上拉节点相连，用于在输入端输入信号的控制下为上拉节点充电，所述上拉节点为所述充电模块与所述上拉模块的连接点；

所述上拉模块的第一端与第一时钟信号的输出端相连，第二端与移位寄存器单元的输出端相连，第三端与所述上拉节点相连，所述上拉模块用于在所述上拉节点和第一时钟信号的控制下将所述移位寄存器单元的输出端的电平拉高；

所述复位模块的一端与复位信号的输出端相连，另一端与所述上拉节点相连，用于在复位信号的控制下对所述上拉节点进行复位；

所述第一下拉控制模块的一端与所述上拉节点相连，另一端与下拉节点相连，用于在所述上拉节点的控制下将所述下拉节点的电位拉低，所述下拉节点为第一下拉控制模块与第一下拉模块的连接点；

所述第一下拉模块的第一端与所述下拉节点相连，第二端与所述上拉节点相连，第三端与所述移位寄存器单元的输出端相连，用于在所述下拉节点的控制下将所述上拉节点和移位寄存器单元输出端的电平拉低；

所述第二下拉模块的一端与第二时钟信号的输出端相连，另一端与所述移位寄存器单元的输出端相连，用于在所述第二时钟信号的控制下对所述移位寄存器单元输出端的电平拉低。为了使得输出端Output的电平快速下拉，所述移位寄存器单元通过第一拉模块和第二下拉模块同时对所述移位寄存器单元的输出端的电平拉低，降低了输出信号的下拉时间Tf，增加了像素充电时间。

较佳地，所述第一下拉控制模块包括：第五开关晶体管和第六开关晶体管；其中，所述第五开关晶体管的漏极与下拉节点相连，源极和栅极同时与直流高电平信号的输出端相连；

所述第六开关晶体管的栅极与所述上拉节点相连，源极与所述下拉节点相连，漏极与直流低电平信号的输出端相连。

较佳地，所述第一下拉模块包括：第七开关晶体管和第八开关晶体管；

所述第七开关晶体管的栅极与所述下拉节点相连，源极与所述移位寄存器单元的输出端相连，漏极与所述直流低电平信号的输出端相连；

所述第八开关晶体管的栅极与所述下拉节点相连，源极与所述上拉节点相连，漏极与所述直流低电平信号的输出端相连。

较佳地，所述第二下拉模块包括第四开关晶体管，所述第四开关晶体管的栅极与第二时钟信号的输出端相连，源极与所述移位寄存器单元的输出端相连，漏极与所述直流低电平信号的输出端相连；

所述第二时钟信号的相位与所述第一时钟信号的相位相反，且所述第二时钟信号的输出信号的占空比为15%-30%。

较佳地，本发明实施例提供一种结构简单的充电模块，所述充电模块包括第一开关晶体管，所述第一开关晶体管的源极与第一参考电压源相连，栅极与移位寄存器单元的输入端相连，漏极与所述上拉节点相连。

较佳地，本发明实施例提供一种结构简单的上拉模块，所述上拉模块包括第三开关晶体管和电容；

所述第三开关晶体管的栅极与所述电容的一端相连，漏极与所述电容的另一端相连，源极与所述第一时钟信号的输出端相连；

所述电容与所述第三开关晶体管的栅极相连的一端还与所述上拉节点相连。

较佳地，本发明实施例提供一种结构简单的复位模块，所述复位模块包括第二开关晶体管，所述第二开关晶体管的栅极与复位信号的输出端相连，源极与所述上拉节点相连，漏极与第二参考电压源相连。

较佳地，为了保证正反向扫描输出到栅线的信号大小的一致性，所述第一开关晶体管和所述第二开关晶体管的结构和尺寸完全相等。

较佳地，所述第一开关晶体管、第二开关晶体管、第三开关晶体管、第四开关晶体管、第五开关晶体管、第六开关晶体管、第七开关晶体管和第八开关晶体管为非晶硅薄膜晶体管，非晶硅薄膜晶体管的制作过程简单，容易节约产品的制作工艺流程且产生条件较低。

本发明实施例提供一种栅极驱动电路，包括多个上述移位寄存器单元；各移位寄存器单元的输出端与各栅线一一对应相连，除第一级移位寄存器单元和最后一级移位寄存器单元外的每一移位寄存器单元的输出端与下一级移位寄存器单元的输入端相连。所述栅极驱动电路的结构简单，占用面积较小，能够实现一种更加简化的栅极驱动电路。

本发明实施例提供一种显示装置，包括所述栅极驱动电路，该显示装置为边框更窄的显示装置。

本发明实施例提供的移位寄存器单元，包括：充电模块、上拉模块、复位模块和、第一下拉模块和第二下拉模块；所述第一下拉模块和第二下拉模块同时对移位寄存器单元的输出端电平进行下拉，降低了输出端的下拉时间。

附图说明

图1为本发明实施例提供的移位寄存器单元结构示意图之一；

图2为本发明实施例提供的移位寄存器单元结构示意图之二；

图3为本发明实施例提供的移位寄存器单元结构示意图之三；

图4为本发明实施例提供的移位寄存器单元结构示意图之四；

图5为本发明实施例提供的移位寄存器单元工作时序图。

具体实施方式

本发明实施例提供了一种移位寄存器单元、栅极驱动电路及显示装置，用以实现一种信号输出阶段下拉时间较短、像素充电时间较长的移位寄存器单元，以及结构简单且功耗较低的移位寄存器单元。

本发明实施例提供的上述移位寄存器单元与阵列基板上的一条栅线对应，为与该栅线相连的像素输出开启电压。所述多个移位寄存器单元级联形成与阵列基板上的多条栅线对应的移位寄存器。

本发明提供一种结构简单的移位寄存器单元，可以适用于窄边框显示产品，尤其可以适用于高PPI的超窄边框手机产品中。

以下将通过附图具体说明本发明实施例提供的移位寄存器单元、栅极驱动电路和显示装置。

如图1所示，为本发明实施例提供的移位寄存器单元，包括：

充电模块1、上拉模块2、复位模块3、第一下拉控制模块4、第一下拉模块5，和第二下拉模块6；

充电模块1的一端与移位寄存器单元的输入端Input相连，另一端与上拉节点PU相连；用于在输入端Input输入信号的控制下为上拉节点PU充电，上拉节点PU为充电模块1与上拉模块2的连接点；

上拉模块2的第一端与第一时钟信号的输出端CLK相连，第二端与移位寄存器单元的输出端Output相连，第三端与上拉节点PU相连；上拉模块2用于在上拉节点PU和第一时钟信号的控制下将所述移位寄存器单元的输出端Output的电平拉高；

复位模块3的一端与复位信号的输出端Reset相连，另一端与上拉节点PU相连，复位信号的输出端Reset与下一级移位寄存器单元的输出端Output相连，复位模块3用于在复位信号的控制下对上拉节点PU进行复位；

第一下拉控制模块4的一端与上拉节点PU相连，另一端与下拉节点PD相连，用于在上拉节点PU的控制下将下拉节点PD的电位拉低，下拉节点PD为第一下拉控制模块4与第一下拉模块5的连接点；

第一下拉模块5的第一端与下拉节点PD相连，第二端与上拉节点PU相连，第三端与所述移位寄存器单元的输出端Output相连，用于在下拉节点PD的控制下将上拉节点PU和移位寄存器单元输出端Output的电平拉低；

第二下拉模块6的一端与第二时钟信号CLK_F的输出端相连，另一端与所述移位寄存器单元的输出端Output相连，用于在第二时钟信号CLK_F的控制下对所述移位寄存器单元输出端Output的电平拉低。

本发明上述实施例提供的移位寄存器单元，设置了同时与输出端Output相连的第一下拉模块和第二下拉模块，所述第一下拉模块和第二下拉模块分别用于在所述复位模块复位的同时对所述移位寄存器单元输出端的电平拉低。加快了输出端Output的下拉速度，降低了输出端Output电平的下拉时间Tf，相应地，为对应像素充电的时间就较长。避免了仅设置一个拉模块时，下拉时间Tf较长的问题。具体地，在复位阶段，上拉节点PU的电压处于下降阶段的同时，下拉节点PD的电压处于上升阶段，此时输出端Output的下拉速度较慢，下拉时间Tf较长。本发明实施例提供的移位寄存器单元有效解决了因复位阶段上拉节点和下拉节点的电压一个处于下降一个处于上升引起输出端Output的下拉速度较慢的问题。

以下将具体介绍本发明实施例提供的移位寄存器单元各模块的结构。

较佳地，本发明上述实施例提供的第一下拉模块为结构简单且功耗较低的第一下拉模块和第一下拉控制模块。

较佳地，参见图2，第一下拉控制模块4包括：第五开关晶体管M5和第六开关晶体管M6；

其中，第五开关晶体管M5的漏极与下拉节点PD相连，源极和栅极同时与直流高电平输出端V_GH相连；

第六开关晶体管M6的栅极与上拉节点PU相连，源极与下拉节点PD相连，漏极与直流低电平输出端V_GL相连。

较佳地，参见图2，第一下拉模块5包括第七开关晶体管M7和第八开关晶体管M8。第七开关晶体管M7的栅极与下拉节点PD相连，源极与输出端Output相连，漏极与直流低电平输出端V_GL相连；

第八开关晶体管M8的栅极与下拉节点PD相连，源极与上拉节点PU相连，漏极与直流低电平输出端V_GL相连。

本发明实施例提供的第一下拉控制模块，第五开关晶体管M5的漏极与下拉节点PD相连，源极和栅极同时与直流高电平输出端V_GH相连，提供直流高电平的信号源功耗相比较提供脉冲信号的交流信号源的功耗小得多，且本发明与低功耗低负载的直流高电平的信号源相连的第五开关晶体管M5的面积（Size）可以进一步减小，以实现减小开关晶体管在阵列基板上的占用面积。

一般地，现有通过至少一个占空比为50%的时钟信号CLKB为第五开关晶体管M5提供高电平信号，提供时钟信号CLKB的信号源的功耗较高，对应与之相连的开关晶体管的面积也较大，不利于实现结构简单且占用空间较小的开关晶体管和移位寄存器单元。

较佳地，本发明上述实施例提供的第二下拉模块为结构简单且功耗较低的第二下拉模块。参见图3，图1或图2所示的第二下拉模块6包括第四开关晶体管M4，第四开关晶体管M4的栅极与第二时钟信号的输出端CLK_F相连，源极与移位寄存器单元的输出端Output相连，漏极与低电平参考电压源相连。

较佳地，漏极与直流低电平输出端V_GL相连，即第四开关晶体管M4、第六开关晶体管M6、第七开关晶体管M7和第八开关晶体管M8连接至同一低电平参考电压源（如图3中的直流低电平输出端V_GL）。

当移位寄存器单元处于复位阶段时，通过第二时钟信号输出端CLK_F输出的占空比小于50%的高电平信号控制与第四开关晶体管M4相连的输出端Output电平下拉，对第一下拉模块5的下拉作用做一定补充，使得输出端Output的电平快速下拉。第二时钟信号的输出端CLK_F输出的高电平（对应一个脉冲）的持续时间不大于上一行栅线充电完成到下一行栅线充电开始所经历的时间（即GateOpenEnable，GOE）。

较佳地，第二时钟信号的输出端CLK_F输出高电平信号的占空比为20%左右。

较佳地，占空比为15%-30%。

由于第二时钟信号的输出端CLK_F输出高电平信号的占空比相比较占空比为50%的时钟信号CLKB占空比较小，大大降低拉低输出端Output电平的功耗，且第四开关晶体管M4的面积可以做到更小。

较佳地，参见图4，图1至图3任一移位寄存器单元提供的充电模块1，包括：

第一开关晶体管M1，第一开关晶体管M1的源极与第一参考电压源V_DD相连，栅极与移位寄存器单元的输入端Input相连，漏极与上拉节点PU相连；

在充电阶段，输入端Input输出高电平信号，使得第一开关晶体管M1开启，第一参考电压源V_DD输出的高电平信号加载到上拉节点PU上。

较佳地，参见图4，图1至图3任一移位寄存器单元提供的上拉模块2包括：

第三开关晶体管M3和电容C1；

第三开关晶体管M3的栅极与电容C1的一端相连，漏极与电容C1的另一端相连，源极与第一时钟信号的输出端CLK相连；

电容C1与第三开关晶体管M3的栅极相连的一端同时与上拉节点PU相连；

在上拉阶段，上拉节点PU控制

的高电平状态使得第三开关晶体管M3开启，第一时钟信号的输出端CLK输出高电平信号，使得输出端Output的电平被拉高，同时，电容C1存储有与上拉节点PU对应的电荷，上拉阶段，电容C1放电使得输出端Output的电平进一步拉高，使得与该移位寄存器单元相对应的栅线彻底打开，像素充电较充分。

较佳地，参见图4，图1至图3任一移位寄存器单元提供的复位模块3包括：

第二开关晶体管M2，第二开关晶体管M2的栅极与复位信号源Reset相连，源极与上拉节点PU相连，漏极与第二参考电压源V_SS相连。

需要说明的是，第一参考电压源V_DD为高电平信号源，所述第二参考电压源V_SS为低电平信号源。

在具体实施过程中，为了满足对栅线的双向扫描，与第一开关晶体管M1的源极相连的信号源可以为第二参考电压源V_SS，与第二开关晶体管的漏极相连的信号源为第一参考电压源V_DD，此时，与第一开关晶体管M1的栅极相连的信号源为复位信号源Reset，与第二开关晶体管M2的栅极相连的信号源为移位寄存器单元的输入端Input。

参见图4，充电模块1和复位模块3各包括一个开关晶体管，二者的源极（漏极）分别与上拉节点PU相连，二者的漏极（源极）分别与第一参考电压源或第二参考电压源相连，二者的栅极其中之一与移位寄存器单元的输入端Input和复位信号源Reset相连。在实现栅线双向扫描时，仅需要为第一开关晶体管M1和第二开关晶体管M2的信号输入端输入不同的信号即可。即每个移位寄存器单元的信号输入端和复位端的功能可以转变，即相对于正向扫描，在反向扫描时每个移位寄存器单元的复位端变成信号输入端，每个移位寄存器单元的信号输入端变成复位端，此时电路的连接关系不发生改变，只是电路功能发生了转变。

较佳地，第一开关晶体管M1和第二开关晶体管M2的大小相同，保证正反向扫描输出到栅线的信号大小的一致性。

需要说明的是，本发明实施例提供的各开关晶体管为n型晶体管，各n型晶体管在低电平作用下关闭，在高电平作用下开启。优选地，各开关晶体管为薄膜晶体管TFT。

本发明实施例提供的开关晶体管除栅极之外的两个电极其中之一为源极，另一为漏极，由于开关晶体管在结构上的对称性，上述所有附图中的开关晶体管的源极和漏极的功能可以互换。

以下将简单说明上述实施例提供的移位寄存器单元中各模块的工作原理。

充电阶段：图1所示的充电模块1在输入端Input的输入信号的作用下为上拉节点PU充电，上拉节点PU为充电模块1与上拉模块2的连接点。

上拉节点PU充电至高电平。由于第六开关晶体管M6的栅极与上拉节点PU相连，源极与下拉节点PD相连，漏极与直流低电平输出端V_GL相连。此时，与上拉节点PU相连的第六开关晶体管M6在高电平信号作用下开启，下拉节点PD被拉低。第一下拉模块5中与下拉节点PD相连的第七开关晶体管M7和第八开关晶体管M8在低电平下关闭，复位模块3在充电阶段与移位寄存器单元的其他模块之间处于断路状态；充电阶段的第一时钟信号为低电平，上拉模块2在充电阶段与移位寄存器单元的其他模块之间处于断路状态，输出端Output为低电平，该阶段为充电阶段（即信号的存储阶段）。

上拉阶段：此阶段第一时钟信号的输出端CLK输出高电平信号，上拉模块2处于高电平的上拉节点PU与第一时钟信号的作用下，将输出端Output由低电平拉高至高电平，上拉节点PU此时仍然处于高电平状态，复位模块3在上拉阶段与移位寄存器单元的其他模块之间处于断路状态，该上拉阶段的充电模块1可以继续充电也可以不充电。

复位阶段：第一时钟信号的输出端CLK输出低电平信号，使得输出端Output的电平由上拉阶段的高电平拉低至低电平，输出端Output由高电平下降至低电平所经历的时间为Tf，也称为下拉时间。

同时，复位模块3将上拉节点PU由上拉阶段的高电平拉低至低电平，第一下拉模块将输出端Output的电平拉低，并且第二下拉模块将输出端Output的电平拉低；第一下拉模块和第二下拉模块同时将输出端Output的电平拉低，实现了快速下拉输出端Output电平的目的。

具体地，复位模块3将上拉节点PU由上拉阶段的高电平拉低至低电平，与上拉节点PU相连的第六开关晶体管M6关闭，与第六开关晶体管M6的源极相连的下拉节点PD被拉高至高电平，与下拉节点PD相连的第七开关晶体管M7和第八开关晶体管M8在高电平下开启，输出端Output被第一下拉模块拉低。下拉节点PD的高电平由与第五开关晶体管M5相连的直流高电平输出端V_GH控制，直流高电平对应的直流信号源相比较交流信号源（例如与时钟信号CLKB对应的信号源）功耗低的多，通过直流高电平输出端V_GH对下拉节点PD电压的控制，可节约移位寄存器单元或移位寄存器的功耗。

为了更清楚地说明本发明提供的移位寄存器单元的工作原理，以下将结合图4所示的移位寄存器单元和图5所示的时序图具体说明。

移位寄存器单元在为每一条栅线输出信号时，有三个工作阶段，分别依次为充电阶段（对应t1阶段）、上拉阶段（对应t2阶段）和复位阶段（即下拉阶段）（对应t3阶段）。

在充电阶段、上拉阶段和复位阶段，直流高电平输出端V_GH和直流低电平输出端V_GL分别输出高电平信号和低电平信号；第一参考电压源V_DD和第二参考电压源V_SS分别输出高电平信号和低电平信号。

充电阶段：

输入端Input输出高电平信号，复位信号源Reset、第一时钟信号的输出端CLK、移位寄存器单元的输出端Output，和第二时钟信号的输出端CLK_F分别输出低电平信号；此时，与输入端Input相连的第一开关晶体管M`1开启，第一参考电压源V_DD输出的高电平信号存储在电容C1中，电容C1与上拉节点PU相连的一端的电平为高电平，因此，上拉节点PU的电平为高电平。

第五开关晶体管M5的栅极和源极连接，第五开关晶体管M5等效于一个二极管，该第五开关晶体管M5在直流高电平输出端V_GH输出的高电平的作用下一直保持导通状态。由于上拉节点PU处于高电平状态，第六开关晶体管M6导通，下拉节点PD在直流低电平输出端V_GL输出的高电平的作用下拉低至低电平，因此，与下拉节点PD相连的第七开关晶体管M7和第八开关晶体管M8关闭，充电阶段，输出端Output仅与电容C1相连，此时，电容C1未放电，输出端Output输出低电平信号（即不输出扫描栅线的扫描信号）。

上拉阶段：

输入端Input输出低电平信号或者在一个脉冲时间的前1/2时间内输出高电平信号，后1/2时间内输出低电平信号，复位信号源Reset、和第二时钟信号的输出端CLK_F分别输出低电平信号，第一时钟信号的输出端CLK输出高电平信号。

前1/2时间内，第三开关晶体管M3在高电平信号的作用下开启；第一时钟信号的输出端CLK输出的脉冲信号加载到输出端Output，此时输出端Output的电平被拉高。同时，电容C1放电，输出的高电平信号将Output的电平进一步拉高，以保证相对应的栅线上的扫描信号使得像素中的TFT完全开启，保证像素充分充电。输入端Input在上拉阶段的前1/2时间内输出高电平信号，以保证上拉节点PU在上拉阶段处于高电平状态，以保证第三开关晶体管M3完全打开。此阶段第六开关晶体管M6还处于开启状态，下拉节点PD处于低电平状态。

后1/2时间内输出低电平信号，上拉节点PU的电压逐渐下降，第六开关晶体管M6在低电平信号的作用下关闭，下拉节点PD处的电压逐渐上升。

复位阶段：

输入端Input输出低电平信号，第二时钟信号的输出端CLK_F输出低电平信号，第一时钟信号的输出端CLK和复位信号源Reset输出高电平信号。

第一开关晶体管M1、第三开关晶体管M3和第六开关晶体管M6关闭，第二开关晶体管M2、第四开关晶体管M4、第七开关晶体管M7和第八开关晶体管M8开启。上拉节点PU的电平被拉得更低，第四开关晶体管M4和第七开关晶体管M7开启，输出端Output的电平在直流低电平输出端V_GL输出电压的作用下拉低，为了防止第七开关晶体管M7开启不充分，控制第四开关晶体管M4开启与关闭的第二时钟信号的输出端CLK_F输出的信号使得第四开关晶体管M4在很短的时间内开启，对输出端Output电平的下拉做一个补充，使得输出端Output电平在很短的时间内下拉至直流低电平输出端输出的电压。第二时钟信号输出端CLK_F输出的高电平信号占空比为20%左右就可以实现输出端Output电平的快速下拉，同时还节省功耗。输出端Output电平的快速下拉降低了下拉时间Tf，有效减少了GOE时间，增加了为每一条栅线充电的时间，使得栅线充电更充分。

本发明实施例还提供一种栅极驱动电路包括多个如上述实施例提供的移位寄存器单元。

除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的输出端和与其相邻的上一级移位寄存器单元的复位信号输入端和与其相邻的下一级移位寄存器单元的激励信号输入端连接，栅极驱动电路顺序地输出各级移位寄存器单元的输出端输出的信号。

第一时钟信号输出端CLK输出的时钟信号、第二时钟信号输出端CLK_F输出的时钟信号是保证移位寄存器正常工作的信号，且二者的相位相反（即相差180°），第一时钟信号输出端CLK输出的时钟信号占空比为50%，第二时钟信号输出端CLK_F输出的时钟信号占空比为20%左右。

本发明实施例提供一种显示装置，所述显示装置包含所述的栅极驱动电路。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：

充电模块、上拉模块、复位模块、第一下拉控制模块、第一下拉模块和第二下拉模块；

所述充电模块的一端与移位寄存器单元的输入端相连，另一端与上拉节点相连，用于在输入端输入信号的控制下为上拉节点充电，所述上拉节点为所述充电模块与所述上拉模块的连接点；

所述上拉模块的第一端与第一时钟信号的输出端相连，第二端与移位寄存器单元的输出端相连，第三端与所述上拉节点相连，所述上拉模块用于在所述上拉节点和第一时钟信号的控制下将所述移位寄存器单元的输出端的电平拉高；

所述复位模块的一端与复位信号的输出端相连，另一端与所述上拉节点相连，用于在复位信号的控制下对所述上拉节点进行复位；

所述第一下拉控制模块的一端与所述上拉节点相连，另一端与下拉节点相连，用于在所述上拉节点的控制下将所述下拉节点的电位拉低，所述下拉节点为第一下拉控制模块与第一下拉模块的连接点；所述第一下拉控制模块包括：第五开关晶体管和第六开关晶体管；其中，第五开关晶体管的漏极与下拉节点相连，源极和栅极同时与直流高电平信号的输出端相连；第六开关晶体管的栅极与所述上拉节点相连，源极与所述下拉节点相连，漏极与直流低电平信号的输出端相连；

所述第一下拉模块的第一端与所述下拉节点相连，第二端与所述上拉节点相连，第三端与所述移位寄存器单元的输出端相连，用于在所述下拉节点的控制下将所述上拉节点和移位寄存器单元输出端的电平拉低；

所述第二下拉模块的一端与第二时钟信号的输出端相连，另一端与所述移位寄存器单元的输出端相连，用于在所述第二时钟信号的控制下对所述移位寄存器单元输出端的电平拉低。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉模块包括：第七开关晶体管和第八开关晶体管；

所述第七开关晶体管的栅极与所述下拉节点相连，源极与所述移位寄存器单元的输出端相连，漏极与所述直流低电平信号的输出端相连；

所述第八开关晶体管的栅极与所述下拉节点相连，源极与所述上拉节点相连，漏极与所述直流低电平信号的输出端相连。

3.如权利要求1或2所述的移位寄存器单元，其特征在于，所述第二下拉模块包括第四开关晶体管，所述第四开关晶体管的栅极与第二时钟信号的输出端相连，源极与所述移位寄存器单元的输出端相连，漏极与所述直流低电平信号的输出端相连；

所述第二时钟信号的相位与所述第一时钟信号的相位相反，且所述第二时钟信号的输出信号的占空比为15％-30％。

4.如权利要求1所述的移位寄存器单元，其特征在于，所述充电模块包括第一开关晶体管，所述第一开关晶体管的源极与第一参考电压源相连，栅极与移位寄存器单元的输入端相连，漏极与所述上拉节点相连。

5.如权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括第三开关晶体管和电容；

所述第三开关晶体管的栅极与所述电容的一端相连，漏极与所述电容的另一端相连，源极与所述第一时钟信号的输出端相连；

所述电容与所述第三开关晶体管的栅极相连的一端还与所述上拉节点相连。

6.如权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括第二开关晶体管，所述第二开关晶体管的栅极与复位信号的输出端相连，源极与所述上拉节点相连，漏极与第二参考电压源相连。

7.如权利要求6所述的移位寄存器单元，其特征在于，所述充电模块包括第一开关晶体管，所述第一开关晶体管的源极与第一参考电压源相连，栅极与移位寄存器单元的输入端相连，漏极与所述上拉节点相连；

所述第一开关晶体管和所述第二开关晶体管的结构和尺寸完全相等。

8.如权利要求7所述的移位寄存器单元，其特征在于，所述第一开关晶体管、第二开关晶体管、第三开关晶体管、第四开关晶体管、第五开关晶体管、第六开关晶体管、第七开关晶体管和第八开关晶体管为非晶硅薄膜晶体管。

9.一种栅极驱动电路，其特征在于，包括多个权利要求1-8任一权利要求所述的移位寄存器单元；各移位寄存器单元的输出端与各栅线一一对应相连，除第一级移位寄存器单元和最后一级移位寄存器单元外的每一移位寄存器单元的输出端与下一级移位寄存器单元的输入端相连。

10.一种显示装置，其特征在于，包括权利要求9所述的栅极驱动电路。