CN106409211B - 一种栅极驱动电路、阵列基板和显示装置 - Google Patents
一种栅极驱动电路、阵列基板和显示装置 Download PDFInfo
- Publication number
- CN106409211B CN106409211B CN201611140481.1A CN201611140481A CN106409211B CN 106409211 B CN106409211 B CN 106409211B CN 201611140481 A CN201611140481 A CN 201611140481A CN 106409211 B CN106409211 B CN 106409211B
- Authority
- CN
- China
- Prior art keywords
- grades
- shift register
- output end
- grade
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Shift Register Type Memory (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
本发明提供了一种栅极驱动电路、阵列基板和显示装置，在输入端输入的信号的控制下，移位寄存器在第一时段将第二时钟信号端输入的第一电平的时钟信号传输至输出端，在第二时段将第二时钟信号端输入的第二电平的时钟信号传输至输出端；在第一时钟信号端输入的信号的控制下，移位寄存器在第二时段和第三时段将第二电平的下拉信号传输至输出端；在第一复位端输入的信号的控制下，移位寄存器在第三时段停止将第二时钟信号端输入的时钟信号传输至输出端，基于此，可以在第二时段通过第二电平的时钟信号和第二电平的下拉信号共同下拉栅极线的电位，从而可以保证栅极线的快速下拉，进而可以提高像素单元的薄膜晶体管的关断能力和像素单元的充电能力。
Description
技术领域
本发明涉及显示设备技术领域，更具体地说，涉及一种栅极驱动电路、阵列基板和显示装置。
背景技术
现有的一种显示面板，包括多条栅极线、多条数据线、多个像素单元、栅极驱动电路和数据驱动电路。其中，栅极驱动电路包括多个移位寄存器，每个移位寄存器的输出端与一条栅极线相连，数据驱动电路与多条数据线相连。栅极驱动电路用于向多条栅极线依次输出扫描信号，数据驱动电路用于向数据线输出数据驱动信号，以驱动像素单元进行图像的显示。
在逐行扫描像素单元的过程中，移位寄存器先向相应行像素单元相连的栅极线输入扫描信号，使该行像素单元的薄膜晶体管开启，驱动该行像素单元进行图像的显示，之后向该栅极线输入下拉信号，以下拉栅极线的电位，使该行像素单元的薄膜晶体管关闭。但是，现有的移位寄存器无法快速下拉栅极线的电位，从而导致像素单元的薄膜晶体管的关断能力较差，进而影响像素单元的充电能力和显示效果。
发明内容
有鉴于此，本发明提供了一种栅极驱动电路、阵列基板和显示装置，以解决现有技术中移位寄存器无法快速下拉栅极线的电位，导致像素单元薄膜晶体管的关断能力较差的问题。
为实现上述目的，本发明提供如下技术方案：
一种栅极驱动电路，包括级联的第1级移位寄存器至第n级移位寄存器，n为大于2的整数；
每一所述移位寄存器都包括输入端、输出端、第一复位端、第一时钟信号端和第二时钟信号端；
在所述输入端输入的信号的控制下，所述移位寄存器在第一时段将所述第二时钟信号端输入的第一电平的时钟信号传输至所述输出端，在第二时段将所述第二时钟信号端输入的第二电平的时钟信号传输至所述输出端，所述第一电平大于所述第二电平；
在所述第一时钟信号端输入的信号的控制下，所述移位寄存器在所述第二时段和第三时段将第二电平的下拉信号传输至所述输出端；
在所述第一复位端输入的信号的控制下，所述移位寄存器在所述第三时段停止将所述第二时钟信号端输入的时钟信号传输至所述输出端。
一种阵列基板，包括多条栅极线和栅极驱动电路；
所述栅极驱动电路为如上所述的栅极驱动电路；
所述栅极驱动电路中的第1级移位寄存器至第n级移位寄存器的输出端分别与所述多条栅极线一一对应相连。
一种显示装置，包括如上所述的阵列基板。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本发明所提供的栅极驱动电路、阵列基板和显示装置，由于移位寄存器在第二时段将第二时钟信号端输入的第二电平的时钟信号传输至输出端，在第三时段停止将第二时钟信号端输入的第二电平的时钟信号传输至输出端，即移位寄存器的第一复位端接收复位信号的时间与移位寄存器将第二时钟信号端输入的第二电平的时钟信号传输至输出端的时间之间具有时间间隔，因此，移位寄存器可以在第二时段通过第二电平的时钟信号和第二电平的下拉信号共同下拉栅极线的电位，从而可以保证栅极线的快速下拉，进而可以提高像素单元的薄膜晶体管的关断能力和像素单元的充电能力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有的一种栅极驱动电路的结构示意图；
图2为图1所示的移位寄存器的信号时序图；
图3为本发明实施例提供的一种栅极驱动电路的结构示意图；
图4为图3所示的移位寄存器的信号时序图；
图5为本发明实施例提供的另一种栅极驱动电路的结构示意图；
图6为本发明实施例提供的另一种栅极驱动电路的结构示意图；
图7为本发明实施例提供的另一种栅极驱动电路的结构示意图；
图8为本发明实施例提供的栅极驱动电路中移位寄存器的一种内部结构示意图；
图9为图8所示的移位寄存器的信号时序图；
图10为本发明实施例提供的栅极驱动电路中移位寄存器的另一种内部结构示意图；
图11为本发明实施例提供的一种阵列基板的平面结构示意图。
具体实施方式
正如背景技术所述，现有的移位寄存器无法快速下拉栅极线的电位，从而导致像素单元的薄膜晶体管的关断能力较差，进而影响像素单元的充电能力和显示效果。
参考图1，图1为现有的一种栅极驱动电路的结构示意图，该栅极驱动电路包括多个级联的移位寄存器。其中，相邻的两个移位寄存器中，一个移位寄存器的第一时钟信号端CK与第一时钟信号线CK1相连、第二时钟信号端CKB与第二时钟信号线CKB1相连，另一个移位寄存器的第一时钟信号端CK与第三时钟信号线CK2相连、第二时钟信号端CKB与第四时钟信号线CKB2相连。
并且，第1个移位寄存器M1的输出端OUT与第5个移位寄存器M5的输入端SET相连，第5个移位寄存器M5的输出端OUT与第1个移位寄存器M1的复位端RESET相连，第2个移位寄存器M2的输出端OUT与第6个移位寄存器M6的输入端SET相连，第6个移位寄存器M6的输出端OUT与第2个移位寄存器M2的复位端RESET相连，第3个移位寄存器M3的输出端OUT与第7个移位寄存器M7的输入端SET相连，第7个移位寄存器M7的输出端OUT与第3个移位寄存器M3的复位端RESET相连，以此类推。
参考图2，图2为图1所示的移位寄存器的信号时序图，以第1个移位寄存器M1为例，在输入端SET输入的高电平信号的控制下，该移位寄存器在第一时段T1将第二时钟信号端CKB输入的高电平的时钟信号即扫描信号传输至与输出端OUT相连的栅极线，以使与该栅极线相连的像素单元的薄膜晶体管开启，驱动该像素单元进行图像的显示；在复位端RESET输入的信号的控制下，移位寄存器在第二时段T2和第三时段T3停止向输出端OUT输出低电平的时钟信号；在第一时钟信号端CK输入的信号的控制下，移位寄存器在第二时段T2和第三时段T3将低电平的下拉信号传输至输出端OUT，以将该栅极线的电位拉低，使与该栅极线相连的像素单元的薄膜晶体管关闭。
但是，由于移位寄存器将低电平的时钟信号传输至输出端OUT时，复位端RESET会同时接收第5个移位寄存器M5的输出端OUT输出的复位信号，控制该移位寄存器停止将低电平的时钟信号传输至输出端OUT，即移位寄存器接收到的复位信号和输出的低电平的时钟信号之间无时间间隔，因此，会导致移位寄存器无法快速下拉栅极线的电位，从而导致像素单元的薄膜晶体管的关断能力较差，进而影响像素单元的充电能力和显示效果。
基于此，本发明提供了一种栅极驱动电路，以克服现有技术存在的上述问题，包括级联的第1级移位寄存器至第n级移位寄存器，n为大于2的整数；
每一级所述移位寄存器都包括输入端、输出端、第一复位端、第一时钟信号端和第二时钟信号端；
在所述输入端输入的信号的控制下，所述移位寄存器在第一时段将所述第二时钟信号端输入的第一电平的时钟信号传输至所述输出端，在第二时段将所述第二时钟信号端输入的第二电平的时钟信号传输至所述输出端，所述第一电平大于所述第二电平；
在所述第一时钟信号端输入的信号的控制下，所述移位寄存器在所述第二时段和第三时段将第二电平的下拉信号传输至所述输出端；
在所述第一复位端输入的信号的控制下，所述移位寄存器在所述第三时段停止将所述第二时钟信号端输入的时钟信号传输至所述输出端。
本发明提供的栅极驱动电路中，移位寄存器可以在第二时段通过第二电平的时钟信号和第二电平的下拉信号共同下拉栅极线的电位，从而可以保证栅极线的快速下拉，进而可以提高像素单元的薄膜晶体管的关断能力和像素单元的充电能力。
以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
下面通过几个实施例详细描述。
本发明实施例提供了一种栅极驱动电路，参考图3，图3为本发明实施例提供的一种栅极驱动电路的结构示意图，该栅极驱动电路包括级联的第1级移位寄存器M1至第n级移位寄存器Mn、第一时钟信号线CK1、第二时钟信号线CKB1、第三时钟信号线CK2和第四时钟信号线CKB2，其中，n为大于2的整数。并且，每一级移位寄存器都包括输入端SET、输出端OUT、第一复位端RESET、第一时钟信号端CK和第二时钟信号端CKB。每一级移位寄存器的输出端OUT都与一条栅极线相连。
参考图4，图4为图3所示的移位寄存器的信号时序图，在输入端SET输入的信号的控制下，移位寄存器在第一时段T1将第二时钟信号端CKB输入的第一电平的时钟信号即扫描信号传输至输出端OUT及其相连的栅极线，以控制与该栅极线相连的薄膜晶体管开启，该薄膜晶体管开启后，与该薄膜晶体管的源极相连的数据线将数据信号传输至与该薄膜晶体管的漏极相连的像素电极，以对该像素电极进行充电，使该像素电极所在的像素单元进行图像的显示。
在输入端SET输入的信号的控制下，移位寄存器在第二时段T2将第二时钟信号端CKB输入的第二电平的时钟信号传输至输出端OUT及其相连的栅极线，第一电平大于第二电平，可选的，第一电平为高电平，第二电平为低电平。并且，在第一时钟信号端CK输入的信号的控制下，移位寄存器在第二时段T2和第三时段T3将第二电平的下拉信号传输至输出端OUT及其相连的栅极线。由于移位寄存器可以在第二时段通过第二电平的时钟信号和第二电平的下拉信号共同下拉栅极线的电位，因此，可以快速下拉栅极线的电位，使与该栅极线相连的薄膜晶体管关闭。该薄膜晶体管关闭后，与该薄膜晶体管的源极相连的数据线停止向与该薄膜晶体管的漏极相连的像素电极充电。
在第一复位端RESET输入的信号的控制下，移位寄存器在第三时段T3停止将第二时钟信号端CKB输入的时钟信号传输至输出端OUT及其相连的栅极线。由于第一复位端RESET输入复位信号时，第二时钟信号端CKB还处于低电位，因此，输出端OUT也不会误输出高电平信号即扫描信号，从而可以保证各行像素单元的逐行扫描。
本实施例中，如图3所示，第2m级移位寄存器的输出端OUT与第2m+4级移位寄存器的输入端SET相连，第2m级移位寄存器的第一复位端RESET与第2m+5级移位寄存器的输出端OUT相连，第2m-1级移位寄存器的输出端OUT与第2m+3级移位寄存器的输入端SET相连，第2m-1级移位寄存器的第一复位端RESET与第2m+4级移位寄存器的输出端OUT相连，其中，0＜m≤(n-7)/2。
例如，m＝1，第1级移位寄存器M1的输出端OUT与第5级移位寄存器M5的输入端SET相连，第1级移位寄存器M1的第一复位端RESET与第6级移位寄存器M6的输出端OUT相连，第2级移位寄存器M2的输出端OUT与第6级移位寄存器M6的输入端SET相连，第2级移位寄存器M2的第一复位端RESET与第7级移位寄存器M7的输出端OUT相连；m＝2，第3级移位寄存器M3的输出端OUT与第7级移位寄存器M7的输入端SET相连，第3级移位寄存器M3的第一复位端RESET与第8级移位寄存器M8的输出端OUT相连，第4级移位寄存器M4的输出端OUT与第8级移位寄存器M8的输入端SET相连，第4级移位寄存器M4的第一复位端RESET与第9级移位寄存器M9的输出端OUT相连，以此类推。
并且，第n-4级移位寄存器Mn-4的输出端OUT与第n-8级移位寄存器Mn-8的输入端SET相连，第n-4级移位寄存器Mn-4的第一复位端RESET与第1级移位寄存器M1的输出端OUT相连，第n-3级移位寄存器Mn-3的输出端OUT与第n-7级移位寄存器Mn-7的输入端SET相连，第n-3级移位寄存器Mn-3的第一复位端RESET与第2级移位寄存器M2的输出端OUT相连，第n-2级移位寄存器Mn-2的输出端OUT与第n-6级移位寄存器Mn-6的输入端SET相连，第n-2级移位寄存器Mn-2的第一复位端RESET与第3级移位寄存器M3的输出端OUT相连，第n-1级移位寄存器Mn-1的输出端OUT与第n-5级移位寄存器Mn-5的输入端SET相连，第n-1级移位寄存器Mn-1的第一复位端RESET与第4级移位寄存器M4的输出端OUT相连，第n级移位寄存器Mn的输出端OUT与第n-4级移位寄存器Mn-4的输入端SET相连，第n级移位寄存器Mn的第一复位端RESET与第5级移位寄存器M5的输出端OUT相连。
本实施例中，通过将第2m级移位寄存器的第一复位端RESET与第2m+5级移位寄存器的输出端OUT相连，第2m-1级移位寄存器的第一复位端RESET与第2m+4级移位寄存器的输出端OUT相连，来实现移位寄存器的第一复位端RESET接收复位信号的时间与移位寄存器将第二时钟信号端CKB输入的第二电平的时钟信号传输至输出端OUT的时间之间具有时间间隔，使得移位寄存器可以在第二时段T2通过第二电平的时钟信号和第二电平的下拉信号共同下拉栅极线的电位，以快速地下拉栅极线的电位，当然，本发明并不仅限于此。
在本发明的另一实施例中，参考图5，图5为本发明实施例提供的另一种栅极驱动电路的结构示意图，第2m级移位寄存器的输出端OUT与第2m+4级移位寄存器的输入端SET相连，第2m级移位寄存器的第一复位端RESET与第2m+6级移位寄存器的输出端OUT相连，第2m-1级移位寄存器的输出端OUT与第2m+3级移位寄存器的输入端SET相连，第2m-1级移位寄存器的第一复位端RESET与第2m+5级移位寄存器的输出端OUT相连，其中，0＜m≤(n-7)/2。
例如，m＝1，第1级移位寄存器M1的输出端OUT与第5级移位寄存器M5的输入端SET相连，第1级移位寄存器M1的第一复位端RESET与第7级移位寄存器M7的输出端OUT相连，第2级移位寄存器M2的输出端OUT与第6级移位寄存器M6的输入端SET相连，第2级移位寄存器M2的第一复位端RESET与第8级移位寄存器M8的输出端OUT相连；m＝2，第3级移位寄存器M3的输出端OUT与第7级移位寄存器M7的输入端SET相连，第3级移位寄存器M3的第一复位端RESET与第9级移位寄存器M9的输出端OUT相连第4级移位寄存器M4的输出端OUT与第8级移位寄存器M8的输入端SET相连，第4级移位寄存器M4的第一复位端RESET与第10级移位寄存器M10的输出端OUT相连。
并且，第n-5级移位寄存器Mn-5的输出端OUT与第n-9级移位寄存器Mn-9的输入端SET相连，第n-5级移位寄存器Mn-5的第一复位端RESET与第1级移位寄存器M1的输出端OUT相连，第n-4级移位寄存器Mn-4的输出端OUT与第n-8级移位寄存器Mn-8的输入端SET相连，第n-4级移位寄存器Mn-4的第一复位端RESET与第2级移位寄存器M2的输出端OUT相连，第n-3级移位寄存器Mn-3的输出端OUT与第n-7级移位寄存器Mn-7的输入端SET相连，第n-3级移位寄存器Mn-3的第一复位端RESET与第3级移位寄存器M3的输出端OUT相连，第n-2级移位寄存器Mn-2的输出端OUT与第n-6级移位寄存器Mn-6的输入端SET相连，第n-2级移位寄存器Mn-2的第一复位端RESET与第4级移位寄存器M4的输出端OUT相连，第n-1级移位寄存器Mn-1的输出端OUT与第n-5级移位寄存器Mn-5的输入端SET相连，第n-1级移位寄存器Mn-1的第一复位端RESET与第5级移位寄存器M5的输出端OUT相连，第n级移位寄存器Mn的输出端OUT与第n-4级移位寄存器Mn-4的输入端SET相连，第n级移位寄存器Mn的第一复位端RESET与第6级移位寄存器M6的输出端OUT相连。
该实施例中，通过将第2m级移位寄存器的第一复位端RESET与第2m+6级移位寄存器的输出端OUT相连，第2m-1级移位寄存器的第一复位端RESET与第2m+5级移位寄存器的输出端OUT相连，来实现移位寄存器的第一复位端RESET接收复位信号的时间与移位寄存器将第二时钟信号端CKB输入的第二电平的时钟信号传输至输出端OUT的时间之间具有时间间隔，使得移位寄存器可以在第二时段T2通过第二电平的时钟信号和第二电平的下拉信号共同下拉栅极线的电位，以快速地下拉栅极线的电位，当然，本发明并不仅限于此。
在另一个实施例中，参考图6，图6为本发明实施例提供的另一种栅极驱动电路的结构示意图，第2m级移位寄存器的输出端OUT与第2m+4级移位寄存器的输入端SET相连，第2m级移位寄存器的第一复位端RESET与第2m+7级移位寄存器的输出端OUT相连，第2m-1级移位寄存器的输出端OUT与第2m+3级移位寄存器的输入端SET相连，第2m-1级移位寄存器的第一复位端RESET与第2m+6级移位寄存器的输出端OUT相连，其中，0＜m≤(n-7)/2。
例如，m＝1，第1级移位寄存器M1的输出端OUT与第5级移位寄存器M5的输入端SET相连，第1级移位寄存器M1的第一复位端RESET与第8级移位寄存器M8的输出端OUT相连，第2级移位寄存器M2的输出端OUT与第6级移位寄存器M6的输入端SET相连，第2级移位寄存器M2的第一复位端RESET与第9级移位寄存器M9的输出端OUT相连；m＝2，第3级移位寄存器M3的输出端OUT与第7级移位寄存器M7的输入端SET相连，第3级移位寄存器M3的第一复位端RESET与第10级移位寄存器M10的输出端OUT相连，第4级移位寄存器M4的输出端OUT与第8级移位寄存器M8的输入端SET相连，第4级移位寄存器M4的第一复位端RESET与第11级移位寄存器M11的输出端OUT相连。
并且，第n-6级移位寄存器Mn-6的输出端OUT与第n-10级移位寄存器Mn-10的输入端SET相连，第n-6级移位寄存器Mn-6的第一复位端RESET与第1级移位寄存器M1的输出端OUT相连，第n-5级移位寄存器Mn-5的输出端OUT与第n-9级移位寄存器Mn-9的输入端SET相连，第n-5级移位寄存器Mn-5的第一复位端RESET与第2级移位寄存器M2的输出端OUT相连，第n-4级移位寄存器Mn-4的输出端OUT与第n-8级移位寄存器Mn-8的输入端SET相连，第n-4级移位寄存器Mn-4的第一复位端RESET与第3级移位寄存器M3的输出端OUT相连，第n-3级移位寄存器Mn-3的输出端OUT与第n-7级移位寄存器Mn-7的输入端SET相连，第n-3级移位寄存器Mn-3的第一复位端RESET与第4级移位寄存器M4的输出端OUT相连，第n-2级移位寄存器Mn-2的输出端OUT与第n-6级移位寄存器Mn-6的输入端SET相连，第n-2级移位寄存器Mn-2的第一复位端RESET与第5级移位寄存器M5的输出端OUT相连，第n-1级移位寄存器Mn-1的输出端OUT与第n-5级移位寄存器Mn-5的输入端SET相连，第n-1级移位寄存器Mn-1的第一复位端RESET与第6级移位寄存器M6的输出端OUT相连，第n级移位寄存器Mn的输出端OUT与第n-4级移位寄存器Mn-4的输入端SET相连，第n级移位寄存器Mn的第一复位端RESET与第7级移位寄存器M7的输出端OUT相连。
该实施例中，通过将第2m级移位寄存器的第一复位端RESET与第2m+7级移位寄存器的输出端OUT相连，第2m-1级移位寄存器的第一复位端RESET与第2m+6级移位寄存器的输出端OUT相连，来实现移位寄存器的第一复位端RESET接收复位信号的时间与移位寄存器将第二时钟信号端CKB输入的第二电平的时钟信号传输至输出端OUT的时间之间具有时间间隔，使得移位寄存器可以在第二时段T2通过第二电平的时钟信号和第二电平的下拉信号共同下拉栅极线的电位，以快速地下拉栅极线的电位，当然，本发明并不仅限于此。
此外，在图3、图5和图6所示的栅极驱动电路中，所有奇数级移位寄存器中相邻两级移位寄存器的第一时钟信号端CK分别与第一时钟信号线CK1和第二时钟信号线CKB1相连，所有奇数级移位寄存器中相邻两级移位寄存器的第二时钟信号端CKB分别与第三时钟信号线CK2和第四时钟信号线CKB2相连；所有偶数级移位寄存器中相邻两级移位寄存器的第一时钟信号端CK分别与第一时钟信号线CK1和第二时钟信号线CKB1相连，所有偶数级移位寄存器中相邻两级移位寄存器的第二时钟信号端CKB分别与第三时钟信号线CK2和第四时钟信号线CKB2相连。
例如，所有奇数级移位寄存器中相邻两级移位寄存器为第1级移位寄存器M1和第3级移位寄存器M3，第1级移位寄存器M1的第一时钟信号端CK与第一时钟信号线CK1相连，第3级移位寄存器M3的第一时钟信号端CK与第二时钟信号线CKB1相连，第1级移位寄存器M1的第二时钟信号端CKB与第三时钟信号线CK2相连，第3级移位寄存器M3的第二时钟信号端CKB与第四时钟信号线CKB2相连。
所有偶数级移位寄存器中相邻两级移位寄存器为第2级移位寄存器M2和第4级移位寄存器M4，第2级移位寄存器M2的第一时钟信号端CK与第一时钟信号线CK1相连，第4级移位寄存器M4的第一时钟信号端CK与第二时钟信号线CKB1相连，第2级移位寄存器M2的第二时钟信号端CKB与第三时钟信号线CK2相连，第4级移位寄存器M4的第二时钟信号端CKB与第四时钟信号线CKB2相连。
在另一个实施例中，参考图7，图7为本发明实施例提供的另一种栅极驱动电路的结构示意图，其中，第2m级移位寄存器的输出端OUT与第2m+2级移位寄存器的输入端SET相连，第2m级移位寄存器的第一复位端RESET与第2m+3级移位寄存器的输出端OUT相连，第2m-1级移位寄存器的输出端OUT与第2m+1级移位寄存器的输入端SET相连，第2m-1级移位寄存器的第一复位端RESET与第2m+2级移位寄存器的输出端OUT相连，其中，0＜m≤(n-3)/2。。
例如，m＝1，第1级移位寄存器M1的输出端OUT与第3级移位寄存器M3的输入端SET相连，第1级移位寄存器M1的第一复位端RESET与第4级移位寄存器M4的输出端OUT相连，第2级移位寄存器M2的输出端OUT与第4级移位寄存器M4的输入端SET相连，第2级移位寄存器M2的第一复位端RESET与第5级移位寄存器M5的输出端OUT相连。
并且，第n-2级移位寄存器的输出端OUT与第n-4级移位寄存器的输入端SET相连，第n-2级移位寄存器的第一复位端RESET与第1级移位寄存器的输出端OUT相连，第n-1级移位寄存器的输出端OUT与第n-3级移位寄存器的输入端SET相连，第n-1级移位寄存器的第一复位端RESET与第2级移位寄存器的输出端OUT相连，第n级移位寄存器的输出端OUT与第n-2级移位寄存器的输入端SET相连，第n级移位寄存器的第一复位端RESET与第3级移位寄存器的输出端OUT相连。
此外，第1级移位寄存器至第n级移位寄存器的第一时钟信号端CK与第一时钟信号线CK1相连，第1级移位寄存器至第n级移位寄存器的第二时钟信号端CKB与第二时钟信号线CKB1相连。
在图7所示的栅极驱动电路中，通过将第2m级移位寄存器的第一复位端RESET与第2m+3级移位寄存器的输出端OUT相连，第2m-1级移位寄存器的第一复位端RESET与第2m+2级移位寄存器的输出端OUT相连，来实现移位寄存器的第一复位端RESET接收复位信号的时间与移位寄存器将第二时钟信号端CKB输入的第二电平的时钟信号传输至输出端OUT的时间之间具有时间间隔，以使移位寄存器在第二时段T2通过第二电平的时钟信号和第二电平的下拉信号共同下拉栅极线的电位，从而可以保证栅极线的快速下拉，进而可以提高像素单元的薄膜晶体管的关断能力和像素单元的充电能力。
图7所示的栅极驱动电路与图3、图5和图6所示的栅极驱动电路的不同之处在于，图7所示的栅极驱动电路只能沿第1级移位寄存器M1至第n级移位寄存器Mn的方向进行正向扫描，而图3、图5和图6所示的栅极驱动电路不仅可以沿第1级移位寄存器M1至第n级移位寄存器Mn的方向进行正向扫描，而且可以沿第n级移位寄存器Mn至第1级移位寄存器M1的方向进行反向扫描。
下面结合移位寄存器的一种内部结构和信号时序图对移位寄存器的工作原理进行说明，参考图8和图9，图8为本发明实施例提供的栅极驱动电路中移位寄存器的一种内部结构示意图，图9为图8所示的移位寄存器的信号时序图，以第1级移位寄存器M1为例，该移位寄存器包括第一开关管K1至第七开关管K7、第一电容C1和第二电容C2。
其中，第一开关管K1的控制端与移位寄存器的输入端SET相连，第一开关管K1的第一端与第一电压端VGH相连；
第二开关管K2的控制端与移位寄存器的第一复位端RESET相连，第二开关管K2的第一端与第二电压端VGL相连，第二开关管K2的第二端与第一开关管K1的第二端相连；
第三开关管K3的第一端与第二电压端VGL相连，第三开关管K3的第二端与第二开关管K2的第二端相连，第三开关管K3的控制端与第四开关管K4的第二端相连；
第四开关管K4的控制端与第一开关管K1的第二端相连，第四开关管K4的第一端与第二电压端VGL相连，且第四开关管K4的第二端通过第一电容C1与移位寄存器的第二时钟信号端CKB相连；
第五开关管K5的控制端与第一开关管K1的第二端相连，第五开关管K5的第一端与第二时钟信号端CKB相连，第五开关管K5的第二端与移位寄存器的输出端OUT相连，且第五开关管K5的控制端通过第二电容C2与第五开关管K5的第二端相连；
第六开关管K6的控制端与第四开关管K4的第二端相连，第六开关管K6的第一端与第二电压端VGL相连，第六开关管K6的第二端与输出端OUT相连；
第七开关管K7的控制端与移位寄存器的第一时钟信号端CK相连，第七开关管K7的第一端与第二电压端VGL相连，第七开关管K7的第二端与输出端OUT相连。
本发明的实施例中，以第一开关管K1至第七开关管K7为PMOS晶体管为例进行说明，但是，本发明并不仅限于此。移位寄存器的输入端SET输入高电平信号后，第一开关管K1导通。
第一时段T1，第一开关管K1将第一电压端VGH输入的高电平传输至节点PU，并对第二电容C2进行充电，当第二电容C2的电压达到第五开关管K5的开启电压时，第五开关管K5开启，将第二时钟信号端CKB输入的高电平的时钟信号传输至输出端OUT，其中，在第二电容C2的充电过程中，第二电容C2的自举效应会使得节点PU的电位进一步提升。
第二时段T2，第五开关管K5将第二时钟信号端CKB输入的低电平的时钟信号传输至输出端OUT，同时，第一时钟信号端CK输入的高电平信号控制第七晶体管K7开启，将第二电压端VGL输出的低电平信号即下拉信号传输至输出端OUT，在低电平的时钟信号和低电平的下拉信号的共同作用下，栅极线的电位被快速下拉。
在第三时段T3，移位寄存器的第一复位端RESET输入高电平信号，第二开关管K2导通，将第二电压端VGL的低电平传输至节点PU，以下拉第五开关管K5的栅极电位，使得第五开关管K5关闭。
由于第五开关管K5向输出端OUT输出低电平的时钟信号时，第一复位端RESET还未接收复位信号，因此，可以通过输出端OUT向栅极线输出低电平的时钟信号和下拉信号，来快速下拉栅极线的电位，进而可以提高像素单元的薄膜晶体管的关断能力和像素单元的充电能力。同时，由于第一复位端RESET输入复位信号时，第二时钟信号端CKB还处于低电位，因此，输出端OUT也不会误输出高电平信号即扫描信号，从而可以保证各行像素单元的逐行扫描。
当然，本发明并不仅限于此，在其他实施例中，参考图10，图10为本发明实施例提供的栅极驱动电路中移位寄存器的另一种内部结构示意图，该移位寄存器还包括第二复位端IN、第八开关管K8和第九开关管K9；其中，第八开关管K8的控制端与第二复位端IN相连，第八开关管K8的第一端与第二电压端VGL相连，第八开关管K8的第二端与第一开关管K1的第二端相连；第九开关管K9的控制端与第二复位端IN相连，第九开关管K9的第一端与第二电压端VGL相连，第九开关管K9的第二端与输出端OUT相连。
当第二复位端IN输入的信号为高电平信号时，第八开关管K8和第九开关管K9导通，并将第二电压端VGL的低电平传输至节点PU，以下拉第五开关管K5栅极的电位，并将低电平输出至与输出端OUT相连的栅极线，以对第五开关管K5的栅极和栅极线的电位进行清零。
本实施例中，通过将第2m级移位寄存器的第一复位端RESET与第2m+5级移位寄存器的输出端OUT相连，第2m-1级移位寄存器的第一复位端RESET与第2m+4级移位寄存器的输出端OUT相连，来实现第二时钟信号端CKB输出的低电平时钟信号和第一复位端RESET输入的复位信号之间的时间间隔，当然，本发明并不仅限于此。
本发明实施例还提供了一种阵列基板，参考图11，图11为本发明实施例提供的一种阵列基板的平面结构示意图，该阵列基板包括上述任一实施例提供的栅极驱动电路和多条栅极线G1～Gn，其中，栅极驱动电路中的第1级移位寄存器M1至第n级移位寄存器Mn的输出端OUT分别与多条栅极线G1～Gn一一对应相连，以对栅极线G1～Gn进行逐条扫描，以便对像素单元阵列进行逐行扫描。当然，本实施例中的阵列基板还包括多条数据线、多个像素单元构成的像素单元阵列和驱动芯片等，在此不赘述。
本发明实施例还提供了一种显示装置，该显示装置包括上述实施例提供的阵列基板。
本发明实施例所提供的栅极驱动电路、阵列基板和显示装置，由于移位寄存器在第二时段将第二时钟信号端输入的第二电平的时钟信号传输至输出端，在第三时段停止将第二时钟信号端输入的第二电平的时钟信号传输至输出端，即移位寄存器的第一复位端接收复位信号的时间与移位寄存器将第二时钟信号端输入的第二电平的时钟信号传输至输出端的时间之间具有时间间隔，因此，移位寄存器可以在第二时段通过第二电平的时钟信号和第二电平的下拉信号共同下拉栅极线的电位，从而可以保证栅极线的快速下拉，进而可以提高像素单元的薄膜晶体管的关断能力和像素单元的充电能力。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (11)
1.一种栅极驱动电路，其特征在于，包括级联的第1级移位寄存器至第n级移位寄存器，n为大于2的整数；
每一所述移位寄存器都包括输入端、输出端、第一复位端、第一时钟信号端和第二时钟信号端；
在所述输入端输入的信号的控制下，所述移位寄存器在第一时段将所述第二时钟信号端输入的第一电平的时钟信号传输至所述输出端，在第二时段将所述第二时钟信号端输入的第二电平的时钟信号传输至所述输出端，所述第一电平大于所述第二电平；
在所述第一时钟信号端输入的信号的控制下，所述移位寄存器在所述第二时段和第三时段将第二电平的下拉信号传输至所述输出端；
在所述第一复位端输入的信号的控制下，所述移位寄存器在所述第三时段停止将所述第二时钟信号端输入的时钟信号传输至所述输出端。
2.根据权利要求1所述的电路，其特征在于，第2m级移位寄存器的输出端与第2m+4级移位寄存器的输入端相连，第2m级移位寄存器的第一复位端与第2m+5级移位寄存器的输出端相连，第2m-1级移位寄存器的输出端与第2m+3级移位寄存器的输入端相连，第2m-1级移位寄存器的第一复位端与第2m+4级移位寄存器的输出端相连；
第n-4级移位寄存器的输出端与第n-8级移位寄存器的输入端相连，第n-4级移位寄存器的第一复位端与第1级移位寄存器的输出端相连，第n-3级移位寄存器的输出端与第n-7级移位寄存器的输入端相连，第n-3级移位寄存器的第一复位端与第2级移位寄存器的输出端相连，第n-2级移位寄存器的输出端与第n-6级移位寄存器的输入端相连，第n-2级移位寄存器的第一复位端与第3级移位寄存器的输出端相连，第n-1级移位寄存器的输出端与第n-5级移位寄存器的输入端相连，第n-1级移位寄存器的第一复位端与第4级移位寄存器M4的输出端相连，第n级移位寄存器的输出端与第n-4级移位寄存器的输入端相连，第n级移位寄存器的第一复位端与第5级移位寄存器的输出端OUT相连；
其中，0＜m≤(n-7)/2。
3.根据权利要求1所述的电路，其特征在于，第2m级移位寄存器的输出端与第2m+4级移位寄存器的输入端相连，第2m级移位寄存器的第一复位端与第2m+6级移位寄存器的输出端相连，第2m-1级移位寄存器的输出端与第2m+3级移位寄存器的输入端相连，第2m-1级移位寄存器的第一复位端与第2m+5级移位寄存器的输出端相连；
第n-5级移位寄存器的输出端与第n-9级移位寄存器的输入端相连，第n-5级移位寄存器的第一复位端与第1级移位寄存器的输出端相连，第n-4级移位寄存器的输出端与第n-8级移位寄存器的输入端相连，第n-4级移位寄存器的第一复位端与第2级移位寄存器的输出端相连，第n-3级移位寄存器的输出端与第n-7级移位寄存器的输入端相连，第n-3级移位寄存器的第一复位端与第3级移位寄存器的输出端相连，第n-2级移位寄存器的输出端与第n-6级移位寄存器的输入端相连，第n-2级移位寄存器的第一复位端与第4级移位寄存器的输出端相连，第n-1级移位寄存器的输出端与第n-5级移位寄存器的输入端相连，第n-1级移位寄存器的第一复位端与第5级移位寄存器的输出端相连，第n级移位寄存器的输出端与第n-4级移位寄存器的输入端相连，第n级移位寄存器的第一复位端与第6级移位寄存器的输出端相连；
其中，0＜m≤(n-7)/2。
4.根据权利要求1所述的电路，其特征在于，第2m级移位寄存器的输出端与第2m+4级移位寄存器的输入端相连，第2m级移位寄存器的第一复位端与第2m+7级移位寄存器的输出端相连，第2m-1级移位寄存器的输出端与第2m+3级移位寄存器的输入端相连，第2m-1级移位寄存器的第一复位端与第2m+6级移位寄存器的输出端相连；
第n-6级移位寄存器的输出端与第n-10级移位寄存器的输入端相连，第n-6级移位寄存器的第一复位端与第1级移位寄存器的输出端相连，第n-5级移位寄存器的输出端与第n-9级移位寄存器的输入端相连，第n-5级移位寄存器的第一复位端与第2级移位寄存器的输出端相连，第n-4级移位寄存器的输出端与第n-8级移位寄存器的输入端相连，第n-4级移位寄存器的第一复位端与第3级移位寄存器的输出端相连，第n-3级移位寄存器的输出端与第n-7级移位寄存器的输入端相连，第n-3级移位寄存器的第一复位端与第4级移位寄存器的输出端相连，第n-2级移位寄存器的输出端与第n-6级移位寄存器的输入端相连，第n-2级移位寄存器的第一复位端与第5级移位寄存器的输出端相连，第n-1级移位寄存器的输出端与第n-5级移位寄存器的输入端相连，第n-1级移位寄存器的第一复位端与第6级移位寄存器的输出端相连，第n级移位寄存器的输出端与第n-4级移位寄存器的输入端相连，第n级移位寄存器的第一复位端与第7级移位寄存器的输出端相连；
其中，0＜m≤(n-7)/2。
5.根据权利要求1至4任一项所述的电路，其特征在于，所述栅极驱动电路还包括第一时钟信号线至第四时钟信号线；
所有奇数级移位寄存器中相邻两级移位寄存器的第一时钟信号端分别与所述第一时钟信号线和第二时钟信号线相连，所有奇数级移位寄存器中相邻两级移位寄存器的第二时钟信号端分别与所述第三时钟信号线和第四时钟信号线相连；
所有偶数级移位寄存器中相邻两级移位寄存器的第一时钟信号端分别与所述第一时钟信号线和第二时钟信号线相连，所有偶数级移位寄存器中相邻两级移位寄存器的第二时钟信号端分别与所述第三时钟信号线和第四时钟信号线相连。
6.根据权利要求1所述的电路，其特征在于，第2m级移位寄存器的输出端与第2m+2级移位寄存器的输入端相连，第2m级移位寄存器的第一复位端与第2m+3级移位寄存器的输出端相连，第2m-1级移位寄存器的输出端与第2m+1级移位寄存器的输入端相连，第2m-1级移位寄存器的第一复位端与第2m+2级移位寄存器的输出端相连；
第n-2级移位寄存器的输出端与第n-4级移位寄存器的输入端相连，第n-2级移位寄存器的第一复位端与第1级移位寄存器的输出端相连，第n-1级移位寄存器的输出端与第n-3级移位寄存器的输入端相连，第n-1级移位寄存器的第一复位端与第2级移位寄存器的输出端相连，第n级移位寄存器的输出端与第n-2级移位寄存器的输入端相连，第n级移位寄存器的第一复位端与第3级移位寄存器的输出端相连；
其中，0＜m≤(n-3)/2。
7.根据权利要求6所述的电路，其特征在于，所述栅极驱动电路还包括第一时钟信号线和第二时钟信号线；
所述第1级移位寄存器至第n级移位寄存器的第一时钟信号端与所述第一时钟信号线相连，所述第1级移位寄存器至第n级移位寄存器的第二时钟信号端与所述第二时钟信号线相连。
8.根据权利要求1所述的电路，其特征在于，所述第1级移位寄存器至第n级移位寄存器中的任意一个移位寄存器都包括第一开关管至第七开关管、第一电容和第二电容；
所述第一开关管的控制端与所述移位寄存器的输入端相连，所述第一开关管的第一端与第一电压端相连；
所述第二开关管的控制端与所述移位寄存器的第一复位端相连，所述第二开关管的第一端与第二电压端相连，所述第二开关管的第二端与所述第一开关管的第二端相连；
所述第三开关管的第一端与所述第二电压端相连，所述第三开关管的第二端与所述第二开关管的第二端相连，所述第三开关管的控制端与所述第四开关管的第二端相连；
所述第四开关管的控制端与所述第一开关管的第二端相连，所述第四开关管的第一端与所述第二电压端相连，且所述第四开关管的第二端通过所述第一电容与所述移位寄存器的第二时钟信号端相连；
所述第五开关管的控制端与所述第一开关管的第二端相连，所述第五开关管的第一端与所述第二时钟信号端相连，所述第五开关管的第二端与所述移位寄存器的输出端相连，且所述第五开关管的控制端通过所述第二电容与所述第五开关管的第二端相连；
所述第六开关管的控制端与所述第四开关管的第二端相连，所述第六开关管的第一端与所述第二电压端相连，所述第六开关管的第二端与所述输出端相连；
所述第七开关管的控制端与所述移位寄存器的第一时钟信号端相连，所述第七开关管的第一端与所述第二电压端相连，所述第七开关管的第二端与所述输出端相连。
9.根据权利要求8所述的电路，其特征在于，所述移位寄存器还包括第二复位端、第八开关管和第九开关管；
所述第八开关管的控制端与所述第二复位端相连，所述第八开关管的第一端与所述第二电压端相连，所述第八开关管的第二端与所述输出端相连；
所述第九开关管的控制端与所述第二复位端相连，所述第九开关管的第一端与所述第二电压端相连，所述第九开关管的第二端与所述第一开关管的第二端相连。
10.一种阵列基板，其特征在于，包括多条栅极线和栅极驱动电路；
所述栅极驱动电路为权利要求1至9任一项所述的电路；
所述栅极驱动电路中的第1级移位寄存器至第n级移位寄存器的输出端分别与所述多条栅极线一一对应相连。
11.一种显示装置，其特征在于，包括权利要求10所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611140481.1A CN106409211B (zh) | 2016-12-12 | 2016-12-12 | 一种栅极驱动电路、阵列基板和显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611140481.1A CN106409211B (zh) | 2016-12-12 | 2016-12-12 | 一种栅极驱动电路、阵列基板和显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106409211A CN106409211A (zh) | 2017-02-15 |
| CN106409211B true CN106409211B (zh) | 2019-06-07 |
Family
ID=58083990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611140481.1A Active CN106409211B (zh) | 2016-12-12 | 2016-12-12 | 一种栅极驱动电路、阵列基板和显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106409211B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109801577B (zh) * | 2017-11-16 | 2022-07-19 | 京东方科技集团股份有限公司 | 栅极驱动电路、显示装置及其驱动方法 |
| CN113257205B (zh) * | 2021-05-18 | 2023-02-03 | 武汉华星光电技术有限公司 | 一种栅极驱动电路及显示面板 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102097132A (zh) * | 2009-12-14 | 2011-06-15 | 群康科技(深圳)有限公司 | 移位寄存器及液晶面板驱动电路 |
| CN103208263A (zh) * | 2013-03-14 | 2013-07-17 | 京东方科技集团股份有限公司 | 移位寄存器、显示装置、栅极驱动电路及驱动方法 |
| CN103400558A (zh) * | 2013-07-31 | 2013-11-20 | 京东方科技集团股份有限公司 | 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 |
| CN103474017A (zh) * | 2013-09-12 | 2013-12-25 | 北京京东方光电科技有限公司 | 移位寄存器单元、栅极驱动电路及显示装置 |
-
2016
- 2016-12-12 CN CN201611140481.1A patent/CN106409211B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102097132A (zh) * | 2009-12-14 | 2011-06-15 | 群康科技(深圳)有限公司 | 移位寄存器及液晶面板驱动电路 |
| CN103208263A (zh) * | 2013-03-14 | 2013-07-17 | 京东方科技集团股份有限公司 | 移位寄存器、显示装置、栅极驱动电路及驱动方法 |
| CN103400558A (zh) * | 2013-07-31 | 2013-11-20 | 京东方科技集团股份有限公司 | 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 |
| CN103474017A (zh) * | 2013-09-12 | 2013-12-25 | 北京京东方光电科技有限公司 | 移位寄存器单元、栅极驱动电路及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106409211A (zh) | 2017-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106128403B (zh) | 移位寄存器单元、栅极扫描电路 | |
| CN102982777B (zh) | 显示装置的栅极驱动电路 | |
| CN105427825B (zh) | 一种移位寄存器、其驱动方法及栅极驱动电路 | |
| CN104134430B (zh) | 一种移位寄存器、栅极驱动电路及显示装置 | |
| CN102467891B (zh) | 移位寄存器单元、栅极驱动装置及液晶显示器 | |
| CN103413532B (zh) | 像素驱动电路和方法、阵列基板及液晶显示装置 | |
| CN104882168B (zh) | 移位寄存单元、移位寄存器、栅极驱动电路和显示装置 | |
| CN104658506B (zh) | 移位寄存器、栅极驱动电路及其驱动方法、显示面板 | |
| CN106847201B (zh) | 选通驱动电路和使用该选通驱动电路的显示装置 | |
| CN107452351B (zh) | 一种移位寄存器、其驱动方法、驱动控制电路及显示装置 | |
| CN106297615B (zh) | 显示装置的检测电路及方法 | |
| CN105719593A (zh) | 一种栅极驱动电路、显示面板以及电子设备 | |
| CN104269137B (zh) | 一种反相器、驱动电路和显示面板 | |
| CN105225652B (zh) | 一种显示装置的驱动方法、装置及显示装置 | |
| CN107705757B (zh) | 移位寄存器及其分时控制方法、显示面板和装置 | |
| CN105243995B (zh) | 移位寄存器及其驱动方法、栅极驱动电路及其相关器件 | |
| CN102708779A (zh) | 移位寄存器及其驱动方法、栅极驱动装置与显示装置 | |
| CN105810167B (zh) | 移位寄存器单元电路、移位寄存器及其液晶显示器 | |
| CN108417170A (zh) | 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 | |
| CN110491331A (zh) | 一种显示面板、其驱动方法及显示装置 | |
| CN110322848A (zh) | 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 | |
| CN106875918B (zh) | 脉冲生成单元、阵列基板、显示装置、驱动电路和方法 | |
| CN109410810A (zh) | 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 | |
| CN109377934A (zh) | 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置 | |
| CN105206234B (zh) | 移位寄存器单元、栅极驱动方法、电路和栅极驱动装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |