CN103426873A - 多芯片封装及其制造方法 - Google Patents

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Abstract

本发明公开了多芯片封装及其制造方法。一种多芯片封装包括容纳在第一外壳中的第一芯片和容纳在第二外壳中的第二芯片。第一外壳和第二外壳被布置成在第一外壳与第二外壳之间限定间隙的侧向间隔开的关系。互连结构被配置成跨越所述间隙并且把第一芯片与第二芯片电耦合。

Description

多芯片封装及其制造方法
技术领域
本发明涉及多芯片封装以及制造多芯片封装的方法。
背景技术
在半导体领域内，芯片可以携带电路，举例来说，例如在低电压、低电流和/或低频率的领域内通过潜在的大量电路元件实施潜在的复杂逻辑的IC（集成电路）。其他芯片（例如在高电压、高电流和/或高频率应用的领域内的功率半导体芯片）可以仅仅实施一个或几个半导体或电路元件（例如功率晶体管、功率二极管等等）。
存在以基于芯片的方式在电气和电子领域内实施越来越多应用的趋势。这可以包括要借助于基于芯片的功率半导体元件（例如功率晶体管、功率二极管等等）实施的功率应用，并且可以附加地或替换地包括例如用于控制这样的功率元件的允许HV（高电压）的控制逻辑。功率应用例如可以包括电源、功率转换器、开关模式转换器、交流（AC）/直流（DC）转换器、DC/DC转换器等等。这样的应用可以被采用在例如在用于个人计算机（PC）部件的电源、电子照明设备、基于电池的设备等等的领域内的多种设备中。
当在单芯片或多芯片器件（例如多芯片封装或多芯片模块（MCM））中实施HV应用时，在器件的接触端子之间可能出现高电压。相应的接触端子因此必须间隔开足够的隔离距离以最小化爬电电流（泄漏电流）。取决于电压，一对接触端子可能必须间隔开例如处于毫米或更大的范围内的间距。遵守预定义的爬电距离可能因此导致器件尺寸增大，这又可能导致成本增加。
因此，在高电压应用的领域内存在针对成本高效的解决方案的一般需求。
发明内容
根据本公开的一个方面，一种多芯片封装包括容纳在第一外壳中的第一芯片和容纳在第二外壳中的第二芯片。第一外壳和第二外壳被布置成在第一外壳与第二外壳之间限定间隙的侧向间隔开的关系。互连结构被配置成跨越第一外壳与第二外壳之间的所述间隙。所述互连结构被配置成将第一芯片与第二芯片电耦合。
附图说明
附图被包括以提供对本公开的各种方面的透彻理解，以及附图被结合在本说明书中并且构成本说明书的一部分。附图示出不同实施例，并且与描述一起用来解释其各种方面。其他实施例、方面和优点将容易被认识到，因为通过参照下面的详细描述，它们变得更好理解。
在附图和描述中，类似的附图标记通常被利用来始终指代类似的元件。应当注意，在附图中示出的各种元件和结构不一定是按比例绘制的。主要为了清楚和易于理解起见，特征和/或元件利用相对于彼此的特定尺寸而被示出；因此，在实际实施中的相对尺寸可能大大不同于在这里所示的相对尺寸。
图1是示出包括各种多芯片封装的功率电路的一个实施例的电路图；
图2示意性地示出根据本公开的多芯片封装的第一实施例；
图3示出根据本公开的多芯片封装的第二实施例；
图4示出根据本公开的多芯片封装的第三实施例；
图5A和5B在部分透明的侧视图和顶视图中示出多芯片封装的第四实施例；
图6A和6B在部分透明的侧视图和顶视图中示出多芯片封装的第五实施例；
图7A和7B在部分透明的侧视图和顶视图中示出多芯片封装的第六实施例；
图8在部分透明的侧视图中示出多芯片封装的第七实施例；
图9是示出制造多芯片封装的方法的一个实施例的流程图；以及
图10A到10E示出图9的制造过程的各种阶段。
具体实施方式
在下面的描述中，出于解释而非限制的目的，参照附图阐述了各种实施例，其包括许多特定细节以便提供对本公开的透彻理解。应当理解，在不背离本公开的范围的情况下，可以实践在这些特定细节中的一个或多个中有所不同的其他实施例。相应地，下面的描述意图仅仅出于说明性的非限制性目的，并且本发明的范围应当仅由所附权利要求书来限定。
在这里可以使用术语“耦合”和“连接”以及派生词。应当理解，这些术语可以被用来指示，两个元件进行协作或彼此交互，而不管它们是否彼此具有直接的物理接触或电接触。
在这里提到了芯片。根据本公开的各种实施例，芯片可以包括制作在衬底上的电气或电子电路，其中所述电路可以包括一个或多个半导体元件。如在这里所提到的半导体元件可以被实施为有源或无源半导体元件。有源半导体元件通常被理解为适配于放大功能和/或控制功能，这与被理解为不包括放大器和/或控制功能的无源半导体元件形成对比。无源元件的非限制性实例是电阻器、电容器、电感器等等。有源元件的非限制性实例是二极管、倒装芯片二极管、晶体管、IGBT、IC（集成电路）、半导体芯片等等。有源元件还可以实施前述元件中的一个或多个的组合；例如，有源元件可以包括晶体管与二极管的组合。
如在这里所提到的半导体元件可以被实施为功率半导体元件。举例来说，有源功率半导体元件可以包括功率晶体管、功率二极管等等中的一个或多个。功率半导体芯片或电路例如可以包括功率双极型晶体管、IGBT（绝缘栅双极型晶体管）、功率MOSFET（金属氧化物半导体场效应晶体管）等等。功率电路或功率芯片可以附加地包括控制电路、控制逻辑、逻辑IC、微处理器、微控制器等等。
根据本领域内所实践的一种方法，如果半导体元件被适配于例如1安培或更大的最大电流，则可以将其归类为功率元件。附加地或替换地，如果元件被适配于例如24伏特或更大或者50伏特或更大的最大电压，则可以将其归类为功率元件。附加地或替换地，如果元件被适配于例如1瓦特或更大或者2瓦特或更大的最大功率损耗，则可以将其归类为功率元件。附加地或替换地，功率元件的结构定义可以包括下述要求：把诸如功率电极之类的（电压）供给装置布置在该元件的上方和下方表面区域上。
功率半导体器件（例如功率芯片或功率封装）可以包括至少一个功率半导体元件。在一个示例实施例中，功率芯片可以包括一个或多个功率半导体元件，例如诸如功率晶体管、功率二极管等等之类的有源元件和/或诸如电阻器、电容器、电感器等等之类的无源元件，其中所述功率元件可以被适配于功率应用、高频率（HF）应用和/或高电压（HV）应用等等。逻辑芯片（IC芯片）的一个实施例可以包括用于控制功率半导体元件（例如上面所描述的那些）的逻辑电路，其中所述芯片可以被适配于或者可以不被适配于诸如高频率和/或高电压之类的功率条件。
在这里公开涉及封装，其中术语“封装”可以被理解为指代围绕部件（举例来说，例如单个芯片或多个芯片）提供的材料结构。如在这里所提到的功率封装可以封装一个或多个功率芯片，并且IC封装可以封装一个或多个逻辑芯片。封装还可以包括接触端子，例如用于把所述一个或多个芯片连接到外部的接触垫、引线或引脚，即能够从多芯片封装外部的部件接近所述接触端子。封装例如可以包括被提供以用于结合一个或多个芯片的外壳，和/或用于封装芯片的密封剂材料。根据各种实施例，例如由沉积密封剂材料而产生的密封剂本体的一个或多个外表面可以形成封装外壳。
根据各种实施例，封装材料可以包括聚合材料，例如环氧树脂、聚酰亚胺、聚酰亚胺聚合物。所述封装材料可以包括填充材料，举例来说，例如包括例如诸如SiO2、AlO2之类的氧化物微粒的微粒材料，或者包括例如碳纤维、玻璃纤维等等的纤维材料。可以附加地或替换地选择来自模塑领域的各种其他材料。
被适配于容纳或封装单个芯片的封装可以被称作单芯片封装。本公开的各种方面可以涉及被实施为例如CSP（芯片尺度封装）、WLP（晶片级封装）、eWLP（嵌入式晶片级封装）、嵌入式或Blade封装等等的封装。封装的一个实施例可以包括容纳在外壳中的芯片，其中在外壳的两个表面（例如底表面和侧表面）布置接触端子。在垂直布置中，可以把接触端子布置在外壳的相对表面上，其中例如可以把至少一个接触端子布置在外壳的底面，并且可以把至少一个接触端子布置在外壳的顶面。
在这里公开涉及多芯片封装，其中多芯片封装被理解为包括至少两个芯片。根据各种实施例，所述多个芯片中的每个芯片可以被容纳在单独的外壳中。举例来说，多芯片封装的一个实施例可以包括两个芯片，每个被封闭在诸如CSP之类的单芯片封装中。本公开的各种方面可以涉及除多个单独的单芯片外壳之外不包括任何另外的外壳的多芯片封装。例如，可以没有为了封装芯片的整体以及芯片的多个单独外壳的整体而提供的共同外壳。
当将单芯片封装称为被包括在多芯片封装的一个实施例中时，应当理解，所述描述可以同样适用于被包括在多芯片封装中的多芯片封装。举例来说，三芯片封装的一个实施例可以包括单芯片封装和两芯片封装。
根据多芯片封装的各种实施例，可以把用于内部电互连和/或用于外部耦合的接触端子例如排他地布置在单芯片封装的单独外壳处。多芯片封装的接触平面可以限定几何平面，在其内可以布置所述多芯片封装的一个或多个接触端子。单芯片外壳之一的一个或多个接触端子可以被布置在接触平面内。多芯片封装的实施例可以包括，把两个或更多个单独的单芯片外壳的接触端子布置在共同接触平面内。
根据本公开的各种方面，多芯片封装可以包括多个共同接触平面。举例来说，可以有用于多个芯片的内部互连的接触平面（例如共同接触平面），并且可以有用于将所述多个芯片连接到外部的单独的接触平面（例如共同接触平面）。
根据一个实例，可以把每个实施一个垂直器件的两个单芯片外壳布置成使得，布置在每个外壳的顶面上的接触端子形成所述多芯片封装的共同顶部接触平面，同时布置在每个外壳的底面上的接触端子可以形成所述多芯片封装的共同底部接触平面。
本公开的各种方面涉及在多芯片封装的单独的单芯片外壳之间延伸的互连结构。所述互连结构（在这里偶尔也被称作互连器）可以提供封闭在单独的外壳中的芯片之间的至少一个电耦合。所述互连结构可以提供布置在每个所述单独的单芯片外壳上的接触端子之间的一个或多个电连接。所述电耦合例如可以包括一个或多个导体路径、导线等等，其中可以采用诸如铜或其他金属材料之类的导电材料。
借助于互连结构，可以在多个单芯片外壳之间实现多芯片封装的多个芯片之间的互连，同时在具有共同单个外壳的常规多芯片封装中，可以在所述共同单个外壳内部实现多个芯片之间的互连。
互连器的实施例可以包括附加结构（例如嵌入层），其被适配于下述中的一个或多个：嵌入和/或支持电互连，为多芯片封装提供所期望的机械特性等等。作为仅仅一个说明性的非限制性实例，可以提供引线框。作为另一实例，可以在材料结构上沉积和/或在材料结构内嵌入导线，其中所述附加结构的材料可以是或者可以不是导电的。
根据各种实施例，可以通过提供诸如金属、导电聚合物等等之类的导电材料来实施所述互连器的电互连特性。对于可以具有或者可以不具有绝缘特性的任何附加结构，可以采用下列材料中的一个或多个：PCB材料，层压材料，箔，陶瓷，氧化物材料，引线框材料，和/或常规上被用于例如在单芯片封装的领域内的载体的其他材料。一般来说，常规上例如在电路板级采用的任何材料和/或技术可以被应用于提供互连结构。制造技术例如可以包括电过程、Blade封装技术、芯片嵌入技术等等。
上面讨论的方面可以提供互连结构的机械特性，举例来说，例如在下述的一个或多个中允许弯曲或屈曲的柔性：把多芯片封装安装到载体、PCB（印刷电路板）等等的安装过程，多芯片封装在已安装状态中的操作，其中响应于热条件、机械应力等等，封装的柔性可能是有利的。一般来说，包括互连结构的多芯片封装的机械和/或热特性可以不同于包括用于封闭多个芯片的单个外壳的多芯片封装的机械和/或热特性。举例来说，可以为互连结构选择层压材料以实现与由模塑材料形成的密封剂本体相比具有更高机械柔性的多芯片封装，同时可以为互连结构选择陶瓷材料以实现与由模塑材料形成的密封剂本体相比具有更高机械刚度的多芯片封装。
可以在两个或更多个单芯片外壳之间、上方和/或下方布置互连结构。根据多芯片封装的各种实施例，可以为内部互连提供一个或多个第一共同接触平面，同时可以为外部连接提供一个或多个第二共同接触平面。第一和第二接触平面可以是分开的平面，并且例如可以相对于彼此被偏移和/或旋转。根据一个方面，所述互连结构可以被布置在用于内部互连的共同接触平面处或者与之对准，并且可以被布置成与其他接触平面分开。在另一实施例中，可以把互连结构（其可以是平坦的和/或可以包括弯曲、阶梯、凹陷等等）布置成与共同内部接触平面对准并且与共同外部接触平面对准。
多芯片封装的实施例可以包括单芯片外壳外部的两个接触平面之间的电耦合。根据一个实例，互连结构可以提供这样的平面间耦合，其例如可以包括内部与外部接触平面的耦合。在一个说明性的非限制性实例中，互连器可以提供内部互连，并且可以附加地包括焊球、弯曲部分、或者布置在外部接触平面内的其他连接元件。多芯片封装可以以用于外部连接的单个（共同）接触平面的形式提供二维外部连接，而内部连接可以在三维中实施，例如通过提供一个或多个单独的内部（共同）接触平面和/或所描述的平面间耦合。
本公开的方面涉及多芯片封装的两个单独的外壳（例如单芯片外壳或封装）之间的间隙。所述间隙可以由按照间隔开的关系布置外壳而产生。举例来说，可以沿着共同平面布置外壳，所述共同平面可以与或者可以不与内部或外部共同接触平面相同或平行，以及可以沿着该平面、利用限定其间的间隙的侧向相对位移来布置外壳。
通篇使用的术语“间隙”或类似术语可以被理解为指的是例如一对外壳之间的最小间隙宽度，其中根据一个实例，所述最小间隙宽度可以测量所述两个外壳之间的最小空隙距离。在该实例中，所述间隙可以被测量为彼此面对的一对单芯片外壳的平行表面之间的间距。然而，一般来说，可以根据各种方法中的一种或多种来测量所述间隙。根据另一实例，可以把所述间隙测量为一对外壳的中心到中心分隔距离，其中所述外壳的中心点例如可以是按照几何意义来定义的。
根据本公开的各种方面，多芯片封装可以被适配于高电压应用，这可能要求必须观测接触端子之间的一个或多个爬电距离。在封装的操作期间将预期的最大电压可能要求对应的接触端子之间的最小爬电距离。根据各种实施例，可以根据爬电距离选择下述中的一个或多个：多芯片封装的外壳之间的间隙，在外壳之间延伸的互连器，以及在单独的外壳处的接触端子的分隔。
根据本公开的一个方面，包括两个或更多个单独的单芯片外壳的多芯片封装可以被适配以提供外部接触平面，其与包括共同单个外壳的常规多芯片封装的外部接触平面相同或类似。举例来说，可以以与布置在常规多芯片封装的单个外壳处的接触端子类似的方式，把多芯片封装的两个或更多个单独的单芯片外壳和/或在单独的单芯片外壳处的外部接触端子布置在二维共同接触平面内。
具有容纳多个芯片的单个外壳的常规多芯片封装可以通过在所述外壳处提供具有对应的相互分隔的至少一对接触端子来实施爬电距离。结果，将要观测的爬电距离转换成外壳的最小尺寸。必须相应地选择外壳的结构特性，例如模塑材料的数量或者内部芯片载体的尺寸/范围。例如把具有所需尺寸的引线框提供为芯片载体可能显著地影响封装的成本。
根据本公开的各种方面，在具有单独外壳（例如单芯片外壳）的多芯片封装中，爬电距离的实施可以包括提供单独外壳之间的间隙。根据一些实施例，因此可以独立于爬电距离来选择单芯片外壳的尺寸。例如，所述单芯片外壳可以是CSP、WLP等等。因此可以设计成本效率更高的实施HV应用的多芯片封装。举例来说，实施爬电距离的需要对于所需的模塑材料的总数量、所需的载体尺寸（例如所需的引线框尺寸）等等具有较小的影响。
爬电距离例如可以代表PCB或其他载体上的多芯片封装的接触点之间的所期望的距离。因此，对于类似的应用可以把由具有单个共同多芯片外壳的多芯片封装实施的爬电距离和由具有两个或更多个单芯片外壳的多芯片封装实施的爬电距离选择成是类似的。
从例如多个单芯片封装组装多芯片封装允许可以单独地考虑和优化关于实施一个或多个爬电距离、实施所需散热、实施所期望的机械特性（例如封装的柔性）、实施所期望的电特性（例如接触端子的类型和布置）等等的要求。举例来说，可以通过互连结构桥接两个单芯片外壳之间的间隙，其中例如在封装材料的数量、提供散热和/或其他机械或热特性方面，与常规多芯片封装的单个共同外壳相比可以降低关于所述互连结构的要求。
互连结构可以被设计成实施各种各样的要求。举例来说，互连器的一个或多个特性（例如机械、热和电特性）可以被选择成类似于PCB的特性，或者可以被选择成不同的。举例来说，所述互连器可以被设计成比PCB更具柔性或者比PCB更具刚性。根据本公开的各种实施例，互连结构例如可以被设计成用于实施所期望的爬电距离和用于实施芯片之间的所期望的电耦合，而诸如热要求（例如散热要求）之类的其他要求主要被指派给多芯片封装的其他部件（例如单芯片外壳）。
通过基于芯片的封装来实施电路可以包括将所述电路划分成单独的电路部分，其中每个电路部分被实施在单独的芯片上。然后可以单独地封闭多个芯片，使得例如所述封装包括多个单芯片外壳。根据本公开的各种方面，所述单独的芯片例如可以实施单独的电压范围，其中通过实施爬电距离来实施电压范围之间的隔离，这可以包括例如把单芯片外壳布置成其间具有间隙。
在单独的芯片上实施电压范围允许在低电压（LV）芯片的基础上实施HV应用，其中LV芯片例如可以通过具有小覆盖区的多个半导体元件实施复杂逻辑。
可以为低电压差指派共同接触平面。举例来说，实施内部共同接触平面的互连器可以为多个芯片提供共同的电压基础（例如接地）。可以为高电压差指派共同接触平面，这可以包括把具有低电压差的一组接触端子布置在所述接触平面的一个区域内，同时把另一组接触端子布置成与之具有距离（例如爬电距离）。代表低电压差的接触平面和代表高电压差的接触平面可以被布置成彼此分开。举例来说，在包括具有顶和底表面的多个功率芯片的多芯片封装中，可以为高电压差提供底部共同接触平面，同时可以为低电压差提供顶部共同接触平面。
本公开的各种方面可以包括，在多芯片封装的两个外壳之间限定的间隙可用于在其中布置另外的半导体元件、器件、封装等等。举例来说，可以把一个或多个有源或无源半导体元件布置在PCB上，使得它们适合于所述间隙，其中可以在多芯片封装之前或之后安装所述一个或多个元件。附加地或替换地，可以例如用填充材料来部分地或完全填充多芯片封装的两个外壳之间的间隙。
图1是示出可以实施HV应用（举例来说，例如功率转换器、AD/DC转换器、镇流器、灯镇流器等等）的电子器件的一个实例100的电路图。
电子器件100的输入级102可以实施整流部件，并且可以被适配于接收例如85伏特到265伏特之间的AC。电感器104、功率晶体管106、功率二极管108和电容器110可以形成HF开关部件，其可以在例如40kHz到60kHz或更高的范围内的开关频率下操作。半导体器件112和半导体器件114中的每个可以包括功率晶体管与功率二极管的组合。器件112和114可以与另外的半导体元件（例如电感器116和电容器118）相结合来协作操作，以实施被配置成用于DC输出的转换器100的另一整流部件。器件100的输入功率和/或输出功率可以处在例如18瓦特到200瓦特的范围内。
功率转换器100可以实施一个或多个功率封装（例如多芯片封装）。举例来说，功率封装120在图1中用虚线被指示为包括功率晶体管106和功率二极管108。根据一个实施例，晶体管106可以被实施在第一芯片上，并且二极管108可以被实施在第二芯片上。功率封装122和功率封装114可以分别实施晶体管/二极管组合112和114。晶体管106、112和114中的一个或多个例如可以被实施为p沟道FET（场效应晶体管）。根据一个实施例，功率封装120、122和124中的每个可以被实施为多芯片封装或多芯片模块（MCM）。
示例性地参照功率封装120，在器件100的操作期间，（例如在节点128与130之间）例如在功率二极管108的阳极A与阴极C之间和/或在晶体管（开关）106的漏极D与源极S之间可能出现高电压。
图2示意性地示出多芯片封装的一个实例200。封装200包括第一芯片202和第二芯片204，其中第一芯片202被容纳在第一外壳206中，并且第二芯片204被容纳在单独的第二外壳208中。封装200可以是图1的封装120、122和124中的一个或多个的实施。举例来说，当多芯片封装200实施图1的功率封装120时，芯片202和204可以分别实施功率半导体元件106和108。
图2中的第一和第二外壳206和208被布置成具有侧向间隔开的关系，并且从而在其间限定间隙210。互连结构212跨越间隙210，并且把第一芯片202和第二芯片204彼此电耦合。分别在外壳206和208处提供接触端子214和216。互连结构212在端子214与216之间建立电接触。举例来说，互连结构212可以包括诸如金属之类的导电材料。
如图2中所示，互连结构212具有对应于间隙210但是与间隙210不相同的尺寸218。具体来说，互连器212略短于间距210，其中尺寸218足以用于互连端子214和216，即可以选择尺寸218以便建立可靠的电连接。根据其他实施例，互连结构的尺寸也可以大于两个芯片外壳之间的间隙。
图3利用多芯片封装的一个实施例300示出本公开的各种方面。封装300可以是前面的附图的封装120、122、124、200中的一个或多个的实施。封装300包括容纳在第一外壳304中的第一芯片302和容纳在第二外壳308中的第二芯片306。外壳304和308被布置成在其间具有间隙310。互连结构312跨越间隙310并且被配置成电耦合芯片302和306，正如通过电连接314示意性地指示的那样。
在每个外壳304和308处分别提供接触端子316和318以用于外部连接，其中端子316和318不限定共同接触平面，而是被单独地适配于与其他部件或载体的连接。端子316与318之间的距离320可以代表例如可能根据特定HV应用已经选择的所期望的爬电距离。多芯片封装300是其中外壳304与308之间的间距310与爬电距离320有关但是并不与之相同的配置的另一实例。代之以，间距或间隙宽度310还取决于诸如端子316、318的位置和布置，外壳304、308的尺寸等等之类的特性。应当注意，如图3中所示的间距310可以代表外壳304与308之间的最小间隙宽度。
芯片302和306以及外壳304和308在图3中分别被示出为垂直器件，即在相对表面上被接触。举例来说，芯片302在相对表面（即顶表面322和底表面324）上被接触，外壳304在相对表面（即顶表面326和底表面328）上被接触，芯片306在相对表面（即顶表面330和底表面332）上被接触，并且外壳308在相对表面（即顶表面334和底表面336）上被接触。
图4利用多芯片封装的一个实施例400示出本公开的各种方面。封装400可以是前面的附图的封装120、122、124、200和300中的一个或多个的实施。封装400包括分别被封闭在外壳406和408内的第一芯片402和第二芯片404。单芯片外壳406和408被布置在载体412上并且具有由图4中的间隙宽度或间距410所指示的间隙。封装400还包括互连结构414，其跨越间隙410并且经由提供在外壳406和408处的接触垫416和418把芯片402和404电耦合。封装400还包括用于到例如载体412的导体路径424和426的外部连接的接触端子420和422。
外壳406和408都被配置为垂直器件，其中接触垫416和418分别被布置在其顶面428和430上以用于经由互连器414互连芯片402和404，而接触引线420和422分别经由底表面432和434提供外部连接。外壳406和408的接触垫416和418遵守同一个（即共同的）内部接触平面436。因此，封装400包括平面436以作为用于芯片402和404的内部互连的共同接触平面。此外，外壳406和408的接触引线420和422都遵守同一个（即共同的）外部接触平面438。因此，封装400包括平面438以作为用于封装400的外部连接的共同接触平面。
关于封装400的外部连接，提供共同外部接触平面438允许以与仅具有单个共同外壳的常规多芯片封装大致相同的方式把封装400安装到诸如载体412之类的载体上。举例来说，接触引线420和422可以被实施为类似于常规封装的引线。在载体412处的接触点442与444之间的间距440例如可以代表所期望的爬电距离。间距440被表示在接触引线420与422之间。因此，当与常规封装相比时，载体412例如关于接触点442和444不需要特别适配于包括多个单芯片外壳406和408的多芯片封装400。
为了布置具有相互间距440的端子420和422，例如可以相应地选择间隙宽度410。举例来说，可以选择外壳406与408之间的分隔空间410以得到端子距离440，这取决于外壳406和408的给定侧向尺寸、接触端子420和422的布置和配置等等。
互连结构414可以被设计成支持芯片402和404的电互连，为封装400提供所期望的机械特性等等。互连结构414例如可以包括与引线框类型的结构相同或类似的一个或多个金属结构。
互连器414在图4中被示出为部分地覆盖外壳406和408的顶表面428和430。因此，对于示例封装400，互连器414的尺寸446可以大于外壳406与408之间的间隙410，但是小于爬电距离440。虽然一般来说互连器的尺寸可能既不等于多芯片封装的单芯片外壳之间的分隔空间也不等于爬电或隔离距离，但是可以以与上面对于间隙宽度410所描述的类似方式计算互连器414的所需尺寸446。举例来说，范围446可以取决于所期望的爬电距离440、间隙宽度410、接触垫416和418的尺寸和布置等等。
半导体元件448被布置在外壳406与408之间的间隙410内。元件448可以与封装400分开，即可以不形成封装400的一部分。元件448可以与或者可以不与载体412和/或封装400电耦合。元件448可以包括一个或多个无源半导体元件，其例如包括电阻器、电感器或电容器，和/或可以包括一个或多个有源半导体元件，例如单芯片封装、CSP、WLP等等。例如利用图4所示的在多芯片封装的单独的单芯片外壳之间提供的间隙中布置另外的半导体元件或部件在载体、衬底、PCB等等上的部件的组装方面提高设计灵活性。举例来说，可以增大载体上的部件密度。
图5A和5B在部分透明的侧视图（图5A）和顶视图（图5B）中示意性地示出多芯片封装500。封装500可以是图1的封装120、122、124中的一个或多个的实施。封装500包括容纳在外壳504中的至少一个芯片502以及容纳在外壳508中的至少一个芯片506。每个单独的单芯片外壳504和508可以被实施为例如CSP、WLP等等。外壳504和508被侧向地并排布置并且具有间距510。互连结构512分别在外壳504和508的顶表面514和516上方延伸，并且从而跨越其间的间隙510。
结构512例如可以包括层压材料513。多个导线518提供第一芯片502与第二芯片506的电耦合。如在图5B中可以最佳地看出，导线518中的每个可以包括导电路径520，其连接被布置成用于与外壳504和508的对应接触垫建立接触的接触区域522。导线518可以由一种或多种导电材料（例如金属，比如铜）制成。导线518可以被嵌入在层压材料513内，如图5A中所示，或者在一个替换实施例中可以被布置在互连结构的表面处。还可以考虑这些选项的组合。除了层压材料之外，还可以考虑箔或其他电介质衬底以用于嵌入或者以其他方式支持诸如线518之类的导线。
芯片502和506以及外壳504和508是垂直器件。虚线524、525指示通路（via），其可以贯穿外壳504和508以用于允许与管芯502和506的接触。外壳504和508遵守共同顶部接触平面526和共同底部接触平面528，后者由在外壳504处的多个接触端子530和在外壳508处的多个接触端子532限定。端子530和532可以被实施为外壳504和508的底表面534和536处的焊球。借助于沿着共同接触平面528布置的接触端子530和532，可以建立到诸如PCB之类的平面载体的电连接。共同接触平面526可以允许诸如结构512之类的平面互连结构的成本高效的提供。
包括芯片502的外壳504、由填充通路524的导电材料540形成的顶部接触垫538、以及底部接触球530可以被实施为单芯片封装542。类似地，包括芯片506的外壳508、由填充通路525的导电材料546的上表面形成的顶部接触垫544、以及底部接触球532可以被实施为单芯片封装548。举例来说，封装542和/或548可以被实施为CSP、WLP等等，其中与例如功率芯片相比，电路部件的数目和密度相对较大。虽然对应的逻辑封装、IC封装等等例如在散热、电隔离等等方面可以被适配于仅仅LV应用，但是例如基于上面讨论的电路划分以及为每个芯片指派特定电压范围的构思，具有逻辑芯片502和506的封装500仍然可以被采用以用于HV应用。
作为一个特定实例，封装500可以实施例如用于图1中的功率晶体管106、112或114的栅极的栅极驱动器。漏极-源极电压可以处在几百伏特的范围内。驱动栅极-源极电压可以处在几十（several tenth）伏特的范围内。封装500可以相应地被配置成用于在不同的电压范围内操作芯片502和506。举例来说，芯片502可以***作在高电压范围内，例如在500伏特与600伏特之间的电压范围内，而芯片506可以***作在低电压范围内，例如在0伏特与100伏特的电压范围内。因此，各对接触球530之间的电压差或者各对接触球532之间的电压差可以小于或等于100伏特，而一对接触球530和接触球532之间的电压差可以大于100伏特，并且例如可以大于500伏特。
因为封装500可以以这种方式被用于HV应用，所以必须相应地选择外壳504与508之间的间隙宽度510，也就是使得接触件530和接触件532可以间隔开足够的最小隔离距离（爬电距离）以用于爬电余隙。正如参照前面的附图已经讨论的那样，封装500的单芯片外壳之间的间距510可以小于例如在PCB上的接触点之间所测量的爬电距离。无论如何，外壳之间的间距（例如图5A中的间距510）在这里有时自身被简称为“隔离距离”。
外壳504和508中的一个或这二者可以由诸如环氧树脂或聚酰亚胺或其合成物之类的密封剂材料形成。所述密封剂材料可以附加地包括填充材料，举例来说，例如氧化物微粒、玻璃或碳的纤维等等。
互连结构512例如可以由聚合材料、聚酰亚胺材料、一个或多个聚酯膜等等制成，其中可以在其中嵌入导线518。互连结构512可以被配置成柔性的或刚性的，并且例如可以被配置成实现所期望的机械稳定性，以用于储存和装运、安装、和/或封装500在已安装状态中的操作。
图6A和6B在部分透明的侧视图（图6A）和顶视图（图6B）中参照示例性多芯片封装600示出本公开的各种方面。封装600可以是在上文描述的封装120、122、124中的一个或多个的实施。在下面没有明确提到的封装600的方面可以被假定为类似于例如图5的封装500的对应方面，除非另有明确的说明。
多芯片封装600包括作为单芯片封装604的一部分的芯片602，芯片602被封闭在封装604的外壳606中。封装600还包括作为单芯片封装610的一部分的芯片608，芯片608被封闭在封装610的外壳612中。封装610可以被实施为WLP，例如WLB（晶片级球栅阵列），而封装604被实施为eWLB（嵌入式晶片级球栅阵列）并且因此包括扇出区域614，这将在下面被更详细地描述。互连结构616经由导线618提供芯片602和608的电耦合。
封装604和610被布置成其间具有间距620，其可以被选择成使得在封装604的接触端子622与封装610的接触端子624之间建立最小隔离距离628以用于意图的HV操作。注意，爬电距离628在图6A中被指示为一对接触件622、624的中心到中心分隔。可以附加地或替换地使用测量爬电距离的其他方式。
单芯片封装610的接触件624被布置在芯片608下方，即封装610的底表面626对应于芯片608的覆盖区（扇入）。单芯片封装604的接触件622可以被布置在芯片602下方，和/或可以被布置在扇出区域614中，即封装604的底表面627大于芯片602的覆盖区。由于外壳606与612之间的间距620主要取决于爬电距离628并且因此主要取决于接触件622与624之间的所期望的最小分隔，因此封装604、610的类型或设计（例如扇入设计或扇出设计）并不是头等重要的。因此，附加地或替换地，可以采用其他封装类型。
互连结构616的尺寸630和导线618的尺寸632都大于扇出封装604和扇入封装610之间的爬电距离628和间距620。如由图6B中的虚线636所示，互连器616部分地在封装604的顶面634上方延伸，从而实质上覆盖芯片602上方的顶部接触区域。根据其他实施例，互连结构可以在更小或更大程度上覆盖具有扇出区域的封装的顶表面，并且可以例如完全地覆盖顶表面。
图7A和7B在部分透明的侧视图（图7A）和顶视图（图7B）中借助于多芯片封装700示出本公开的各种方面。封装700可以是图1的封装120、122、124中的一个或多个的实施。
多芯片封装700包括功率芯片封装702和704，其中单芯片封装702可以实施功率二极管，以及单芯片封装704可以实施功率晶体管。封装702可以包括芯片706、顶表面709上的阳极接触件708和底表面711上的阴极接触件710、以及外壳712。封装704可以包括嵌入在外壳716内的芯片714、底表面721上的栅极接触件718和源极接触件720、以及顶表面723上的漏极接触件722。
互连结构724在封装702和704的顶表面709、723上方延伸，并且包括导电层726，所述导电层726包括接触端子728和730以用于电耦合到封装702的阳极接触件708和封装704的漏极接触件722。导电层726可以包括诸如金属之类的导电材料。导电层726被嵌入其中的材料732例如可以包括陶瓷材料和/或与例如常规多芯片封装的单个多芯片外壳相比具有高刚度或硬度的其他材料。这样，可以建立用于多芯片封装700的刚性特性。导电层726例如可以通过电沉积形成。
通过其固定到结构724，单芯片封装702和704被布置成在相应的外壳712与716之间具有间距734。示例性地参照例如在图1中被示出具有功率二极管108和功率晶体管106的配置，二极管702的阴极接触件710与晶体管704的源极接触件720之间的电压差可以是大约几百伏特。例如在可以把多芯片封装700安装到其上的载体上，对于爬电余隙必须观测到适当的隔离距离（爬电距离）。必须相应地选择间距734。作为一个实例，对于大约500伏特的电压，可能必须观测到3毫米或更大的爬电距离，这对于图7A和7B中所示的芯片尺度单芯片封装702和704的配置可以转换成相同值的间距734。用于间距或间隙宽度734的示例值包括至少1毫米或者至少5毫米或者至少1厘米的值。
封装702的接触件710以及封装704的接触件720和718被布置在用于封装700的外部连接的共同接触平面736内。关于晶体管封装704，源极720和栅极718电极可以代表具有例如小于100伏特的电压差的LV接触区域738，而漏极722电极可以形成用于正如例如可以实施在PFC（功率因数补偿）级中的HV开关（晶体管）的子模块704中的HV接触区域739。
二极管封装702（其可以被实施为例如SiC二极管）可以被布置成使得阳极接触件708经由连接器726与晶体管704的漏极722电耦合。可能希望把所有到外部的连接提供在共同的二维接触平面736内。为了使得阳极接触件708可以存在于接触平面736内，导电层726包括用于从由电极708和722限定的共同内部接触平面752桥接到外部接触平面736的延伸742。延伸742可以包括接触部分744，其在示例封装700中被示出为包括经由接触区域748连接到延伸742的焊球746。
可以经由二维共同接触平面736实现到外部的连接。内部互连也被布置在共同平面内，即内部接触平面752。内部互连的二维布置可以允许例如作为平面或层类型结构的互连结构724的成本高效的制造。可以在互连器724的制造过程和/或多芯片封装700的制造过程期间把导电层726嵌入在其中。
在一方面的接触件746与另一方面的接触件710、720和718中的一个或多个之间可能出现例如几百伏特的高电压差。为了建立对应的爬电距离，在二极管702的阳极接触件746与阴极接触件710之间提供分隔750。举例来说，间距或间隙750可以具有至少1毫米或者至少5毫米或者至少1厘米的宽度。间距750可以被选择成与间距734相同，或者可以更大或更小。注意，外壳（例如单芯片外壳）和/或诸如球746之类的桥接结构之间的多个间隙或间距可以互不相同，即使在必须实施同一爬电距离的情况下也是如此，这是由于下述事实：必须取决于外壳尺寸、在外壳处的接触端子布置等等来选择所述间隙或间距。
图8在部分透明的侧视图中示意性地示出多芯片封装的一个实施例800。封装800可以是在上文描述的封装120、122、124中的一个或多个的实施。在下面没有明确提到的封装800的方面可以被假定为类似于例如图7A、7B的封装700的对应方面，除非另有明确的说明。
多芯片封装800实施包括分别容纳芯片806和808的单芯片功率二极管封装802和单芯片功率晶体管封装804的功率封装。封装802和804分别包括外壳810和812，其被布置成具有侧向间距814。互连结构816包括导电金属板818，其具有用于把芯片806和808彼此电耦合的接触区域820和822。
单芯片封装802和804的接触端子824、826和828被布置在外部共同接触平面830内。为了使得封装802的接触件832和/或封装804的接触件834可以存在于外部接触平面830内，金属板818包括延伸836，其具有桥接由接触件820和822限定的内部接触平面838与外部接触平面830的桥840。桥840被实施为板818的弯曲部分或曲线部分，并且被适配于与可以把封装800安装到其上的载体建立电接触。
桥840或图7A、7B的焊球746是多芯片封装的分开的内部和外部接触平面之间的电互连的示例性实施。桥840可以被布置成与封装800的单芯片外壳802、804中的一个或多个具有分隔842。距离842可以例如提供爬电距离（其类似于上面参照球746与外壳712之间的分隔750对于封装700所讨论的内容）的实施。分隔814和842可以被选择成类似的，或者可以选择成不同的。
互连结构816可以包括嵌入导电板818的层844。层844例如可以被实施为层压材料、箔等等。根据一个实施例，可以用一种或多种电绝缘材料来制造层844。互连结构816可以具有刚性或柔性特性，这取决于诸如板818和/或嵌入层844的材料和厚度之类的特性。
根据一些实施例，可以在制造封装800的过程之前的单独过程中制造互连结构816。根据其他实施例，互连结构816在组装多芯片封装800的过程内形成。举例来说，可以在第一步骤中提供金属板818，可以在第二步骤中把外壳802和804安装到其上，并且可以在第三步骤中把板818连同外壳802、804的邻近部分嵌入在嵌入层844内。
图9是参照制造多芯片封装的过程900示出本公开的各种方面的流程图。虽然方法900被示出为包括步骤902到908的特定序列，但是根据其他实施例，可以改变所述步骤序列和/或可以彼此并行地执行两个或更多个步骤。可以执行附加的步骤，和/或其他步骤可以替代步骤902到908中的一个或多个。
参照图10A到10E来描述过程900。在步骤902中，提供芯片1002并且将其容纳在外壳1004中（图10A）。在步骤904中，提供另一芯片1006，其被容纳在外壳1008中（图10B）。根据各种实施例，外壳1004和1008例如可以包括单芯片封装，例如CSP、WLP等等。芯片1002和1006可以属于一种特定类型，例如二者可以都实施二极管、晶体管、功率二极管、功率晶体管等等。替换地，芯片1002、1006可以属于不同类型；例如，芯片1002可以实施功率二极管，并且芯片1006可以实施功率晶体管。芯片1002、1006可以在一个过程中被制造，或者可以在不同过程中被制造。外壳1004、1008可以在一个过程中被制造，或者在不同过程中被制造。制造芯片1002、1006和/或外壳1004、1008的过程可以与过程900分开。
在步骤906中，外壳1004和1008被布置成侧向间隔开的关系，从而在外壳1004与外壳1008之间限定间隙1010（图10C）。可以参照互连结构1012并且具体来说例如参照其所期望的单芯片放置区域1014和1016来执行放置。所述布置例如可以包括采用诸如拾放、其他SMT（表面安装技术）放置过程、从封装领域、PCB领域获知的放置过程等等之类的技术。虽然在附图中没有示出，但是可以采用某种倒装技术。
根据步骤908，芯片1002和1006通过互连结构1012电耦合，所述互连结构1012被配置成跨越外壳1004与1008之间的间隙1010（图10D）。可以相对于互连结构1012的导线1018布置外壳1004和1008以用于电耦合。步骤908可以包括例如用层1020至少部分地填充间隙1010（图10E）。层1020可以由电绝缘材料制成，例如以用于将电连接1018与环境绝缘。
根据一个实施例，层1020可以由诸如b阶材料之类的热固材料形成。取代在放置和安装外壳1002和1004之后形成层1020，还可以在放置和/或安装单芯片外壳之前或者与之并行地形成这样的层。
可以根据多芯片封装1000的所期望的应用来选择互连结构1012的柔性。举例来说，可以把柔性选择成类似于PCB的柔性，或者比PCB更具柔性（例如通过借助于箔的适当层压来实施结构1012），或者比PCB更具刚性（例如通过借助于陶瓷材料来实施结构1012）。可以对于外壳1004、外壳1008和互连结构1012中的每个单独地选择和优化诸如柔性之类的机械特性，这取决于所期望的应用。
注意，互连结构的电连接、导线、导体路径等等可以主要根据所期望的电连接特性来设计，而其他特性（例如诸如散热特性之类的热特性）可以具有次要的重要性。举例来说，可以根据所期望的散热特性来设计单芯片封装。如果例如对于电互连采用诸如铜之类的金属材料，则由于铜的导电性高于导热性，因此与常规多芯片封装布局相比，可以把导电路径或类似结构设计得更小和/或更薄。举例来说，互连结构的导线可以被或者可以不被设计成用于高电流；根据各种实施例，所述导线可以被设计成用于高电压但是仅仅用于低电流。
根据本公开的各种方面，多芯片封装的两个或更多个单芯片封装或外壳可以不被封装在另一额外的外壳内。例如可以通过下述来实现对于互连结构的导电部分的所期望的电绝缘：用绝缘层覆盖所述导电部分，把所述导电部分嵌入在诸如适当的层压材料之类的绝缘材料内等等。例如通过向互连结构提供适当的机械特性，可以实现多芯片封装的所期望的机械稳定性。可以通过相应地设计单芯片封装来控制散热特性。出于这些原因中的一个或多个，可以不需要另外的封装，并且因此可以出于成本原因而将其省略。
根据一个实例，第一常规封装可以包括封装在例如由对应数量的模塑材料形成的单个共同外壳内的单个芯片或多个芯片。该第一封装可以与具有类似的电功能的第二多芯片封装相比，其中第二封装包括多个芯片以及由例如包括引线框的互连结构进行电互连的对应数目的单芯片封装。用于封装第二封装的多个芯片并且可选地封装互连结构的封装（例如模塑）材料的数量可以少于第一封装的封装材料的数量，特别是在下述情况下：爬电距离在第一封装的情况下由所述单个共同外壳的尺寸实施，并且在第二封装的情况下由互连结构的尺寸实施。
爬电距离的实施例如可以涉及把电路划分成两个或更多个电路部分，从而可以通过电路部分的对应的互相分隔来建立所需的爬电距离。每个电路部分可以包括单个芯片或多个芯片、IC等等，其中每个单独的电路部分可以被容纳到单独的外壳中。用于HV应用的爬电距离例如可以被实施在外壳（例如单芯片封装）的电互连的层级，这应当被理解成可以独立于任何外壳或其他密封剂来实施爬电距离。
结果，多芯片封装（多芯片模块）可以包括在操作中具有例如大于100伏特或者大于200伏特或者大于400伏特的电压差的至少两个子封装（子模块），其中子封装通过HV互连结构来互连。
在包括多个单芯片外壳的多芯片封装中，可以在单芯片外壳之间提供具有适当间隙宽度的间隙，正如在这里利用各种实例所示的那样，以便例如实施爬电距离。因此，所述单芯片外壳中的一个或多个的设计可以例如忽略爬电距离方面并且可以集中于其他要求，从而可以例如关于所封闭的芯片的机械保护、散热、成本高效的制造等等来优化单芯片外壳。举例来说，单芯片外壳的大小或尺寸可以不实施爬电距离。根据一个实施例，单芯片外壳的最大尺寸（例如其长度或宽度）可以小于将要实施的爬电距离。
例如通过相应地设计互连结构，多芯片封装的机械特性（例如其柔性）可以在宽范围内变化。
结果，与包括例如通过模塑本体实施的单个外壳的常规封装相比，更多的设计选项是可用的。
虽然已经示出并描述了本公开的各种方面，但是在不背离所附权利要求书的范围的情况下可以对其做出修改。特别关于由上面描述的部件或结构（组件、器件、电路、***等等）所执行的各种功能，除非另有指示，否则用来描述这样的部件的术语（包括对“装置”的提及）意图对应于执行所描述的部件的指定功能（例如其在功能上是等同的）的任何部件或结构，尽管其在结构上不等同于在这里所示的示例性实施中执行所述功能的所公开的结构。
如在这里所使用的，就在详细描述或权利要求书中使用诸如“包括”、“具有”、“具有”或其变型之类的术语而言，应当理解这样的术语意图以类似于术语“包括”的方式而是包含性的。术语“示例性”或其变型意图仅仅表示一个或一个实例，而不是根据任何给定标准的最佳或最优实例。
虽然可能已经相对于几个实施中的仅仅一个描述了本公开的一个实施例的特定特征或方面，但是正如可能对于任何给定或特定应用所期望的并且有利的那样，可以将这样的特征或方面与其他实施的一个或多个其他特征或方面相组合。
虽然在这里已经示出并描述了特定实施例，但是本领域普通技术人员将认识到，在不背离本公开的范围的情况下，鉴于所示出并描述的特定实施例，可以做出许多修改、执行适配并且实施变型。相应地，意图是在这里所讨论的特定实施例的任何这样的修改、适配和变型都被权利要求书的范围覆盖，并且本发明仅由权利要求书的范围来限定。

Claims (25)

1. 一种多芯片封装，包括：
容纳在第一外壳中的第一芯片；
容纳在第二外壳中的第二芯片，其中第一外壳和第二外壳被布置成在第一外壳与第二外壳之间限定第一间隙的侧向间隔开的关系；
跨越第一外壳与第二外壳之间的第一间隙并且把第一芯片与第二芯片电耦合的互连结构；
在第一外壳的底面处的第一接触端子；以及
在第二外壳的底面处的第二接触端子，第一和第二接触端子能够由所述多芯片封装外部的部件接近。
2. 根据权利要求1所述的多芯片封装，其中，第一芯片是垂直器件。
3. 根据权利要求2所述的多芯片封装，其中，第二芯片是垂直器件。
4. 根据权利要求1所述的多芯片封装，其中，第一外壳具有顶面并且第二外壳具有顶面，以及其中所述互连结构至少部分地在第一外壳的顶面上方和在第二外壳的顶面上方延伸。
5. 根据权利要求1所述的多芯片封装，其中，第一接触端子和第二接触端子被布置在共同接触平面内。
6. 根据权利要求5所述的多芯片封装，其中，所述互连结构包括延伸到所述共同接触平面的接触部分。
7. 根据权利要求6所述的多芯片封装，其中，所述接触部分包括弯曲部分或焊球。
8. 根据权利要求7所述的多芯片封装，其中，所述接触部分以及第一外壳和第二外壳中的至少一个被布置成在所述接触部分与第一外壳和第二外壳中的所述至少一个之间限定第二间隙的侧向间隔开的关系，其中第二间隙具有至少1毫米的间隙宽度。
9. 根据权利要求8所述的多芯片封装，其中，利用填充材料至少部分地填充第一间隙和第二间隙中的至少一个。
10. 根据权利要求1所述的多芯片封装，其中，第一接触端子和第二接触端子中的至少一个包括焊球或接触垫。
11. 根据权利要求1所述的多芯片封装，其中，所述多芯片封装被配置成在第一接触端子与第二接触端子之间的大于100伏特的电压差下进行操作。
12. 根据权利要求1所述的多芯片封装，其中，所述互连结构包括引线框。
13. 根据权利要求1所述的多芯片封装，其中，所述互连结构包括陶瓷衬底。
14. 根据权利要求1所述的多芯片封装，其中，所述互连结构包括电介质衬底。
15. 根据权利要求1所述的多芯片封装，其中，第一芯片包括功率晶体管和/或功率二极管。
16. 根据权利要求1所述的多芯片封装，其中，第二芯片包括功率晶体管和/或功率二极管。
17. 根据权利要求1所述的多芯片封装，其中，第一外壳包括密封剂，所述密封剂包括从由下述构成的组中选择的一种或多种密封剂材料：聚合材料，环氧树脂材料，聚酰亚胺材料，填充材料，纤维材料，碳纤维材料，玻璃纤维材料，以及包括氧化物微粒的材料。
18. 根据权利要求17所述的多芯片封装，其中，第二外壳包括密封剂，所述密封剂包括从由下述构成的组中选择的一种或多种密封剂材料：聚合材料，环氧树脂材料，聚酰亚胺材料，填充材料，纤维材料，碳纤维材料，玻璃纤维材料，以及包括氧化物微粒的材料。
19. 根据权利要求1所述的多芯片封装，其中，第一间隙具有至少1毫米的最小间隙宽度。
20. 根据权利要求1所述的多芯片封装，其中，所述互连结构是柔性的。
21. 根据权利要求1所述的多芯片封装，其中，所述互连结构是刚性的。
22. 一种多芯片封装，包括：
容纳在第一外壳中的第一芯片；
容纳在第二外壳中的第二芯片，其中第一外壳和第二外壳被布置成在第一外壳与第二外壳之间限定间隙的侧向间隔开的关系；
被配置成跨越第一外壳与第二外壳之间的所述间隙并且把第一芯片与第二芯片电耦合的互连结构；以及
在第一外壳处的第一接触端子和在第二外壳处的第二接触端子，其中所述多芯片封装被配置成在第一接触端子与第二接触端子之间的大于100伏特的电压差下进行操作。
23. 根据权利要求22所述的多芯片封装，其中，所述多芯片封装被配置成在第一接触端子与第二接触端子之间的大于400伏特的电压差下进行操作。
24. 一种制造多芯片封装的方法，所述方法包括：
把第一外壳和第二外壳布置成侧向间隔开的关系从而在第一外壳与第二外壳之间限定间隙，第一外壳容纳第一芯片并且第二外壳容纳第二芯片；以及
利用被配置成跨越第一外壳与第二外壳之间的所述间隙的互连结构把第一芯片与第二芯片电耦合。
25. 根据权利要求24所述的方法，其中，所述互连结构被布置成至少部分地在第一外壳的顶面上方和在第二外壳的顶面上方延伸。
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