CN103412216B - 静电放电检测电路及处理*** - Google Patents

Abstract

一种静电放电检测电路及处理***，所述静电放电检测电路及处理***包括：采样单元、放大器单元和电压调节单元，其中，所述采样单元适于采样第一电源线和第二电源线上的电压以输出控制电压，所述第一电源线提供的电压高于所述第二电源线提供的电压；所述放大器单元适于在所述控制电压大于所述放大器单元的阈值电压时输出的检测信号为第一检测信号，在所述控制电压小于所述放大器单元的阈值电压时输出的检测信号为第二检测信号；所述电压调节单元适于调节所述放大器单元的阈值电压。本发明提供的静电放电检测电路能够加宽静电放电检测电路的检测范围，能够用于静电电压较小的***级芯片内部的检测。

Description

静电放电检测电路及处理***

技术领域

本发明涉及静电放电技术领域，特别涉及一种静电放电检测电路及处理***。

背景技术

静电放电（ESD，Electro-StaticDischarge）是造成大多数电子组件或电子***受到过度电性应力破坏的主要因素，这种破坏会导致半导体器件永久性的损坏，从而导致集成电路功能的失效。而对于***级芯片，芯片内部电源线上由静电放电产生的静电电压比发生静电放电位置的静电电压要小得多，静电放电引起的芯片失效是逻辑电路运行状态紊乱，而不是直接破坏内部器件。因此，通常采用静电放电检测电路来检测***级芯片的静电放电，并输出检测信号，通过静电放电处理***根据检测电路输出的检测信号对静电放电事件进行处理。

图1是现有的一种静电放电检测电路的电路图。参考图1，所述静电放电检测电路包括二极管组11和电阻R。所述二极管组11包括多个串联的二极管，第一个二极管D1的阴极适于连接第一电源线Vdd，最后一个二极管Dn的阳极连接所述电阻R的第一端；所述电阻R的第二端适于连接第二电源线Vss，所述第二电源线Vss提供的电压低于所述第一电源线Vdd提供的电压。所述电阻R的第一端作为所述静电放电检测电路的输出端，适于输出检测信号V1。

当所述第一电源线Vdd上发生静电放电时，所述二极管组11中的所有二极管被击穿，有电流经过所述电阻R，使所述检测信号V1由低电平信号切换为高电平信号。

然而，只有在所述第一电源线Vdd上发生静电放电产生的静电电压大于所述二极管组11中所有二极管的击穿电压之和时，才能将所述二极管组11中的所有二极管击穿，输出高电平的检测信号V1。因此，所述静电放电检测电路不能检测较小的静电电压，检测范围较窄。

更多关于静电放电检测的技术方案可以参考公开号为CN101650394A、发明名称为“静电放电检测装置”的中国专利申请文件。

发明内容

本发明解决的是现有的静电放电检测电路检测范围窄的问题。

为解决上述问题，本发明提供一种静电放电检测电路，包括采样单元、放大器单元和电压调节单元，其中，所述采样单元适于采样第一电源线和第二电源线上的电压以输出控制电压，所述第一电源线提供的电压高于所述第二电源线提供的电压；所述放大器单元适于在所述控制电压大于所述放大器单元的阈值电压时输出的检测信号为第一检测信号，在所述控制电压小于所述放大器单元的阈值电压时输出的检测信号为第二检测信号；所述电压调节单元适于调节所述放大器单元的阈值电压。

可选的，所述放大器单元包括栅极相连的第一PMOS管和第一NMOS管；所述第一PMOS管的栅极适于接收所述控制电压，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接并作为所述放大器单元输出所述检测信号的输出端。

可选的，所述电压调节单元包括由至少一个PMOS管构成的PMOS管组，所述PMOS管组中的PMOS管成串联结构，每个PMOS管的栅极与各自的漏极连接，所述PMOS管组的一端适于输入第一电源电压，所述PMOS管组的另一端连接所述第一PMOS管的源极。

可选的，所述电压调节单元包括由至少一个NMOS管构成的NMOS管组，所述NMOS管组中的NMOS管成串联结构，每个NMOS管的栅极与各自的漏极连接，所述NMOS管组的一端适于输入第二电源电压，所述NMOS管组的另一端连接所述第一NMOS管的源极。

可选的，所述电压调节单元包括由至少一个PMOS管构成的PMOS管组和由至少一个NMOS管构成的NMOS管组；所述PMOS管组中的PMOS管成串联结构，每个PMOS管的栅极与各自的漏极连接，所述PMOS管组的一端适于输入第一电源电压，所述PMOS管组的另一端连接所述第一PMOS管的源极；所述NMOS管组中的NMOS管成串联结构，每个NMOS管的栅极与各自的漏极连接，所述NMOS管组的一端适于接收第二电源电压，所述NMOS管组的另一端连接所述NMOS管的源极；所述第一电源电压高于所述第二电源电压。

可选的，所述采样单元包括连接于所述第一电源线和所述第二电源线之间串联的第一阻抗元件和第一容抗元件，所述第一阻抗元件和所述第一容抗元件的连接端作为所述采样单元输出所述控制电压的输出端。

可选的，所述第一阻抗元件为多晶硅电阻、有源区电阻、阱电阻或MOS沟道电阻，所述第一容抗元件为多晶硅-绝缘体-多晶硅电容、金属-绝缘体-多晶硅电容、金属-绝缘体-金属电容、金属-氧化物-金属电容或MOS电容。

可选的，所述采样单元还包括第二阻抗元件，所述第一容抗元件通过所述第二阻抗元件与所述第一阻抗元件连接，所述第一阻抗元件和所述第二阻抗元件的连接端作为所述采样单元输出所述控制电压的输出端。

可选的，所述采样单元包括连接于所述第一电源线和所述第二电源线之间依次串联的第三阻抗元件、第四阻抗元件和由至少一个晶体管构成的晶体管组；所述晶体管组中的晶体管成串联结构，每个晶体管的栅极与各自的漏极连接；所述第三阻抗元件和所述第四阻抗元件的连接端作为所述采样单元输出所述控制电压的输出端。

可选的，所述第三阻抗元件为多晶硅电阻、有源区电阻、阱电阻或MOS沟道电阻，所述第四阻抗元件为多晶硅电阻、有源区电阻、阱电阻或MOS沟道电阻。

可选的，所述静电放电检测电路还包括锁存器单元，适于将所述第一检测信号或第二检测信号锁存后输出。

基于上述静电放电检测电路，本发明还提供了一种静电放电处理***，包括处理单元、放电单元和至少两个上述静电放电检测电路，所述处理单元适于接收所述至少两个静电放电检测电路输出的检测信号，并在接收到的第一检测信号数量大于或等于第二检测信号的数量时触发所述放电单元泄放所述第一电源线和第二电源线上的静电电压。

可选的，所述放电单元包括放电晶体管，所述放电晶体管的第一端适于连接所述处理单元，所述放电晶体管的第二端适于连接所述第一电源线，所述放电晶体管的第三端适于连接所述第二电源线。

可选的，所述放电晶体管为MOS管或三极管。

与现有技术相比，本发明的技术方案具有以下优点：

通过采样单元对电源线上的电压进行采样，以产生控制电压。放大器单元根据所述控制电压和所述放大器单元的阈值电压的比较结果输出不同的检测信号。由于本发明的静电放电检测电路还包括可调节所述放大器单元的阈值电压的电压调节单元，通过调节所述放大器单元的阈值电压，可以设置能够检测到的静电电压，因此，静电放电检测电路的检测范围变宽。

由于所述采样单元由能够对静电放电响应的器件构成，能够捕捉电源线上较小的静电电压，因此，本发明的静电放电检测电路能够用于静电电压较小的***级芯片内部的静电检测。

可选方案中，所述采样单元由电阻器件和电容器件构成，调节电容器件和电阻器件可改变静电放电检测电路对静电放电事件的响应时间，因此，可调节所述静电放电检测电路的检测灵敏度。

进一步，本发明提供的静电放电处理***可根据多个静电放电检测电路输出的检测信号进行综合分析，在分析后对静电放电事件进行处理，提高了芯片***的稳定性。

附图说明

图1是现有的一种静电放电检测电路的电路图；

图2是本发明实施方式的静电放电检测电路的电路结构示意图；

图3是本发明实施例1的静电放电检测电路的电路图；

图4是本发明实施例2的静电放电检测电路的电路图；

图5是本发明实施例3的静电放电检测电路的电路图；

图6是本发明实施例4的静电放电检测电路的电路图；

图7是本发明实施例5的静电放电检测电路的电路图；

图8是本发明实施例6的静电放电检测电路的电路图；

图9是本发明实施例7的静电放电检测电路的电路图；

图10是本发明实施例8的静电放电检测电路的电路图；

图11是本发明实施例9的静电放电检测电路的电路图；

图12是本发明实施例的静电放电处理***的电路结构示意图。

具体实施方式

正如背景技术中所描述的，图1所示的静电放电检测电路通过静电放电产生的静电电压将二极管组11中的所有二极管击穿以产生具有高电平的检测信号，因此，能够检测到的静电电压必须大于所有二极管的击穿电压之和。

例如，所述二极管组11采用击穿电压相同的二极管串联，每只二极管的击穿电压的电压值为VBR，若串联的二极管为一只，电压值大于VBR的静电电压能够被检测，电压值小于或等于VBR的静电电压就不能被检测；若串联的二极管为两只，电压值大于2VBR的静电电压能够被检测到，电压值小于或等于2VBR的静电电压就不能被检测。因此，现有的静电放电检测电路不能检测较小的静电电压，检测范围较窄。

本发明技术方案提供了一种检测范围宽的检测电路。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图2所示的本发明技术方案的静电放电检测电路的电路结构示意图，所述静电放电检测电路包括采样单元21、放大器单元22和电压调节单元23。

所述采样单元21耦接于第一电源线Vdd与第二电源线Vss之间，适于采样所述第一电源线Vdd和第二电源线Vss上的电压以输出控制电压Vi。所述第一电源线Vdd提供的电压高于所述第二电源线Vss提供的电压，通常，所述第一电源线Vdd提供高电平的电源电压，所述第二电源线Vss提供地电压。

所述放大器单元22耦接所述采样单元21和所述电压调节单元23，适于接收所述控制电压Vi，根据所述控制电压Vi和所述放大器单元22的阈值电压输出检测信号，在所述控制电压Vi大于所述放大器单元22的阈值电压时由输出端out输出第一检测信号，在所述控制电压Vi小于所述放大器单元22的阈值电压时由输出端out输出第二检测信号。

所述电压调节单元23适于调节所述放大器单元22的阈值电压。

为更好地理解本发明提供的静电放电检测电路的结构和工作原理，下面结合附图和具体的实施例进行详细的说明。

实施例1

图3是本发明实施例1的静电放电检测电路的电路图。

参考图3，采样单元21a包括第一阻抗元件R1和第一容抗元件C1。所述第一阻抗元件R1的一端连接所述第一电源线Vdd，所述第一阻抗元件R1的另一端连接所述第一容抗元件C1的一端并作为所述采样单元21a输出所述控制电压Vi的输出端。所述第一容抗元件C1的另一端连接所述第二电源线Vss。

所述第一阻抗元件R1可以由各种含有电阻的器件构成，包括多晶硅电阻、有源区电阻、阱电阻或MOS沟道电阻等。所述第一容抗元件C1可以由电容器件构成，包括多晶硅-绝缘体-多晶硅电容、金属-绝缘体-多晶硅电容、金属-绝缘体-金属电容、金属-氧化物-金属电容或MOS电容等。

所述放大器单元22包括栅极相连的第一PMOS管P1和第一NMOS管N1。所述第一PMOS管P1的栅极适于接收所述控制电压Vi，所述第一PMOS管P1的漏极与所述第一NMOS管N1的漏极连接并作为所述放大器单元22输出检测信号的输出端out。

在本实施例中，所述放大器单元22是由第一PMOS管P1和第一NMOS管N1组成的CMOS反相器。所述CMOS反相器输出的高电平信号对应数字信号“1”，所述CMOS反相器输出的低电平信号对应数字信号“0”。

当所述控制电压Vi大于所述放大器单元22的阈值电压时，所述第一PMOS管P1截止、所述第一NMOS管N1导通，输出的第一检测信号为低电平信号；当所述控制电压Vi降低至等于所述放大器单元22的阈值电压时，所述CMOS反相器输出的信号由低电平信号跳变为高电平信号；当所述控制电压Vi小于所述放大器单元22的阈值电压时，所述第一PMOS管P1导通、所述第一NMOS管N1截止，输出的第二检测信号为高电平信号；当所述控制电压Vi升高至等于所述放大器单元22的阈值电压时，所述CMOS反相器输出的信号由高电平信号跳变为低电平信号。

所述放大器单元22的阈值电压为控制所述放大器单元22输出的检测信号跳变时的临界电压。所述临界电压是与放大器单元22所包括的器件和电路结构相关。本实施例中，所述放大器单元22的阈值电压与所述第一PMOS管P1的尺寸、所述第一NMOS管N1的尺寸、所述第一PMOS管P1的源极电压和所述第一NMOS管N1的源极电压相关。

所述电压调节单元通过调节所述第一PMOS管P1的源极电压和/或所述第一NMOS管N1的源极电压以调节所述放大器单元22的阈值电压。在本实施例中，所述电压调节单元包括由至少一个PMOS管构成的PMOS管组23a。所述PMOS管组23a中的第一个PMOS管P31、···、第n个PMOS管P3n成串联结构，n为串联PMOS管的数量。

每个PMOS管的漏极与串联的另一个PMOS管的源极连接，每个PMOS管的栅极与各自的漏极连接。所述第一个PMOS管P31的源极作为所述PMOS管组23a的第一端，所述第n个PMOS管P3n的漏极作为所述PMOS管组23a的第二端。

所述PMOS管组23a的第一端与所述第一电源线Vdd连接，所述PMOS管组23a的第二端连接所述第一PMOS管P1的源极。在本实施例中，所述PMOS管组23a的第一端适于输入第一电源电压，所述第一电源电压即为所述第一电源线Vdd提供的电压。在其他实施例中，所述PMOS管组23a的第一端也可以连接其他供电电源，本发明对此不作限定。

由于所述放大器单元22通过所述电压调节单元输入所述第一电源电压，所述电压调节单元进行分压，因此，所述放大器单元22中的第一PMOS管P1的源极电压降低，所述第一PMOS管P1的导通能力减弱，从而使所述放大器单元22的阈值电压降低。

所述PMOS管组23a上的压降为n×Vthp，Vthp为每个串联PMOS管的阈值电压。所述PMOS管组23a中串联PMOS管的数量越多，所述PMOS管组23a的分压作用越强，所述放大器单元22中的第一PMOS管P1的源极电压越低，因此，所述第一PMOS管P1的导通能力越弱，从而使所述放大器单元22的阈值电压越低。

下面结合图3所示电路及其具体的工作过程，对本发明优点做进一步介绍。

当所述第一电源线Vdd上未出现静电放电产生的静电电压时，所述控制电压Vi通过所述第一阻抗元件R1被拉至高电位，因此，所述控制电压Vi大于所述放大器单元22的阈值电压，所述第一NMOS管N1导通，所述第一PMOS管P1截止，所述放大器单元22输出低电平的第一检测信号。

当所述第一电源线Vdd上出现静电放电产生的静电电压时，所述静电电压为脉冲电压，给所述第一容抗元件C1充电，所述控制电压Vi通过所述第一容抗元件C1被拉至低电位，因此，所述控制电压Vi小于所述放大器单元22的阈值电压，所述第一NMOS管N1截止，所述第一PMOS管P1导通，所述放大器单元22输出高电平的第二检测信号。

由于所述PMOS管组23a使所述放大器单元22的阈值电压降低，因此，所述第一电源线Vdd上出现静电放电产生的较小静电电压时，所述静电电压也能够被检测。

需要说明的是，在本实施例中，还能够调节所述静电放电检测电路的检测灵敏度，静电放电检测电路的检测灵敏度是指从产生静电电压到所述静电放电检测电路输出对应所述静电电压的检测信号的时间。所述采样单元21a由所述第一阻抗元件R1和所述第一容抗元件C1组成，由于对容抗元件充放电需要时间，因此，调节所述第一阻抗元件R1和所述第一容抗元件C1的大小，可以调节所述静电放电检测电路对静电电压的响应时间，即可以调节所述静电放电检测电路的检测灵敏度。

实施例2

图4是本发明实施例2的静电放电检测电路的电路图。参考图4，实施例2与实施例1的区别在于：采样单元21b包括所述第一阻抗元件R1和所述第一容抗元件C1，还包括第二阻抗元件R2，所述第一容抗元件C1通过所述第二阻抗元件R2与所述第一阻抗元件R1连接，所述第一阻抗元件R1和所述第二阻抗元件R2的连接端作为所述采样单元21b输出所述控制电压Vi的输出端。

所述第二阻抗元件R2可以由各种含有电阻的器件构成，包括多晶硅电阻、有源区电阻、阱电阻或MOS沟道电阻等。

在本实施例中，所述采样单元21b包括所述第二阻抗元件R2，所述第二阻抗元件R2能够改变对所述第一容抗元件C1的充电电流，进一步调节所述静电放电检测电路的灵敏度，使灵敏度调节范围更宽。

实施例3

图5是本发明实施例3的静电放电检测电路的电路图。参考图5，实施例3与实施例1的区别在于：所述第一阻抗元件R1和所述第一容抗元件C1互换位置，即所述第一阻抗元件R1的一端连接所述第二电源线Vss，所述第一阻抗元件R1的另一端连接所述第一容抗元件C1的一端并作为采样单元21c输出所述控制电压Vi的输出端，所述第一容抗元件C1的另一端连接所述第一电源线Vdd。

在本实施例中，当所述第一电源线Vdd上未出现静电放电产生的静电电压时，所述控制电压Vi通过所述第一阻抗元件R1被拉至低电位，因此，所述控制电压Vi小于所述放大器单元22的阈值电压，所述第一PMOS管P1导通，所述第一NMOS管N1截止，所述放大器单元22输出的高电平的第二检测信号。

当所述第一电源线Vdd上出现静电放电产生的静电电压时，所述静电电压为脉冲电压，给所述第一容抗元件C1充电，所述控制电压Vi通过所述第一容抗元件C1被拉至高电位，因此，所述控制电压Vi大于所述放大器单元22的阈值电压，所述第一NMOS管N1导通，所述第一PMOS管P1截止，所述放大器单元22输出的低电平的第一检测信号。

由于所述PMOS管组23a使所述放大器单元22的阈值电压降低，因此，所述第一电源线Vdd上出现静电放电产生的较小静电电压时，所述静电电压也能够被检测。

实施例4

图6是本发明实施例4的静电放电检测电路的电路图。参考图6，实施例4与实施例3的区别在于：采样单元21d包括所述第一阻抗元件R1和所述第二容抗元件C1，还包括第二阻抗元件R2，所述第一容抗元件C1通过所述第二阻抗元件R2与所述第一阻抗元件R1连接，所述第一阻抗元件R1和所述第二阻抗元件R2的连接端作为所述采样单元21d输出所述控制电压Vi的输出端。

所述第二阻抗元件R2可以由各种含有电阻的器件构成，包括多晶硅电阻、有源区电阻、阱电阻或MOS沟道电阻等。

所述采样单元21d包括所述第二阻抗元件R2，所述第二阻抗元件R2能够改变对所述第一容抗元件C1的充电电流，进一步调节所述静电放电检测电路的灵敏度，使灵敏度调节范围更宽。

实施例5

图7是本发明实施例5的静电放电检测电路的电路图。参考图7，实施例5与实施例1的区别在于：采样单元21e包括第三阻抗元件R3、第四阻抗元件R4和由至少一个晶体管构成的晶体管组24a，所述第三阻抗元件R3的一端适于连接所述第一电源线Vdd，所述第三阻抗元件R3的另一端连接所述第四阻抗元件R4的一端并作为所述采样单元21e输出所述控制电压Vi的输出端，所述第四阻抗元件R4的另一端连接所述晶体管组24a的第一端，所述晶体管组24a的第二端适于连接所述第二电源线Vss。

在本实施例中，所述晶体管组24a中的晶体管为NMOS管。所述晶体管组24a中的第一个NMOS管N41、···、第m个NMOS管N4m成串联结构，m为串联NMOS管的数量。每个NMOS管的漏极与串联的另一个NMOS管的源极连接，每个NMOS管的栅极与各自的漏极连接。所述第一个NMOS管N41的漏极作为所述晶体管组24a的第一端，所述第m个NMOS管N4m的源极作为所述晶体管组24a的第二端。

在本实施例中，所述晶体管组24a中的NMOS管成二极管连接，当所述第一电源线Vdd上的电压低于m×Vthn时，所述晶体管组24a中的NMOS管截止，其中，Vthn为所述晶体管组24a中每个NMOS管的阈值电压。

当所述第一电源线Vdd上未出现静电放电产生的静电电压时，所述晶体管组24a中的NMOS管截止，所述控制电压Vi通过所述第三阻抗元件R3被拉至高电位，因此，所述控制电压Vi大于所述放大器单元22的阈值电压，所述第一PMOS管P1截止，所述第一NMOS管N1导通，所述放大器单元22输出低电平的第一检测信号。

当所述第一电源线Vdd上出现静电放电产生的静电电压时，所述第一电源线Vdd上的电压升高，使所述晶体管组24a中的NMOS管导通，所述控制电压Vi通过所述第四阻抗元件R4和所述晶体管组24a被拉至低电位，因此，所述控制电压Vi小于所述放大器单元22的阈值电压，所述第一NMOS管N1截止，所述第一PMOS管P1导通，所述放大器单元22输出高电平的第二检测信号。

实施例6

图8是本发明实施例6的静电放电检测电路的电路图。参考图8，实施例6与实施例5的区别在于：采样单元21f中的晶体管组24b中的晶体管为PMOS管，所述晶体管组24b的第一端适于连接所述第一电源线Vdd，所述晶体管组24b的第二端连接所述第四阻抗元件R4的一端，所述第四阻抗元件R4的另一端与所述第三阻抗元件R3的一端连接并作为所述采样单元21f输出所述控制电压Vi的输出端，所述第三阻抗元件R3的另一端适于连接所述第二电源线Vss。

所述晶体管组24b中的第一个PMOS管N41、···、第m个PMOS管P4m成串联结构，m为串联PMOS管的数量。每个PMOS管的漏极与串联的另一个PMOS管的源极连接，每个PMOS管的栅极与各自的漏极连接。所述第一个PMOS管P41的源极作为所述晶体管组24b的第一端，所述第m个PMOS管P4m的漏极作为所述晶体管组24b的第二端。

在本实施例中，所述晶体管组24b中的PMOS管成二极管连接，当所述第一电源线Vdd上的电压低于m×Vthp时，所述晶体管组24b中的PMOS管截止，其中，Vthp为所述晶体管组24b中每个PMOS管的阈值电压。

当所述第一电源线Vdd上未出现静电放电产生的静电电压时，所述晶体管组24b中的PMOS管截止，所述控制电压Vi通过所述第三阻抗元件R3被拉至低电位，因此，所述控制电压Vi小于所述放大器单元22的阈值电压，所述第一PMOS管P1导通，所述第一NMOS管N1截止，所述放大器单元22输出高电平的第二检测信号。

当所述第一电源线Vdd上出现静电放电产生的静电电压时，所述第一电源线Vdd上的电压升高，使所述晶体管组24b中的PMOS管导通，所述控制电压Vi通过所述第四阻抗元件R4和所述晶体管组24b被拉至高电位，因此，所述控制电压Vi大于所述放大器单元22的阈值电压，所述第一NMOS管N1导通，所述第一PMOS管P1截止，所述放大器单元22输出低电平的第一检测信号。

实施例7

图9是本发明实施例7的静电放电检测电路的电路图。参考图9，实施例7与实施例1的区别在于：所述电压调节单元包括由至少一个NMOS管构成的NMOS管组23b，所述NMOS管组23b的第一端连接所述第一NMOS管N1的源极，所述NMOS管组23b的第二端适于输入第二电源电压。

所述NMOS管组23b中的第一个NMOS管N31、···、第n个NMOS管N3n成串联结构，n为串联NMOS管的数量。每个NMOS管的漏极与串联的另一个NMOS管的源极连接，每个NMOS管的栅极与各自的漏极连接。所述第一个NMOS管N31的漏极作为所述NMOS管组23b的第一端，所述第n个NMOS管N3n的源极作为所述NMOS管组23b的第二端。

在本实施例中，所述NMOS管组23b的第二端与所述第二电源线Vss连接，所述第二电源电压即为所述第二电源线Vss提供的电压。在其他实施例中，所述NMOS管组23b的第二端也可以连接其他供电电源，本发明对此不作限定。

由于所述放大器单元22通过所述电压调节单元输入所述第二电源电压，所述电压调节单元进行分压，因此，所述放大器单元22中的第一NMOS管N1的源极电压升高，所述第一NMOS管N1的导通能力减弱，从而使所述放大器单元22的阈值电压升高。

所述NMOS管组23b上的压降为n×Vthn，Vthn为每个串联NMOS管的阈值电压。所述NMOS管组23b中串联NMOS管的数量越多，所述NMOS管组23b的分压作用越强，所述放大器单元22中的第一NMOS管N1的源极电压越高，因此，所述第一NMOS管N1的导通能力越弱，从而使所述放大器单元22的阈值电压越高。

由于所述放大器单元22的阈值电压升高，能够检测到的静电电压升高，可以防止由于噪声造成的误检测。

实施例8

图10是本发明实施例8的静电放电检测电路的电路图。参考图10，实施例8与实施例1的区别在于：所述电压调节单元包括由至少一个PMOS管构成的PMOS管组23a和由至少一个NMOS管构成的NMOS管组23b，所述PMOS管组23a的一端适于输入第一电源电压，所述PMOS管组23a的另一端连接所述第一PMOS管P1的源极；所述NMOS管组23b的一端适于接收第二电源电压，所述NMOS管组23b的另一端连接所述NMOS管N1的源极；所述第一电源电压高于所述第二电源电压。

本实施例中，所述PMOS管组23a的具体电路结构可参考实施例1中的所述PMOS管组，所述NMOS管组23b的具体结构可参考实施例7中的所述NMOS管组，所述采样单元21可参考前述实施例，在此不再赘述。

所述PMOS管组23a能够降低所述第一PMOS管P1的源极电压，所述NMOS管组23b能够升高所述第一NMOS管N1的源极电压，通过所述PMOS管组23a和所述NMOS管组23b调节所述放大器单元22的阈值电压，可以调节所述静电放电检测电路的检测范围。

实施例9

图11是本发明实施例9的静电放电检测电路的电路图。参考图11，所述静电放电检测电路包括采样单元21、放大器单元22、电压调节单元23，还包括锁存器单元25，所述锁存器单元25适于将所述第一检测信号或第二检测信号锁存后输出。所述采样单元21、放大器单元22和电压调节单元23的具体结构可参考前述实施例，在此不再赘述。

所述锁存器单元25可以为RS锁存器，所述RS锁存器可以对所述第一检测信号和所述第二检测信号进行整形，将所述第一检测信号转换为数字信号“0”，将所述第二检测信号转换为数字信号“1”。

参考图12，本发明技术方案还提供了一种静电放电处理***。所述静电放电处理***包括处理单元122、放电单元123和至少两个静电放电检测电路：静电放电检测电路1211、…、静电放电检测电路121N，N为所述静电放电电路的数量。所述静电放电检测电路的结构可以为图3～图11所示的任意一种电路结构。

***级芯片内部电源线上由静电放电产生的静电电压比发生静电放电位置的静电电压要小得多。对于抗静电干扰能力强的电路，电源线上的静电电压不会对其工作产生影响，不需要对静电电压进行处理。而对于对静电干扰敏感的电路，较小的静电电压也会导致其无法正常工作，需要对静电电压进行处理。因此，可以在芯片内设置多个静电放电检测电路，通过判断不同静电放电检测电路的检测信号以确定是否需要对静电电压进行处理。

需要说明的是，多个静电放电检测电路的检测范围和检测灵敏度可以相同，设置在芯片内的不同位置上；多个静电放电检测电路的检测范围和检测灵敏度也可以不同，设置在芯片内的同一位置上；多个静电放电检测电路的检测范围和检测灵敏度还可以不同，设置在芯片内的不同位置上。

由于每个静电放电检测电路输出一个检测信号，因此，所述至少两个静电放电检测电路对应输出至少两个检测信号。所述处理单元122适于接收所述至少两个检测信号，并对接收到的至少两个检测信号中第一检测信号的数量和第二检测信号的数量进行比较，在接收到的第一检测信号数量大于或等于第二检测信号的数量时，触发所述放电单元123泄放所述第一电源线Vdd和所述第二电源线Vss上的静电电压。也就是说，通过分析所述至少两个静电放电检测电路输出的至少两个检测信号中第一检测信号和第二检测信号的数量，可以确定是否需要对静电电压进行处理。

所述放电单元123包括放电晶体管，所述放电晶体管的第一端适于连接所述处理单元122，所述放电晶体管的第二端适于连接所述第一电源线Vdd，所述放电晶体管的第三端适于连接所述第二电源线Vss。所述放电晶体管可以为MOS管或者三极管。

本发明提供的静电放电处理***可根据多个静电放电检测电路输出的检测信号进行分析，在分析后对静电放电事件进行处理，防止由噪声带来的误检测，提高了芯片***的稳定性。

综上所述，本发明提供的静电放电检测电路，通过电压调节单元调节放大器单元的阈值电压，静电放电检测电路的检测范围变宽，并且，能够捕捉电源线上较小的电压变化，本发明的静电放电检测电路能够用于静电电压较小的***级芯片内部的检测。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种静电放电检测电路，其特征在于，包括：采样单元、放大器单元和电压调节单元，其中，

所述采样单元适于采样第一电源线和第二电源线上的电压以输出控制电压，所述第一电源线提供的电压高于所述第二电源线提供的电压；

所述放大器单元适于在所述控制电压大于所述放大器单元的阈值电压时输出的检测信号为第一检测信号，在所述控制电压小于所述放大器单元的阈值电压时输出的检测信号为第二检测信号；

所述电压调节单元适于调节所述放大器单元的阈值电压；

所述采样单元包括连接于所述第一电源线和所述第二电源线之间依次串联的第三阻抗元件、第四阻抗元件和由至少一个晶体管构成的晶体管组；所述晶体管组中的晶体管成串联结构，每个晶体管的栅极与各自的漏极连接；所述第三阻抗元件和所述第四阻抗元件的连接端作为所述采样单元输出所述控制电压的输出端。

2.根据权利要求1所述的静电放电检测电路，其特征在于，所述放大器单元包括栅极相连的第一PMOS管和第一NMOS管；所述第一PMOS管的栅极适于接收所述控制电压，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接并作为所述放大器单元输出所述检测信号的输出端。

3.根据权利要求2所述的静电放电检测电路，其特征在于，所述电压调节单元包括由至少一个PMOS管构成的PMOS管组，所述PMOS管组中的PMOS管成串联结构，每个PMOS管的栅极与各自的漏极连接，所述PMOS管组的一端适于输入第一电源电压，所述PMOS管组的另一端连接所述第一PMOS管的源极。

4.根据权利要求2所述的静电放电检测电路，其特征在于，所述电压调节单元包括由至少一个NMOS管构成的NMOS管组，所述NMOS管组中的NMOS管成串联结构，每个NMOS管的栅极与各自的漏极连接，所述NMOS管组的一端适于输入第二电源电压，所述NMOS管组的另一端连接所述第一NMOS管的源极。

5.根据权利要求2所述的静电放电检测电路，其特征在于，所述电压调节单元包括由至少一个PMOS管构成的PMOS管组和由至少一个NMOS管构成的NMOS管组；所述PMOS管组中的PMOS管成串联结构，每个PMOS管的栅极与各自的漏极连接，所述PMOS管组的一端适于输入第一电源电压，所述PMOS管组的另一端连接所述第一PMOS管的源极；所述NMOS管组中的NMOS管成串联结构，每个NMOS管的栅极与各自的漏极连接，所述NMOS管组的一端适于接收第二电源电压，所述NMOS管组的另一端连接所述第一NMOS管的源极；所述第一电源电压高于所述第二电源电压。

6.根据权利要求1所述的静电放电检测电路，其特征在于，所述第三阻抗元件为多晶硅电阻、有源区电阻、阱电阻或MOS沟道电阻，所述第四阻抗元件为多晶硅电阻、有源区电阻、阱电阻或MOS沟道电阻。

7.根据权利要求1所述的静电放电检测电路，其特征在于，还包括锁存器单元，适于将所述第一检测信号或第二检测信号锁存后输出。

8.一种静电放电处理***，其特征在于，包括处理单元、放电单元和至少两个权利要求1至7任一项所述的静电放电检测电路，所述处理单元适于接收所述至少两个静电放电检测电路输出的检测信号，并在接收到的第一检测信号数量大于或等于第二检测信号的数量时触发所述放电单元泄放所述第一电源线和第二电源线上的静电电压。

9.根据权利要求8所述的静电放电处理***，其特征在于，所述放电单元包括放电晶体管，所述放电晶体管的第一端适于连接所述处理单元，所述放电晶体管的第二端适于连接所述第一电源线，所述放电晶体管的第三端适于连接所述第二电源线。

10.根据权利要求9所述的静电放电处理***，其特征在于，所述放电晶体管为MOS管或三极管。