CN100444377C - 用于提供半导体电路的静电放电防护电路以及方法 - Google Patents

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Abstract

本发明是一种用于提供半导体电路的静电放电防护电路以及方法，所述半导体装置的静电放电防护电路，用于提供一半导体电路的静电放电防护，包括第一电路以及第二电路。第一电路耦接至电压总线以及第一晶体管的栅极，且包括金属氧化物半导体晶体管。第二电路耦接至电压总线、接地线以及第一电路的金属氧化物半导体晶体管的栅极。第一电路的金属氧化物半导体晶体管可以为P型金属氧化物半导体晶体管，其源极耦接至电压总线，其漏极耦接至第一晶体管的栅极，其栅极则耦接至第二电路，其阱则是耦接至浮接N型阱。

Description

用于提供半导体电路的静电放电防护电路以及方法
技术领域
本发明是有关于一种装置；尤指一种用于半导体装置的静电放电(ESD)防护装置以及方法。
背景技术
在处理半导体集成电路(Integrated circuits，ICs)装置时，静电放电(electrostatic discharge，ESD)为经常发生的现象。静电电荷可能会因为许多因素而累积，并且对IC装置产生潜在破坏性的影响。典型的损坏可能于IC制程中的测试阶段或是将IC组装于电路板上时发生，亦可能于使用具有此IC的设备时发生损坏。电子装置内的单晶片若因ESD防护能力不足而导致损坏，可能会使得电的装置的功能，部分或有时完全无法使用。用于半导体IC的ESD防护为一极重要的可靠度(reliability)问题。
一般说来，在一输出入接合垫(I/O pad)及一第一多晶硅栅极(poly gate)间，多少会有一些栅极耦合效应(gate-coupled effect)。图1为一已知动态浮接栅极电路(dynamic floating gatecircuit)1。一RC(Resistor-Capacitor)电路3电性连接至一电压总线5及地或接地电压4之间。输出入接合垫2电性连接至一输出入总线(I/O bus)6。因在PMOS晶体管7那边，需要有一二极管路径(diode path)10，用来对RC电路3充电，以控制串接晶体管的浮接栅极的位准，故此浮接栅极电路1是受限的。因此，于此受限的动态浮接栅极电路虽可用于一般的输出入应用(I/Oapplication)，却不适用于需耐受高压的应用(High VoltageTolerant(HVT)applications)。
图2为一用于HVT应用的已知ESD电路200。电路200包括两组串接的晶体管组230及240。每一晶体管组的第一多晶硅栅极是耦接至电压总线5，例如3.3伏特(Volt)总线。电路200和许多已知电路一样，包含了一软式提升(soft pull)元件203，例如和图1所示相似的动态浮接栅极。然而，由于PMOS晶体管的浮接阱(floating well)可能会断开由输出入接合垫2至电压总线5的二极管路径，此软式提升元件203可能因无法产生功效，导致没有发生栅极耦合效应。再者，不论有用到或者没用到的指状电极可能无法同样为单一ESD事件所触发，例如路径210及212并不一致的。因而降低ESD防护能力，故需要另外执行E SD注入(implant)。但ESD注入需要改变掩膜(mask)，会增加额外成本及复杂度。此外，因为与掩膜独立的电路层次(circuit level)的ESD防护***能减少单元尺寸(cell size)，所以是个较佳的方法。此种电路层次(circuit level)的ESD防护对现存的IC而言，亦是较佳的解决方案。
发明内容
因此，为改善现有技术的不足，本发明的目的在于提供一用于HVT输出入应用的ESD防护电路。
根据上述的目的，本发明的目的在于提出一种用于耐受高压输入出装置(HVT I/O devices)的ESD防护电路。所述ESD防护电路包括：一第一晶体管及一第二晶体管，串接于一保护端点及接地线之间；还包括：第一P型金属氧化物半导体晶体管，其源极耦接至一电压总线，其漏极耦接至一第一晶体管的栅极。N型金属氧化物半导体晶体管，其源极耦接至地，其漏极耦接至第二晶体管的栅极，其中，该第一P型金属氧化物半导体晶体管的栅极耦接至该第二晶体管的栅极，该N型金属氧化物半导体晶体管的栅极耦接至该电压总线。
本发明所述的用于提供半导体电路的静电放电防护电路，该第一P型金属氧化物半导体晶体管的阱是耦接至一浮接N型阱。
本发明所述的用于提供半导体电路的静电放电防护电路，更包括一电阻器，耦接至该电压总线及该N型金属氧化物半导体晶体管的栅极。
本发明所述的用于提供半导体电路的静电放电防护电路，该N型金属氧化物半导体晶体管的基底(bulk)是耦接至一基底总线，且该基底总线提供一基底电压。
本发明所述的用于提供半导体电路的静电放电防护电路，更包括一第二P型金属氧化物半导体晶体管，其源极耦接至该电压总线，其漏极则耦接至其栅极及该N型金属氧化物半导体晶体管的栅极。
本发明所述的用于提供半导体电路的静电放电防护电路，该第一晶体管的漏极是耦接至一输出入总线，且该输出入总线是耦接至一输出入接合垫，而该第二晶体管的源极是耦接至接地线。
本发明的另一目的在于提出一改善半导体电路(semiconductor circuit)耐受高压ESD防护的电路。该半导体电路包括两个指状电极、一电压总线以及两组位于一输出入接合垫及一接地电压之间的串接晶体管组，其中，每一该串接晶体管组包括一第一晶体管及一第二晶体管，该静电放电防护电路包括：一栅极耦合电路，置于位于两个串接晶体管组的各第一晶体管之间，该栅极耦合电路包括：一P型金属氧化物半导体晶体管，其中该P型金属氧化物半导体晶体管的漏极耦接至所述串接晶体管组的每一该第一晶体管的栅极，而其栅极耦接至所述串接晶体管组其中之一的该第二晶体管的栅极；以及一N型金属氧化物半导体晶体管，其源极耦接至该接地电压，其漏极耦接至该P型金属氧化物半导体晶体管的栅极，其中，该P型金属氧化物半导体晶体管的源极以及该N型金属氧化物半导体晶体管的栅极耦接于该电压总线。
本发明所述的用于提供半导体电路的静电放电防护电路，该栅极耦合电路使得于静电放电事件时，基板效应(body effect)将每一该第一晶体管的栅极电压保持在一电压位准。
本发明还提供一种用于提供半导体电路的静电放电防护方法，所述静电放电防护方法用来于一静电放电事件时，使得一电路内的每一指状电极同时导通，其中，该电路用来提供该半导体电路的耐受高压静电放电防护，且该半导体电路包括该指状电极、一电压总线以及多个耦接于一输出入接合垫及一接地电压间的串接晶体管组，其中每一该串接晶体管组包括一第一晶体管及一第二晶体管，该静电放电防护方法包括：耦接每一该串接晶体管组的该第一晶体管的栅极至一P型金属氧化物半导体晶体管的漏极；以及耦接该串接晶体管组其中之一的该第二晶体管的栅极至该P型金属氧化物半导体晶体管的栅极；耦接一N型金属氧化物半导体晶体管的漏极至该P型金属氧化物半导体晶体管的栅极；耦接该N型金属氧化物半导体晶体管的源极至该接地电压；以及耦接该P型金属氧化物半导体晶体管的源极以及该N型金属氧化物半导体晶体管的栅极至该电压总线。
本发明的另一目的在于提出在一提供半导体电路耐受高压ESD防护的电路中使用的ESD防护改善方法。此方法包括在两个串接晶体管组的各第一晶体管之间，提供一栅极耦合电路；移除一个或多个指状电极(fingers)；移除软式提升(soft pull-up)电路以及电性连接一组或多组串接晶体管组。
本发明的另一目的在于提出在一具有半导体电路耐受高压ESD防护的电路中使用的方法，能够在ESD事件发生时，同时导通各指状电极。此方法包括将两个串接晶体管组的各第一晶体管的栅极与一栅极耦合电路耦接。
附图说明
图1为一传统动态浮接栅极电路的电路图；
图2为一用于耐受高压输出入电路(HVT I/O)的传统ESD防护电路的电路图；
图3为根据本发明的一实施例的电路图；
图4为根据本发明的另一实施例的电路图。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
请参考图3，电路300提供一半导体的耐受高压ESD防护。电路300包括一栅极耦合电路，且此栅极耦合电路包括一第一电路310以及一第二电路320。第一电路310及第二电路320置于图2内没用到的指状电极处。
第一电路310包括晶体管311，其源极耦接至电压总线5，其漏极耦接至串接晶体管组340的第一晶体管341的栅极。第一晶体管的栅极可以进一步耦接至另一电流路径309。电流路径309，可能为一部分的栅极耦合电路，耦接至串接晶体管组340的第一晶体管341的栅极以及串接晶体管组330的第一晶体管331的栅极。此外，第一晶体管341耦接至输出入总线6，输出入总线6则耦接至输出入接合垫2。
在一实施例中，晶体管311为一MOS晶体管。而此实施例中的晶体管311可为一PMOS晶体管，其中，PMOS晶体管311的源极是耦接至电压总线5，其漏极耦接至第一晶体管341的栅极，其栅极则耦接至第二电路320，而其阱(或基板)耦接至一浮接N型阱(floating N-well)。
第二电路320包括一晶体管321以及一电阻器322。晶体管321的栅极是耦接至电阻器322，再经由电阻器322耦接至电压总线5。晶体管321的源极是耦接至接地线4，漏极则是耦接至晶体管311的栅极。电阻器322如图所示，耦接至电压总线5。晶体管321可能为一NMOS晶体管321，耦接至第一电路310以及接地线4。电阻器322可以耦接至电压总线以及NMOS晶体管321的栅极。在一较佳实施例中，NMOS晶体管321的源极是电性连接至接地线4，栅极经由电阻器322耦接至电压总线5，漏极则是耦接至第一电路310。在此实施例中，第一电路310包括一PMOS晶体管311，NMOS晶体管321的漏极耦接至PMOS晶体管的栅极。NMOS晶体管321的基板可以耦接至提供一基底电压或接地电压的基底总线(substrate bus)4。
第一电路310用于一串接NMOS晶体管的栅极，例如第一晶体管341。此外，第二电路320亦用于一串接NMOS晶体管的栅极，例如第二晶体管342。在某些实施例中，第二晶体管342可以耦接至接地线4，且其栅极耦接至NMOS晶体管321的漏极，NMOS晶体管321的漏极亦耦接至PMOS晶体管311的栅极。
请参考图4的电路400。在某些实施例中，图3的电阻器322可由一PMOS晶体管425所置换，以形成第二电路420。在这些实施例中，PMOS晶体管425的源极耦接至电压总线5，栅极耦接至自己的漏极，漏极则是耦接至NMOS晶体管421的栅极。
在此揭露的实施例之中，因第一晶体管331及341的栅极是耦接在一起，故因此使得不论是有用到的指状电极或是没用到的指状电极可以同时导通，因而提供较佳的ESD防护。此共同导通使得由输出入接合垫2的静电荷可以得到较好的导引。
另外，在此揭露的实施例，其是根据图2的已知电路所改造而来。因此，如图2所示的已知电路可以转变为揭露的实施例。可以移除此已知电路中没有用到的PMOS指状电极以及软式提升电路203，而没用到的NMOS指状电极则电性连接在一起。另外，可以再加入包含上述第一电路310及第二电路320的栅极耦合电路。第一晶体管的栅极亦由直接连接改为耦接至电压总线5。经由这些改变，可获得到上述揭露的实施例。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
1：动态浮接栅极电路
2：输出入接合垫
3：RC电路
4：接地线(接地电压)
5：电压总线
6：输出入总线
7：PMOS晶体管
10：二极管路径
230、240：串接晶体管组
203：软式提升元件
310：第一电路
320：第二电路
330：串接晶体管组
340：串接晶体管组
331：第一晶体管
341：第一晶体管
342：第二晶体管
322：电阻器      425：PMOS晶体管

Claims (9)

1、一种用于提供半导体电路的静电放电防护电路，其特征在于所述用于提供半导体电路的静电放电防护电路包括：
一第一晶体管及一第二晶体管，串接于一保护端点及接地线之间；
一第一P型金属氧化物半导体晶体管，其源极耦接至一电压总线，其漏极耦接至该第一晶体管的栅极；以及
一N型金属氧化物半导体晶体管，其源极耦接至接地线，其漏极耦接至该第二晶体管的栅极，
其中，该第一P型金属氧化物半导体晶体管的栅极耦接至该第二晶体管的栅极，该N型金属氧化物半导体晶体管的栅极耦接至该电压总线。
2、根据权利要求1所述的用于提供半导体电路的静电放电防护电路，其特征在于：该第一P型金属氧化物半导体晶体管的阱是耦接至一浮接N型阱。
3、根据权利要求1所述的用于提供半导体电路的静电放电防护电路，其特征在于更包括一电阻器，耦接至该电压总线及该N型金属氧化物半导体晶体管的栅极。
4、根据权利要求3所述的用于提供半导体电路的静电放电防护电路，其特征在于：该N型金属氧化物半导体晶体管的基底是耦接至一基底总线，且该基底总线提供一基底电压。
5、根据权利要求1所述的用于提供半导体电路的静电放电防护电路，其特征在于更包括：一第二P型金属氧化物半导体晶体管，其源极耦接至该电压总线，其漏极则耦接至其栅极及该N型金属氧化物半导体晶体管的栅极。
6、根据权利要求1所述的用于提供半导体电路的静电放电防护电路，其特征在于：该第一晶体管的漏极是耦接至一输出入总线，且该输出入总线是耦接至一输出入接合垫，而该第二晶体管的源极是耦接至接地线。
7、一种用于提供半导体电路的静电放电防护电路，其特征在于：该半导体电路包括两个指状电极、一电压总线以及两组位于一输出入接合垫及一接地电压之间的串接晶体管组，其中，每一该串接晶体管组包括一第一晶体管及一第二晶体管，该静电放电防护电路包括：
一栅极耦合电路，位于该串接晶体管组的每一该第一晶体管之间，该栅极耦合电路包括：
一P型金属氧化物半导体晶体管，其中该P型金属氧化物半导体晶体管的漏极耦接至所述串接晶体管组的每一该第一晶体管的栅极，而其栅极耦接至所述串接晶体管组其中之一的该第二晶体管的栅极；以及
一N型金属氧化物半导体晶体管，其源极耦接至该接地电压，其漏极耦接至该P型金属氧化物半导体晶体管的栅极，
其中，该P型金属氧化物半导体晶体管的源极以及该N型金属氧化物半导体晶体管的栅极耦接于该电压总线。
8、根据权利要求7所述的用于提供半导体电路的静电放电防护电路，其特征在于该栅极耦合电路使得于静电放电事件时，基板效应将每一该第一晶体管的栅极电压保持在一电压位准。
9、一种用于提供半导体电路的静电放电防护方法，其特征在于所述静电放电防护方法用来于一静电放电事件时，使得一电路内的每一指状电极同时导通，其中，该电路用来提供该半导体电路的耐受高压静电放电防护，且该半导体电路包括该指状电极、一电压总线以及多个耦接于一输出入接合垫及一接地电压间的串接晶体管组，其中每一该串接晶体管组包括一第一晶体管及一第二晶体管，该静电放电防护方法包括：
耦接每一该串接晶体管组的该第一晶体管的栅极至一P型金属氧化物半导体晶体管的漏极；以及
耦接该串接晶体管组其中之一的该第二晶体管的栅极至该P型金属氧化物半导体晶体管的栅极；
耦接一N型金属氧化物半导体晶体管的漏极至该P型金属氧化物半导体晶体管的栅极；
耦接该N型金属氧化物半导体晶体管的源极至该接地电压；以及
耦接该P型金属氧化物半导体晶体管的源极以及该N型金属氧化物半导体晶体管的栅极至该电压总线。
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