CN103390612B - 半导体器件、半导体器件模块以及半导体器件的制造方法 - Google Patents

半导体器件、半导体器件模块以及半导体器件的制造方法 Download PDF

Info

Publication number
CN103390612B
CN103390612B CN201310150913.7A CN201310150913A CN103390612B CN 103390612 B CN103390612 B CN 103390612B CN 201310150913 A CN201310150913 A CN 201310150913A CN 103390612 B CN103390612 B CN 103390612B
Authority
CN
China
Prior art keywords
semiconductor element
external connection
connection terminals
semiconductor
semiconductor devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201310150913.7A
Other languages
English (en)
Other versions
CN103390612A (zh
Inventor
野本隆司
米田义之
中村公
中村公一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of CN103390612A publication Critical patent/CN103390612A/zh
Application granted granted Critical
Publication of CN103390612B publication Critical patent/CN103390612B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

公开了一种半导体器件、半导体器件模块以及半导体器件的制造方法，该器件包括第一和第二半导体元件、第一和第二外部连接端子以及密封构件。第一外部连接端子设置在第一半导体元件的第一表面。第二半导体元件设置在第一半导体元件的第二表面侧，该第二表面处于第一表面的相对侧。第二外部连接端子连接至第二半导体元件，第二外部连接端子配置为与第一外部连接端子一起连接至布线板。密封构件密封第一和第二半导体元件，且暴露第一外部连接端子的被配置为连接至布线板的部分以及第二外部连接端子的被配置为连接至布线板的部分。本申请的半导体器件、模块及方法，能够使半导体器件中大的电流流动，并且能够有效散热。

Description

半导体器件、半导体器件模块以及半导体器件的制造方法
技术领域
本文讨论的实施例涉及一种半导体器件、半导体器件模块以及半导体器件的制造方法。
背景技术
在被安装在布线板上的高输出半导体元件或高频半导体元件上层叠和安装另一个半导体元件已经被提出。高输出半导体元件或高频半导体元件经由布线板的通孔连接至设置在布线板底面的外部连接端子。
设置接触高输出半导体元件顶面的用于散热的元件以及在底面设置与用于信号的凸块尺寸相同的用于散热的虚设凸块已经被提出，以实现从高输出半导体元件的顶面和底面散热。
在封装的底面经由一绝缘层内的布线暴露被布置在布线板的开口内并被该绝缘层密封的芯片底面的端子。
提出了这样一种封装：其中第一芯片和第二芯片被布置在密封树脂内，且下侧芯片底面处的电极经由被嵌入该树脂中的引线连接至在封装底面被暴露的端子。
[相关专利文件]
第2005-327805号日本特开专利公开文件
第2007-234638号日本特开专利公开文件
第2009-176839号日本特开专利公开文件
第2009-212250号日本特开专利公开文件
第2008-91418号日本特开专利公开文件
发明内容
实施例的一个方案的目的是提供一种半导体器件、半导体器件模块以及半导体器件的制造方法，该半导体器件是这样的结构：其中至少两个半导体元件被安装以便将一个层叠在另一个上，且该半导体器件能够使大的电流流动，并且能够有效散热。
根据实施例的一个方案，一种半导体器件，包括：
第一半导体元件，在所述第一半导体元件第一表面处设置有第一外部连接端子；
第二半导体元件，设置在所述第一半导体元件的第二表面侧，所述第二表面处于第一表面的相对侧；
第二外部连接端子，连接至第二半导体元件，且被配置为与第一外部连接端子一起连接至布线板；以及
密封构件，密封第一半导体元件和第二半导体元件，且暴露第一外部连接端子的被配置为连接至布线板的部分以及第二外部连接端子的被配置为连接至布线板的部分。
根据实施例的另一个方案，一种半导体器件模块，包括：
布线板，以及
半导体器件，所述半导体器件包括：
第一半导体元件，在所述第一半导体元件第一表面处设置有第一外部连接端子；
第二半导体元件，设置在所述第一半导体元件的第二表面侧，所述第二表面处于所述第一表面的相对侧；
第二外部连接端子，连接至所述第二半导体元件，且与所述第一外部连接端子一起连接至所述布线板；以及
密封构件，密封所述第一半导体元件和所述第二半导体元件，且暴露所述第一外部连接端子的连接至所述布线板的部分以及所述第二外部连接端子的连接至所述布线板的部分。
根据实施例的又一个方案，一种半导体器件的制造方法，包括：
制备一组件，所述组件具有：第一半导体元件，具有第一表面和处于所述第一表面相对侧的第二表面，且具有处于所述第一表面的第一外部连接端子；第二半导体元件，布置在所述第一半导体元件的所述第二表面侧；以及第二外部连接端子，连接至所述第二半导体元件；
在所述第一外部连接端子被保护片覆盖的状态下，通过密封材料密封至少所述第一半导体元件和所述第二半导体元件；以及
剥离所述保护片，并暴露所述第一外部连接端子
采用本申请实施例提供的技术方案，外部连接端子直接连接至母板，因而能够使大的电流流动。另外，第一半导体元件的热量能够有效地从外部连接端子直接散发到母板，因而，能够有效散热。
附图说明
图1A为用于说明优选地在第一实施例至第三实施例的半导体器件和半导体器件模块中使用的GaN芯片的示意性平面图；
图1B为用于说明优选地在第一实施例至第四实施例的半导体器件和半导体器件模块中使用的控制芯片的示意性平面图；
图2为用于说明优选地在第一实施例至第四实施例的半导体器件和半导体器件模块中使用的GaN芯片实例的示意性纵向剖视图；
图3为用于说明优选地在第一实施例至第四实施例的半导体器件和半导体器件模块中使用的GaN芯片另一个实例的示意性纵向剖视图；
图4为用于说明第一实施例的半导体器件和半导体器件模块的示意性纵向剖视图；
图5为用于说明第二实施例的半导体器件和半导体器件模块的示意性纵向剖视图；
图6为用于说明第三实施例的半导体器件和半导体器件模块的示意性纵向剖视图；
图7为用于说明第一实施例至第三实施例的半导体器件制造方法的流程图；
图8A至图8D为用于说明第一实施例的半导体器件制造方法的示意性纵向剖视图；
图9A和图9B为用于说明第一实施例的半导体器件制造方法的示意性纵向剖视图；
图10A至图10D为用于说明第三实施例的半导体器件制造方法的示意性纵向剖视图；
图11A和图11B为用于说明第三实施例的半导体器件制造方法的示意性纵向剖视图；
图12为用于说明QFP型封装的部分切割示意性透视图；
图13为用于说明QFN型封装的部分切割示意性透视图；
图14为用于说明第四实施例的半导体器件和半导体器件模块的示意性纵向剖视图；
图15为用于说明第四实施例的半导体器件的示意性纵向剖视图；
图16为用于说明第四实施例的半导体器件制造方法的流程图；
图17A至图17D为用于说明第四实施例的半导体器件制造方法的示意性纵向剖视图；以及
图18A至图18D为用于说明第四实施例的半导体器件制造方法的示意性纵向剖视图。
具体实施方式
如上所述，已经提出了如下的半导体器件：其中另一个半导体元件被安装从而被层叠在被安装于布线板上的高输出半导体元件或高频半导体元件上。在这些半导体器件中，高输出半导体元件或高频半导体元件经由布线板的通孔连接至设置在布线板底面处的外部连接端子。
由于努力研究具有该结构的半导体器件，本发明的发明人发现了以下问题点。高输出半导体元件或高频半导体元件经由通孔连接至外部连接端子。因为难以使通孔的电阻值足够低，所以难以使大的电流流动。另外，因为难以使通孔的电感足够低，所以难以高速运行。在这些知识的基础上，本发明的发明人提出了本申请中公开的技术。
接下来，参考附图描述本申请中公开技术的优选实施例。
参照图1A，优选地在第一实施例至第三实施例的半导体器件中使用的GaN芯片10具有氮化镓（GaN）衬底11和形成在GaN衬底11的正面20上的源电极12、漏电极13以及栅电极14。要注意，源电极12和漏电极13的表面面积大于栅电极14的表面面积。AlGaN层（未示出）设置在GaN衬底11的表面上。AlGaN层与GaN衬底形成异质结。GaN芯片10是利用在AlGaN与GaN之间的异质结界面处产生的二维电子气体的半导体元件，且具有HEMT（高电子迁移率晶体管）型结构。GaN芯片10由于二维电子气体的高迁移率而用作高频半导体元件。另外，因为GaN的带隙大而且击穿电压强度高，所以GaN芯片10被用作高输出半导体元件。因此，GaN芯片10被用作具有位于AlGaN与GaN之间的异质结的氮化镓型高频高输出半导体元件。栅极（未示出）设置在源电极12和漏电极13之间。栅极（未示出）经由位于GaN衬底11上的栅极布线（未示出）连接至栅电极14。栅电极14用作控制在源电极12和漏电极13之间流动的电流的控制电极。
参照图2，焊料凸块22、23、24设置在GaN芯片10上。SiO2膜15设置成覆盖形成在GaN衬底11正面20上的源电极12、漏电极13以及栅电极14。有机保护膜16设置在SiO2膜15上。例如，聚酰亚胺树脂或环氧树脂优选地被用作有机保护膜16。分别暴露源电极12、漏电极13以及栅电极14的通孔17、18、19形成在SiO2膜15和有机保护膜16中。Cu电极25、26、27分别形成在通孔17、18、19中。焊料凸块22、23、24分别经由Cu电极25、26、27分别连接至源电极12、漏电极13以及栅电极14。焊料凸块22、23、24是突出电极的实例，且是外部连接端子的实例。焊料凸块22、23是外部连接子端子的实例，焊料凸块24是外部连接控制端子的实例。GaN芯片10通过焊料凸块22、23、24被表面安装。
参照图3，描述具有另一种表面安装形式的GaN芯片10。焊料球35、36、37设置在GaN芯片10上。SiO2膜15和有机保护膜16设置成覆盖形成在GaN衬底11正面20上的源电极12、漏电极13以及栅电极14。例如，聚酰亚胺树脂优选地被用作有机保护膜16。分别暴露源电极12、漏电极13以及栅电极14的通孔17、18、19形成在SiO2膜15和有机保护膜16中。Cu电极25、26、27分别形成在通孔17、18、19中。Cu柱32、33、34分别形成在Cu电极25、26、27上。树脂密封层31设置成覆盖Cu柱32、33和34、Cu电极25、26、27以及有机保护膜16。例如，环氧树脂优选地被用作树脂密封层31。焊料球35、36、37分别形成在Cu柱32、33、34上。焊料球35经由Cu电极25和Cu柱32连接至源电极12。焊料球36经由Cu电极26和Cu柱33连接至漏电极13。焊料球37经由Cu电极27和Cu柱34连接至栅电极14。焊料球35、36、37是突出电极的实例，且是外部连接端子的实例。焊料球35、36是外部连接子端子的实例，焊料球37是外部连接控制端子的实例。GaN芯片10通过焊料球35、36、37被表面安装。
参照图1B，多个端子41设置在优选地在第一实施例至第四实施例的半导体器件和半导体器件模块中使用的控制芯片（逻辑芯片）40的***。控制芯片40是控制GaN芯片10运行的用于控制的半导体元件的实例。控制芯片40在其中并入用于控制GaN芯片10运行的栅极驱动器。多个端子41中的一个端子41a连接至GaN芯片10的栅电极14。
（第一实施例）
接下来，参考图4描述第一实施例的半导体器件1和半导体器件模块101。半导体器件1具有GaN芯片10、控制芯片40、引线框50以及密封树脂70。GaN芯片10和控制芯片40被制成单个封装。半导体器件模块101具有半导体器件1和母板80。母板80是布线板的实例。
本实施例的半导体器件1被形成为如图12中示出的QFP（四面扁平封装）型封装。芯片40安装在裸片台51上，且芯片40的端子通过接合线68连接至引线端子54的内侧部分56。引线端子54在中间沿其弯曲，且引线端子54的外侧部分55与其上安装有QFP的布线板的表面平行。引线端子54设置在该封装的四侧。芯片40、裸片台51以及引线端子54的内侧部分56被密封树脂70（例如模铸树脂等）密封。引线端子54的外侧部分55连接至布线板的布线。
再次参照图4，GaN芯片10具有位于其正面20上的外部连接端子45。外部连接端子45具有外部连接子端子42、43和外部连接控制端子44。外部连接子端子42连接至源电极12（参见图1A、图1B、图2以及图3）。外部连接子端子43连接至漏电极13（参见图1A、图1B、图2以及图3）。外部连接控制端子44连接至栅电极14（参见图1A、图1B、图2以及图3）。外部连接子端子42、43和外部连接控制端子44优选地由例如焊料凸块22、23、24（参见图2）或焊料球35、36、37（参见图3）形成。可以由Cu/Ni等代替焊料来形成焊料凸块22、23、24和焊料球35、36、37。
引线框50具有裸片台51和多个引线端子54。GaN芯片10通过裸片接合材料65安装在裸片台51的底面52上。裸片接合材料65可导电。GaN芯片10的反面21面向裸片台51的底面52，且GaN芯片10的正面20和外部连接端子45面向裸片台51的相对侧。以此方式，GaN芯片10面向下安装在裸片台51的底面52上。
控制芯片40通过裸片接合材料66安装在裸片台51的顶面53上。裸片接合材料66可导电。控制芯片40的端子41通过接合线68连接至引线端子54的内侧部分56。例如，金属线优选地被用作接合线68。
GaN芯片10、控制芯片40以及裸片台51被密封树脂70密封。接合线68也被密封树脂70密封。引线端子54的内侧部分56被密封树脂70密封。引线端子54的外侧部分55从密封树脂70暴露。GaN芯片10的外部连接端子45从密封树脂70的反面71暴露。
引线端子54在中间沿其弯曲，且引线端子54的外侧部分55的底面55s与GaN芯片10的外部连接子端子42、43和外部连接控制端子44的底面42s、43s、44s的高度大体相同。
母板80具有衬底81和形成在衬底81顶面83上的布线82。引线端子54的外侧部分55经由焊料67连接至布线82。控制芯片40经由引线端子54连接至母板80，且被安装至母板80。GaN芯片10的外部连接端子45（外部连接子端子42、43和外部连接控制端子44）连接至布线82。经由外部连接端子45，GaN芯片10直接连接至母板80，且被安装至母板80。
栅电极14（参见图1A、图1B、图2以及图3）经由外部连接控制端子44、母板80的布线82a、引线端子54a以及接合线68a连接至用于控制芯片40的栅极连接的端子41a。
裸片台51直接连接至多个引线端子54中的一个引线端子54b或多个引线端子54b。
在本实施例中，GaN芯片10和控制芯片40被垂直层叠并制成单个封装，因此，能够使安装表面面积较小。
另外，因为GaN芯片10和控制芯片40被制成单个封装，所以简化了装配工艺。
引线端子55的底面55s与GaN芯片10的外部连接子端子42、43和外部连接控制端子44的底面42s、43s、44s的高度大体相同。因此，引线端子54和GaN芯片10的外部连接端子45都连接至母板80。
外部连接端子45（外部连接子端子42、43和外部连接控制端子44）从密封树脂70的反面71暴露。另外，GaN芯片10经由外部连接端子45直接连接至母板80。因此，能够使大的电流流动。另外，在不设置散热板的情况下，GaN芯片10的热量能够有效地从外部连接端子45直接散发到母板80。而且，通过使外部连接子端子42、43的表面面积（即散热表面面积）较大，能够有效散发GaN芯片10的热量。结果是，本实施例的半导体器件1优选地被应用于高输出半导体元件（例如GaN芯片10等）。另外，因为能够使得外部连接端子45的电感足够低，所以高速运行是可行的。因此，本实施例的半导体器件1适合被应用于高频半导体元件（例如GaN芯片10等）。
特别地，连接至源电极12的外部连接子端子42（参见图1A、图1B、图2以及图3）以及连接至漏电极13的外部连接子端子43（参见图1A、图1B、图2以及图3）被直接连接至母板80。因此，能够大大减小源极和漏极的布线电感，且电流不经过不必要的布线、引线或衬底布线。因此，高速切换是可行的，且能够容易地使大的电流流动。
连接至栅电极14的外部连接控制端子44（参见图1A、图1B、图2以及图3）也直接连接至母板80。另外，外部连接控制端子44经由母板80的布线82a、引线端子54a以及接合线68a连接至用于控制芯片40的栅极连接的端子41a。以此方式，GaN芯片10的栅极和控制该栅极的控制芯片40能够经由母板80而连接，因此该结构简单。
因为引线框50用来将GaN芯片10和控制芯片40制成单个封装，所以能够低廉地制造半导体器件1。
GaN芯片10的反面21通过可导电的裸片接合材料65连接至裸片台51。另外，裸片台51直接连接至多个引线端子54中的一个引线端子54b或多个引线端子54b。因此，能够容易地确保GaN芯片10的反面21的电势。另外，GaN芯片10反面21侧的热量也能够容易地经由引线端子54b逸散。
接下来，参考图7、图8A至图8D以及图9A和图9B，描述第一实施例的半导体器件1的制造方法的实例。
首先，在GaN晶片上形成多个GaN型高频高输出半导体元件（参见图7，步骤S101），该多个GaN型高频高输出半导体元件充当功率器件的实例，具有与GaN形成异质结的AlGaN层，并且具有源电极、漏电极以及栅电极。
接下来，形成分别连接至源电极、漏电极以及栅电极的焊料凸块或焊料球，且形成用于表面安装的外部连接端子（参见图7，步骤S102）。要注意，可以执行晶片级封装（WLCSP：晶片级芯片尺寸封装）来代替形成焊料凸块或焊料球。
接下来，执行切割处理，并将GaN晶片切割（参见图7，步骤S103）成多个GaN芯片10（参见图2和图3）。
与这些工艺相独立地，在硅晶片处形成用于控制（逻辑）的多个半导体元件（参见图7，步骤S201）。
接下来，执行切割处理，并将硅晶片切割（参见图7，步骤S202）成多个控制芯片40（参见图1B）。
与这些工艺相独立地，制造引线框（参见图7，步骤S301）。
接下来，在引线框50的裸片台51的底面52上通过裸片接合材料65面向下安装充当功率器件的实例的GaN芯片10（参见图7的步骤S104和图8A）。GaN芯片10的反面21面向裸片台51的底面52，且GaN芯片10的正面20和外部连接端子45面向裸片台51的相对侧。
接下来，在裸片台51的顶面53上通过裸片接合材料66面向上安装控制芯片40（参见图7的步骤S105和图8B）。
接下来，控制芯片40的端子41通过接合线68连接至引线端子54的内侧部分56（参见图7的步骤S106和图8C）。要注意，GaN芯片10不是布线接合的。
接下来，在密封模具（未示出）的下部模具中设定抗压保护片90，且与保护片90一起执行模具密封（参见图7的步骤S107和图8D）。此时，外部连接端子45和GaN芯片10的正面20被保护片90覆盖。GaN芯片10、控制芯片40、裸片台51、接合线68以及引线端子54的内侧部分56被密封树脂70密封。例如，PTFE适合被用作保护片90。保护片90用来防止密封树脂70获取周围到GaN芯片10的正面20和外部连接端子45的路径，且用来保护GaN芯片10的正面20和外部连接端子45。
在完成模具密封之后，剥离保护片90，且在封装底面处暴露GaN芯片10的正面20（参见图7的步骤S108和图9A）。此时，暴露GaN芯片10的外部连接端子45。通过以此方式使用保护片90，能够仅通过增加设置保护片90的步骤和剥离保护片90的步骤而容易地暴露GaN芯片10的外部连接端子45。
接下来，对引线端子54处于中间的部分进行弯曲处理（参见图7的步骤S109和图9B）。由于该工艺，使得引线端子54的外侧部分55的底面55s与GaN芯片10的外部连接端子45的底面（外部连接子端子42、43和外部连接控制端子44的底面42s、43s、44s）的高度大体相同。
由于上述工艺，完成了封装，制造出了半导体器件1（参见图7的步骤S110）。
（第二实施例）
接下来，参考图5描述第二实施例的半导体器件2和半导体器件模块102。
本实施例的半导体器件2和半导体器件模块102与第一实施例的半导体器件1和半导体器件模块101的不同之处在于以下几点。然而，因为其它点是相同的，所以省略对相同点的结构和运行/效果的说明。
在第一实施例的半导体器件1中，使用了QFP（四面扁平封装）型封装。引线端子54被设置在该封装的四侧。引线端子54在中间沿其弯曲，且引线端子54的外侧部分55的底面55s与GaN芯片10的外部连接子端子42、43和外部连接控制端子44的底面42s、43s、44s的高度大体相同。在第一实施例的半导体器件模块101中，引线端子54的底面55s与GaN芯片10的外部连接子端子42、43和外部连接控制端子44的底面42s、43s、44s一起通过焊料67连接在母板80的布线82上。相反，在本实施例中，半导体器件2使用DIP（双列直插封装）型封装。引线端子54被设置在该封装的两个相对侧。引线端子54在中间沿其弯曲90°，且引线端子54的外侧部分55大体正交于密封树脂70的反面71。母板80具有：衬底81；布线82，其形成在顶面83上；布线85，其形成在底面87上；通孔84，其设置在布线82与布线85之间的衬底81中；以及金属层86，其设置在通孔84的侧表面处。在第二实施例的半导体器件模块102中，引线端子54的外侧部分55被***通孔84中，并通过焊料67、69分别连接至衬底81的顶面83的布线82和底面87的布线85。在本实施例中，因为半导体器件2经由通孔84被安装至母板80，所以容易调节引线端子54的高度。
一直到图7的保护片剥离工艺（步骤S108），本实施例的半导体器件2的制造方法都与第一实施例的半导体器件1的制造方法大体相同。之后，在引线处理步骤中（步骤S109），引线端子54在中间沿其弯曲90°，并且使得引线端子54的外侧部分55大体垂直于密封树脂70的反面71。由于上述工艺，完成了封装，制造出了半导体器件2（参见图7的步骤S110）。
（第三实施例）
接下来，参考图6描述第三实施例的半导体器件3和半导体器件模块103。
本实施例的半导体器件3和半导体器件模块103与第一实施例的半导体器件1和半导体器件模块101的不同之处在于以下几点。然而，因为其它点是相同的，所以省略对相同点的结构和运行/效果的说明。
在第一实施例的半导体器件1中，使用了QFP（四面扁平封装）型封装。引线端子54设置在该封装的四侧。引线端子54的内侧部分56被密封树脂70密封，但是引线端子54从中间从密封树脂70暴露，并且连接至母板80的布线82的外侧部分55从密封树脂70突出并完全暴露。相反，本实施例的半导体器件3使用QFN（四面扁平非引线封装）型封装（例如图13中所示出的）。引线端子54设置在该封装的四侧。芯片40的端子41通过接合线68连接至引线端子54。参照图6和图13，引线端子54与其上安装有QFN的布线板80的顶面83平行。引线端子54被密封树脂70密封，但是引线端子54的底面55s从密封树脂70的反面71暴露。引线端子54的底面55s与GaN芯片10的外部连接子端子42、43和外部连接控制端子44的底面42s、43s、44s的高度大体相同。在本实施例的半导体器件模块103中，引线端子54和GaN芯片10的外部连接端子45（外部连接子端子42、43和外部连接控制端子44）经由焊料67连接至母板80的布线82。在本实施例中，因为引线位于封装内，所以能够使引线较短。结果是，即使是更高速度的切换运行也是可行的，另外，能够使封装较小。要注意，在第一实施例的半导体器件1中，GaN芯片10通过裸片接合材料65安装在裸片台51的底面52处。在本实施例中，GaN芯片10通过导电焊膏或焊料65'被安装在裸片台51的底面52处。
接下来，参考图7、图10A至图10D以及图11A和图11B，描述第三实施例的半导体器件3的制造方法的实例。
首先，在GaN晶片上形成多个GaN型高频高输出半导体元件（参见图7，步骤S101），该多个GaN型高频高输出半导体元件充当功率器件的实例，且具有与GaN形成异质结的AlGaN层，并且具有源电极、漏电极以及栅电极。
接下来，形成分别连接至源电极、漏电极以及栅电极的焊料凸块或焊料球，并且形成用于表面安装的外部连接端子（参见图7，步骤S102）。要注意，可以执行晶片级封装（WLCSP：晶片级芯片尺寸封装）来代替形成焊料凸块或焊料球。
接下来，执行切割处理，并将GaN晶片切割（参见图7，步骤S103）成多个GaN芯片10（参见图2和图3）。
与这些工艺相独立地，在硅晶片处形成用于控制（逻辑）的多个半导体元件（参见图7，步骤S201）。
接下来，执行切割处理，并将硅晶片切割（参见图7，步骤S202）成多个控制芯片40（参见图1B）。
与这些工艺相独立地，制造引线框（参见图7，步骤S301）。此时，如图10A所示，引线框50被反方向弯曲（反方向地弯曲以便被压低），且使引线端子55低于裸片台51。
接下来，在引线框50的裸片台51的底面52上通过导电焊膏或焊料65'面向下安装充当功率器件实例的GaN芯片10（参见图7的步骤S104和图10A）。GaN芯片10的反面21面向裸片台51的底面52，且GaN芯片10的正面20和外部连接端子45面向裸片台51的相对侧。
接下来，在裸片台51的顶面53上通过裸片接合材料66面向上安装控制芯片40（参见图7的步骤S105和图10B）。
接下来，将控制芯片40的端子41通过接合线68连接至引线端子55（参见图7的步骤S106和图10C）。要注意，GaN芯片10不是布线接合的。
接下来，在密封模具（未示出）的下部模具中设定抗压保护片90，且与保护片90一起执行模具密封（参见图7的步骤S107和图10D）。此时，GaN芯片10的外部连接端子45和正面20以及引线端子55的底面55s被保护片90覆盖。GaN芯片10、控制芯片40、裸片台51、接合线68以及引线端子55被密封树脂70密封。例如，PTFE优选地被用作保护片90。保护片90用来防止密封树脂70获取周围到GaN芯片10的正面20和外部连接端子45以及到引线端子55的底面55s的路径，并保护GaN芯片10的正面20和外部连接端子45以及引线端子55的底面55s。
在完成模具密封之后，剥离保护片90，且在封装底面处暴露GaN芯片10的正面20（参见图7的步骤S108和图11A）。此时，暴露GaN芯片10的外部连接端子45以及引线端子55的底面55s。通过以此方式使用保护片90，能够仅通过增加设置保护片90的步骤和剥离保护片90的步骤容易地暴露GaN芯片10的外部连接端子45的底面以及引线端子55的底面55s。引线端子55的底面55s与GaN芯片10的外部连接端子45的底面（外部连接子端子42、43和外部连接控制端子44的底面42s、43s、44s）的高度大体相同（参见图11B）。要注意，在本实施例中，不需要在中间沿其弯曲引线端子54的引线处理步骤（参见图7中的步骤S109）。
由于上述工艺，完成了封装，制造出了半导体器件3（参见图7的步骤S110）。
（第四实施例）
接下来，参考图14和图15，描述第四实施例的半导体器件4和半导体器件模块104。半导体器件4具有GaN芯片10、控制芯片40、内插件（interposer）（薄布线板）90以及密封树脂70。GaN芯片10和控制芯片40被制成单个封装。半导体器件模块104具有半导体器件4和母板80。内插件90是中继衬底（relay substrate）的实例。母板80是布线板的实例。
GaN芯片10具有位于其正面20上的外部连接端子45。外部连接端子45具有外部连接子端子42、43和外部连接控制端子44。外部连接子端子42连接至源电极12（参见图1A、图1B、图2以及图3）。外部连接子端子43连接至漏电极13（参见图1A、图1B、图2以及图3）。外部连接控制端子44连接至栅电极14（参见图1A、图1B、图2以及图3）。外部连接子端子42、43和外部连接控制端子44优选地由例如焊料凸块22、23、24（参见图2）或焊料球35、36、37（参见图3）形成。可以由Cu/Ni等代替焊料来形成焊料凸块22、23、24和焊料球35、36、37。
在内插件90处，焊料球93以栅格（grid）的形式被布置在树脂衬底91的正面95上。端子92或布线（未示出）布置在树脂衬底91的反面94上。焊料球93和端子92通过设置在树脂衬底91内的通孔（未示出）来连接，或者通过树脂衬底91的反面94的布线（未示出）来连接，或者通过设置在树脂衬底91内的布线（多层衬底的情况）（未示出）来连接。开口96形成在内插件90的中心部分。在树脂衬底91的四侧，焊料球93设置在除了开口96之外的正面95处。
本实施例的半导体器件4被构造为BGA（球栅阵列）型封装。GaN芯片10和控制芯片40布置在内插件90的中心部分。GaN芯片10布置在内插件90的中心部分的开口96内。GaN芯片10的正面20布置成面向下，并且GaN芯片10被面向下安装。GaN芯片10的反面21和控制芯片40的反面47通过粘合剂64粘着。控制芯片40面向上安装在GaN芯片10的反面21上。控制芯片40的正面46的端子41通过接合线68连接至内插件90的反面94的端子92。例如，金属线适合被用作接合线68。
GaN芯片10、控制芯片40以及内插件90被密封树脂70密封。接合线68也被密封树脂70密封。GaN芯片10的正面20和外部连接端子45以及内插件90的正面95和焊料球93从密封树脂70暴露。GaN芯片10的外部连接端子45与内插件90的焊料球93的高度大体相同。
母板80具有衬底81和形成在衬底81顶面83上的布线82。内插件90的焊料球93连接至布线82。控制芯片40经由内插件90连接至母板80，且被安装至母板80。GaN芯片10的外部连接端子45（外部连接子端子42、43和外部连接控制端子44）连接至布线82。经由外部连接端子45，GaN芯片10直接连接至母板80，且被安装至母板80。
栅电极14（参见图1A、图1B、图2以及图3）经由外部连接控制端子44、母板80的布线82a、焊料球93a以及接合线68a连接至用于控制芯片40的栅极连接的端子41a。
在本实施例中，GaN芯片10和控制芯片40被垂直层叠并制成单个封装，因此，能够使安装表面面积较小。
另外，因为GaN芯片10和控制芯片40被制成单个封装，所以简化了装配工艺。
GaN芯片10的外部连接端子45与内插件90的焊料球93的高度大体相同。因此，焊料球93和GaN芯片10的外部连接端子45都连接至母板80。
外部连接端子45（外部连接子端子42、43和外部连接控制端子44）从密封树脂70的反面71暴露。另外，GaN芯片10经由外部连接端子45直接连接至母板80。因此，能够使大的电流流动。另外，在不设置散热板的情况下，GaN芯片10的热量能够有效地从外部连接端子45直接散发到母板80。而且，通过使外部连接子端子42、43的数量较大且使其总表面面积（即散热表面面积）较大，能够有效散发GaN芯片10的热量。结果是，本实施例的半导体器件4适合被应用于高输出半导体元件（例如GaN芯片10等）。另外，因为能够使外部连接端子45的电感足够低，所以高速运行是可行的。因此，本实施例的半导体器件4优选地被应用于高频半导体元件（例如GaN芯片10等）。
特别地，连接至源电极12（参见图1A、图1B、图2以及图3）的外部连接子端子42以及连接至漏电极13（参见图1A、图1B、图2以及图3）的外部连接子端子43被直接连接至母板80。因此，能够大大减小源极和漏极的布线电感，且电流不经过不必要的布线、引线或衬底布线。因此，高速切换是可行的，且能够容易地使大的电流流动。
连接至栅电极14（参见图1A、图1B、图2以及图3）的外部连接控制端子44也直接连接至母板80。另外，外部连接控制端子44经由母板80的布线82a、焊料球93a以及接合线68a等连接至用于控制芯片40的栅极连接的端子41a。以此方式，GaN芯片10的栅极和控制该栅极的控制芯片40能够经由母板80连接，因此该结构简单。
接下来，参考图16、图17A至图17D以及图18A至图18D，描述第四实施例的半导体器件4的制造方法的实例。
首先，在GaN晶片上形成多个GaN型高频高输出半导体元件（参见图16，步骤S401），该多个GaN型高频高输出半导体元件充当功率器件的实例，且具有与GaN形成异质结的AlGaN层，并且具有源电极、漏电极以及栅电极。
接下来，形成分别连接至源电极、漏电极以及栅电极的焊料凸块22、23、24（参见图2）或焊料球35、36、37（参见图3），且形成用于表面安装的外部连接端子（参见图16，步骤S402）。要注意，可以执行晶片级封装（WLCSP：晶片级芯片尺寸封装）来代替形成焊料凸块或焊料球。
接下来，执行切割处理，并将GaN晶片切割（参见图16，步骤S403）成多个GaN芯片10（参见图2和图3）。
与这些工艺相独立地，在硅晶片处形成用于控制（逻辑）的多个半导体元件（参见图16，步骤S501）。
接下来，执行切割处理，并将硅晶片切割（参见图16，步骤S502）成多个控制芯片40（参见图1B）。
与这些工艺相独立地，制造内插件90（参见图16，步骤S601和图17A）。内插件90呈能够被分成多个内插件的片状形式。多个开口96设置在片状内插件90中（参见图17A）。接下来，将自粘膜99粘贴到内插件90的正面95（参见图16、步骤S602以及图17A）。自粘膜99具有柔性粘合层（未示出），GaN芯片10的外部连接端子45被嵌入该柔性粘合层。要注意，此时，能够被安装的焊料凸块22、23、24（参见图2）或焊料球35、36、37（参见图3）不必形成在GaN芯片10的正面20上。
接下来，作为功率器件实例的GaN芯片10被***到内插件90的开口96中，且GaN芯片10面向下被安装在内插件90处（参见图16的步骤S404和图17B）。此时，设置有外部连接端子45的GaN芯片10的正面20是底侧，反面21是上侧。GaN芯片10的外部连接端子45被嵌入到自粘膜99的柔性粘合层（未示出）中。
接下来，逻辑芯片40的反面47经由设置在GaN芯片10的反面21上的粘合剂64被粘贴，控制芯片40的正面（电路表面）46是其上侧（参见图16的步骤S405和图17C）。控制芯片40面向上被安装在GaN芯片10上。要注意，膏状粘合剂或膜状粘合剂能够用作粘合剂64。
接下来，逻辑芯片40的端子41通过接合线68连接至内插件90的预定端子92（参见图16的步骤S406和图17D）。要注意，GaN芯片10不是布线接合的。
接下来，形成密封树脂70，并执行模具密封（参见图16的步骤S407和图18A）。此时，GaN芯片10的外部连接端子45和正面20以及内插件90的正面95保持被自粘膜99覆盖。GaN芯片10、控制芯片40、内插件90以及接合线68被密封树脂70密封。例如，聚酰亚胺型膜优选地被用作自粘膜99。在模具密封时能够承受热量的膜被用作自粘膜99。另外，优选地使用粘合力由于加热会被减弱的膜。自粘膜99用来防止密封树脂70获取周围到GaN芯片10的正面20和外部连接端子45以及内插件90的正面95的路径，且用来保护GaN芯片10的正面20和外部连接端子45以及内插件90的正面95。
在完成模具密封之后，剥离自粘膜99，且暴露GaN芯片10的正面20以及内插件90的正面95（参见图16的步骤S408和图18B）。此时，暴露GaN芯片10的外部连接端子45。
接下来，将焊料球93形成在内插件90的正面95上（参见图16的步骤S409和图18C）。要注意，在充当外部连接端子45的焊料凸块22、23、24（参见图2）或焊料球35、36、37（参见图3）没有形成在GaN芯片10的正面20上的情况下，形成焊料凸块22、23、24（参见图2）或焊料球35、36、37（参见图3）。焊料凸块22、23和24、焊料球93、焊料球35、36、37通过焊料电镀、焊料印刷或球形安装形成。
之后，该结构通过切割刀片200等被分成单个封装（参见图16的步骤S410和图18C），完成了封装，且制造出了半导体器件4（参见图16的步骤S411和图18D）。要注意，单个封装的划分可以使用模具等通过冲压（punching）来执行。
在上述各实施例中，GaN芯片10被用作高频高输出半导体元件的实例。然而，使用除了GaN型材料之外的材料的高频高输出半导体元件能够优选地用来代替GaN芯片10。另外，不仅场效应晶体管而且双极晶体管也能够优选地用来代替GaN芯片10。而且，也能够优选使用未以高频运行的高输出半导体元件（例如SiC型高输出半导体元件）来代替GaN芯片10。更进一步地，也能够优选使用不是高输出的高频半导体元件和GaAs型高频半导体元件来代替GaN芯片10。

Claims (19)

1.一种半导体器件，包括：
第一半导体元件；
第一外部连接端子，设置在所述第一半导体元件的第一表面；
引线框，设置在所述第一半导体元件的第二表面，所述第二表面处于所述第一表面的相对侧；
第二半导体元件，设置在所述引线框处；
接合线，连接所述引线框与所述第二半导体元件；
密封构件，密封所述引线框的一部分、所述第一半导体元件、所述第二半导体元件和所述接合线；以及
第二外部连接端子，作为所述引线框的一部分设置在所述引线框的未被所述密封构件密封的一部分，
其中：
所述引线框的一部分位于所述第一半导体元件与所述第二半导体元件之间；
所述第一外部连接端子的下端位于低于所述密封构件的下表面的位置；并且
所述第二外部连接端子的下端位于低于所述密封构件的下表面的位置。
2.根据权利要求1所述的半导体器件，其中，所述第一半导体元件具有第一电极、第二电极以及用于控制在所述第一电极和所述第二电极之间流动的电流的控制电极，所述第一外部连接端子包括分别连接至所述第一电极、所述第二电极以及所述控制电极的第一外部连接子端子、第二外部连接子端子以及外部连接控制端子。
3.根据权利要求2所述的半导体器件，其中，所述第一电极和所述第二电极的表面面积大于所述控制电极的表面面积。
4.根据权利要求1至3中任一权利要求所述的半导体器件，其中，所述第二外部连接端子是引线框的引线端子，且所述第一半导体元件和所述第二半导体元件被分别安装在所述引线框的裸片台的第一表面和处于其相对侧的第二表面。
5.根据权利要求4所述的半导体器件，其中，所述裸片台直接连接至所述引线框的多个引线端子中的至少一个。
6.根据权利要求1至3中任一权利要求所述的半导体器件，其中，所述第一外部连接端子的底面位于与第二外部连接端子的底面相同的高度的位置。
7.根据权利要求1至3中任一权利要求所述的半导体器件，其中，所述第一半导体元件是氮化镓型半导体元件。
8.根据权利要求1至3中任一权利要求所述的半导体器件，其中，所述第一半导体元件是具有位于AlGaN与GaN之间的异质结的氮化镓型半导体元件。
9.根据权利要求1至3中任一权利要求所述的半导体器件，其中，所述第二半导体元件是控制所述第一半导体元件运行的用于控制的半导体元件。
10.根据权利要求1至3中任一权利要求所述的半导体器件，其中，所述第一外部连接端子是突出电极。
11.根据权利要求10所述的半导体器件，其中，所述突出电极是凸块。
12.根据权利要求10所述的半导体器件，其中，所述突出电极是球。
13.根据权利要求1至3中任一权利要求所述的半导体器件，其中，所述半导体器件是QFP型。
14.根据权利要求1至3中任一权利要求所述的半导体器件，其中，所述半导体器件是DIP型。
15.根据权利要求1至3中任一权利要求所述的半导体器件，其中，所述半导体器件是QFN型。
16.根据权利要求1至3中任一权利要求所述的半导体器件，其中，所述半导体器件是BGA。
17.一种半导体器件模块，包括：
布线板，以及
半导体器件，所述半导体器件包括：
第一半导体元件，设置在所述布线板上；
第一外部连接端子，设置在所述第一半导体元件的第一表面并连接到所述布线板；
引线框，设置在所述第一半导体元件的第二表面侧，所述第二表面处于所述第一表面的相对侧；
第二半导体元件，设置在所述引线框上；
接合线，连接所述引线框与所述第二半导体元件；
密封构件，密封所述引线框的一部分、所述第一半导体元件、所述第二半导体元件和所述接合线；以及
第二外部连接端子，作为所述引线框的一部分设置在所述引线框的未被所述密封构件密封的一部分，
其中：
所述引线框的一部分位于所述第一半导体元件与所述第二半导体元件之间；
所述第一外部连接端子的下端位于低于所述密封构件的下表面的位置；
所述第二外部连接端子的下端位于低于所述密封构件的下表面的位置；
所述第一外部连接端子连接至所述布线板；并且
所述第二外部连接端子连接至所述布线板。
18.根据权利要求17所述的半导体器件模块，其中，所述第二半导体元件是控制所述第一半导体元件运行的用于控制的半导体元件，所述第一半导体元件的控制端子经由所述第二外部连接端子和所述布线板的布线连接至所述第二半导体元件。
19.一种包括布线板的半导体器件的制造方法，包括：
制备一组件，所述组件具有：第一半导体元件，具有第一表面和处于所述第一表面相对侧的第二表面，且具有处于所述第一表面的第一外部连接端子；第二半导体元件，布置在所述第一半导体元件的所述第二表面侧；以及第二外部连接端子，连接至所述第二半导体元件；
在所述第一外部连接端子的被配置为将被连接到所述布线板的一部分以及所述第二外部连接端子的被配置为将被连接到所述布线板的一部分被保护片覆盖的状态下，通过密封构件密封至少所述第一半导体元件和所述第二半导体元件；以及
在通过密封构件密封之后，剥离所述保护片，并暴露所述第一外部连接端子的被配置为将被连接到所述布线板的一部分以及所述第二外部连接端子的被配置为将被连接到所述布线板的一部分。
CN201310150913.7A 2012-05-11 2013-04-26 半导体器件、半导体器件模块以及半导体器件的制造方法 Expired - Fee Related CN103390612B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012110099A JP5924110B2 (ja) 2012-05-11 2012-05-11 半導体装置、半導体装置モジュールおよび半導体装置の製造方法
JP2012-110099 2012-05-11

Publications (2)

Publication Number Publication Date
CN103390612A CN103390612A (zh) 2013-11-13
CN103390612B true CN103390612B (zh) 2017-03-22

Family

ID=49534836

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310150913.7A Expired - Fee Related CN103390612B (zh) 2012-05-11 2013-04-26 半导体器件、半导体器件模块以及半导体器件的制造方法

Country Status (3)

Country Link
US (1) US9041186B2 (zh)
JP (1) JP5924110B2 (zh)
CN (1) CN103390612B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385070B2 (en) * 2013-06-28 2016-07-05 Delta Electronics, Inc. Semiconductor component having a lateral semiconductor device and a vertical semiconductor device
US9281219B2 (en) * 2013-09-18 2016-03-08 Suprasensor Technologies, Llc Molecular receptor-based chemical field-effect transistor (CHEMFET) devices, systems, and methods for in-situ nitrate monitoring in field soils
US9171828B2 (en) * 2014-02-05 2015-10-27 Texas Instruments Incorporated DC-DC converter having terminals of semiconductor chips directly attachable to circuit board
JP2015173225A (ja) * 2014-03-12 2015-10-01 株式会社東芝 半導体装置およびその製造方法
IT201700088362A1 (it) * 2017-08-01 2019-02-01 Hike S R L Componente elettronico integrato.
FR3083920A1 (fr) * 2018-07-13 2020-01-17 Linxens Holding Procede de fabrication de boitiers de composant electronique et boitier de composant electronique obtenu par ce procede
US11490517B2 (en) * 2019-07-31 2022-11-01 ABB Power Electronics, Inc. Interposer printed circuit boards for power modules
US11495511B2 (en) * 2020-08-28 2022-11-08 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
JP7379301B2 (ja) * 2020-09-09 2023-11-14 株式会社東芝 半導体装置
US20220115304A1 (en) * 2020-10-13 2022-04-14 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150724A (en) * 1998-03-02 2000-11-21 Motorola, Inc. Multi-chip semiconductor device and method for making the device by using multiple flip chip interfaces
KR20000057810A (ko) * 1999-01-28 2000-09-25 가나이 쓰토무 반도체 장치
TW429494B (en) * 1999-11-08 2001-04-11 Siliconware Precision Industries Co Ltd Quad flat non-leaded package
SG102591A1 (en) * 2000-09-01 2004-03-26 Micron Technology Inc Dual loc semiconductor assembly employing floating lead finger structure
US6798044B2 (en) * 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
JP3831287B2 (ja) * 2002-04-08 2006-10-11 株式会社日立製作所 半導体装置の製造方法
US6825559B2 (en) * 2003-01-02 2004-11-30 Cree, Inc. Group III nitride based flip-chip intergrated circuit and method for fabricating
JP2005217072A (ja) * 2004-01-28 2005-08-11 Renesas Technology Corp 半導体装置
US7422930B2 (en) * 2004-03-02 2008-09-09 Infineon Technologies Ag Integrated circuit with re-route layer and stacked die assembly
US7154186B2 (en) * 2004-03-18 2006-12-26 Fairchild Semiconductor Corporation Multi-flip chip on lead frame on over molded IC package and method of assembly
JP2005327805A (ja) * 2004-05-12 2005-11-24 Renesas Technology Corp 半導体装置およびその製造方法
JP2006216940A (ja) * 2005-01-07 2006-08-17 Toshiba Corp 半導体装置
JPWO2006100768A1 (ja) * 2005-03-23 2008-08-28 富士通株式会社 半導体装置及びその製造方法
JP4408832B2 (ja) * 2005-05-20 2010-02-03 Ｎｅｃエレクトロニクス株式会社 半導体装置
US7443014B2 (en) * 2005-10-25 2008-10-28 Infineon Technologies Ag Electronic module and method of assembling the same
JP2007234683A (ja) 2006-02-28 2007-09-13 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7598603B2 (en) * 2006-03-15 2009-10-06 Infineon Technologies Ag Electronic component having a power switch with an anode thereof mounted on a die attach region of a heat sink
JP4916745B2 (ja) * 2006-03-28 2012-04-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7618896B2 (en) * 2006-04-24 2009-11-17 Fairchild Semiconductor Corporation Semiconductor die package including multiple dies and a common node structure
US7569920B2 (en) * 2006-05-10 2009-08-04 Infineon Technologies Ag Electronic component having at least one vertical semiconductor power transistor
KR100833183B1 (ko) * 2006-09-21 2008-05-28 삼성전자주식회사 적층형 반도체 패키지
JP5378643B2 (ja) 2006-09-29 2013-12-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP4332567B2 (ja) * 2007-03-27 2009-09-16 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法及び実装方法
US7619303B2 (en) * 2007-12-20 2009-11-17 National Semiconductor Corporation Integrated circuit package
JP2009176839A (ja) 2008-01-22 2009-08-06 Mitsubishi Electric Corp 半導体素子の放熱構造
JP5115241B2 (ja) 2008-03-03 2013-01-09 日本電気株式会社 電子部品の実装方法
JP5207896B2 (ja) * 2008-09-18 2013-06-12 新光電気工業株式会社 半導体装置及びその製造方法
US7816784B2 (en) * 2008-12-17 2010-10-19 Fairchild Semiconductor Corporation Power quad flat no-lead semiconductor die packages with isolated heat sink for high-voltage, high-power applications, systems using the same, and methods of making the same
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
JP5425584B2 (ja) * 2009-10-15 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8399912B2 (en) * 2010-02-16 2013-03-19 International Rectifier Corporation III-nitride power device with solderable front metal
CN102176418B (zh) * 2011-03-22 2013-02-20 南通富士通微电子股份有限公司 扇出***级封装方法
US8742490B2 (en) * 2011-05-02 2014-06-03 Monolithic Power Systems, Inc. Vertical power transistor die packages and associated methods of manufacturing

Also Published As

Publication number Publication date
CN103390612A (zh) 2013-11-13
US9041186B2 (en) 2015-05-26
JP5924110B2 (ja) 2016-05-25
JP2013239500A (ja) 2013-11-28
US20130299845A1 (en) 2013-11-14

Similar Documents

Publication Publication Date Title
CN103390612B (zh) 半导体器件、半导体器件模块以及半导体器件的制造方法
CN104485321B (zh) 半导体管芯封装件及其制造方法
US8163601B2 (en) Chip-exposed semiconductor device and its packaging method
CN111354646A (zh) 制造半导体器件的方法与对应的半导体器件
JP6744610B2 (ja) 半導体パッケージ、モジュールおよび電気機器
JPWO2012111254A1 (ja) 半導体装置及びその製造方法
CN101465301A (zh) 晶片水平的芯片级封装
TW201423947A (zh) 堆疊式功率元件模組
WO2005081311A1 (ja) 回路装置およびその製造方法
CN103050467B (zh) 封装结构及其制造方法
CN214043635U (zh) 一种智能功率模块及电力电子设备
TW201340261A (zh) 半導體裝置及其製造方法
CN109935561A (zh) 一种氮化镓器件及氮化镓器件的封装方法
US8633511B2 (en) Method of producing semiconductor device packaging having chips attached to islands separately and covered by encapsulation material
CN104037152B (zh) 芯片载体结构、芯片封装及其制造方法
TW200810069A (en) Dual side cooling integrated power device package and module and methods of manufacture
US10490485B2 (en) Semiconductor device
JP6663340B2 (ja) 半導体装置
JP5341339B2 (ja) 回路装置
CN103579029B (zh) 封装结构及其制造方法
CN103594388A (zh) 具有侧壁间隔物的接触垫及其制作方法
TW201308548A (zh) 小基板多晶片記憶體封裝構造
US20180226275A1 (en) Method for manufacturing semiconductor device
WO2020240882A1 (ja) 半導体装置および半導体装置の製造方法
CN111244061A (zh) 氮化镓设备的封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150528

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20150528

Address after: Yokohama City, Kanagawa Prefecture, Japan

Applicant after: SOCIONEXT Inc.

Address before: Yokohama City, Kanagawa Prefecture, Japan

Applicant before: FUJITSU MICROELECTRONICS Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170322