CN103383919B - 用于制造芯片封装件的方法 - Google Patents

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Abstract

提供了一种用于制造芯片封装件的方法。所述方法包括：将多个晶圆设置在载体之上；在所述载体之上沉积封装材料，其中，所述多个晶圆由所述封装材料覆盖，从而形成包括所述封装材料和所述多个晶圆的结构；以及去除封装材料，从而形成所述结构的薄化部分以及所述结构的包括比所述薄化部分更厚的封装材料的另外部分。

Description

用于制造芯片封装件的方法
技术领域
各实施例大致涉及用于制造芯片封装件的方法。
背景技术
由于其尺寸，处理非常薄的芯片（例如，厚度小于100μm的芯片）具有挑战性。目前，制造晶片级电子电路，例如，可在晶片上执行前端工艺。晶片可具有至少一种规定的厚度，并且根据直径，可由昂贵的载体***进行处理。随后，可进行薄化，并且可在晶片背面上提供焊接材料。目前，在生产电子元件（例如，功率电子设备）的过程中，薄芯片可在背面进行金属化，并且可需要一个特别的锯切工艺。
背面进行金属化的薄芯片必须分离，例如，单独处理。随后可在连续的取放过程内，将薄芯片顺序地放置在***器上，并且在高压和高温下进行焊接。薄芯片可在极高温度（例如，大于300℃的温度）下利用惰性气体而焊接在***器上。焊接非常薄的芯片，因此限制了产量并且在薄芯片上施加较高应力，例如，高压和高温。
在晶片变得更薄时，由于弯曲和/或偏转，现有方法（例如，现有生产和/制造方法）给芯片处理带来较大的成本，并且限制了载体的尺寸。载体***可限制进一步的背面处理的处理温度，例如，焊接、固化或任何其他回流工艺。必须在背面具有厚金属的情况下，锯切薄晶片，例如，薄硅片。而且，需要从锯切箔中挑出薄芯片，并且可能需要使用紫外线UV箔。通过处理薄晶片和芯片，例如，对极薄的晶片和芯片进行背面金属化、锯切、芯片接合等等，可带来较高的成本和成品率损失。
发明内容
各实施例提供了一种用于制造芯片封装件的方法，所述方法包括：将多个晶圆设置在载体之上；在所述载体之上沉积封装材料，其中，所述多个晶圆由所述封装材料覆盖，从而形成包括所述封装材料和所述多个晶圆的结构；以及去除封装材料，从而形成所述结构的薄化部分以及所述结构的另外部分，该另外部分包括比所述薄化部分更厚的封装材料。
附图说明
在附图中，在所有各示图中，相似参考标号通常表示相同部件。附图不必按比例绘出，而通常是，重点示出本发明的原理。在以下描述中，参看以下附图，描述本发明的各实施例，其中：
图1示出了根据一个实施例的用于制造芯片封装件的方法；
图2A到2I示出了根据实施例的用于制造芯片封装件的方法；
图3示出了根据实施例的芯片封装件的部件；
图4A到4D示出了根据各实施例的用于制造芯片封装件的方法；
图5A到5E示出了根据各实施例的用于制造芯片封装件的方法；
图6示出了根据一个实施例的用于制造芯片封装件的方法。
具体实施方式
以下详细描述参考了附图，附图通过图示方式示出了具体细节和实施例，通过这些可实践本发明。
用语“示例性”在本文中用于表示“用作一个实例、示例或例证”。在本文中描述为“示例性”的任何实施例或设计不必理解为优选于或优于其他实施例或设计。
在一侧或表面“之上”形成的沉积材料中的用语“之上”，在本文中可用于表示，沉积材料可“直接”在所指的侧或表面上形成，即，沉积材料与所指的侧或表面直接接触。在一侧或表面“之上”形成的沉积材料中的用语“之上”在本文中还可用于表示，沉积材料可“间接”在所指的侧或表面上形成，其中一个或多个额外的层被布置在所指的侧部或表面与沉积材料之间。
各实施例提供了一种用于制造芯片封装件的方法，用于超薄（厚度小于100μm）的芯片，用于薄化芯片，例如，壳体内的功率半导体并且通过电流方法构成互连。
各实施例提供了一种用于制造芯片封装件的方法，其避免了单独处理超薄芯片，而是在封装材料内实现芯片时，将晶片级芯片薄化。
各实施例提供了一种用于制造芯片封装件的方法，其中，芯片和封装件（即，封装材料）可变薄，同时可保持晶片级封装载体（例如，封装材料）所需要的刚度。
图1示出了根据实施例的用于制造芯片封装件的方法100。方法100可包括：
将多个晶圆设置在载体之上（在110）；
在载体之上沉积封装材料，其中，所述多个晶圆由封装材料覆盖，从而形成包括封装材料和多个晶圆的结构（在120）；以及
去除封装材料，从而形成该结构的薄化部分以及该结构的另外部分，所述另外部分包括比薄化部分更厚的封装材料（在130）。
图2A到2I示出了根据实施例的用于制造芯片封装件的方法200。方法200可包括参照方法100已经描述的所有过程中的一个或多个。
一种半导体晶片可包括形成在半导体晶片内的多个半导体晶圆。每个晶圆可包括一个芯片，例如，半导体芯片。半导体芯片可包括晶片衬底的至少一部分，其中，晶片衬底可包括材料，例如，半导体材料。
晶片衬底可包括以下材料组中的至少一个，该材料组包括：硅、锗、第III到V族材料、聚合物。根据一个实施例，晶片衬底可包括掺杂或未掺杂的硅。根据另一个实施例，晶片衬底可包括绝缘体上硅结构（SOI）晶片。根据一个实施例，晶片衬底可包括半导体化合物材料，例如，砷化镓（GaA）、磷化铟（InP）。根据一个实施例，晶片衬底可包括四元半导体化合物材料，例如，铟镓砷化物（InGaA）。
晶片衬底可具有的厚度（从顶侧到底侧）的范围在大约250μm到大约950μm，例如，大约300μm到大约750μm，例如，大约400μm到大约650μm。晶片可具有的直径的范围在大约25mm到大约450mm，例如，大约100mm到大约350mm，例如，大约200mm到大约300mm。
在前端工艺中，一个或多个电子电路可形成在晶圆内，例如，在半导体晶片的正面之上。前端工艺可包括线前端FEOL（front end of line FEOLprocess）工艺，其中，可执行至少一个工艺，以便形成半导体装置的有源电气元件，例如，形成源极区域，例如，形成漏极区域，例如，形成沟道区域。在FEOL工艺之后，可为线后端BEOL工艺，其中，可形成金属化（例如，布线）以电连接半导体装置的有源电气元件。
在前端工艺之后，依然形成部分半导体晶片的晶圆可进行晶片测试。晶片内的晶圆然后进行分离，例如，分离工艺，以便将晶圆彼此单独进行处理，例如，通过进行切割工艺。由于单独处理工艺，好晶圆（即，可通过晶片测试的晶圆）可与坏晶圆（即，未通过晶片测试的晶圆）分开。
在210中，多个晶圆1021、1022、1023、…102n（其通常包括但不限于通过晶片测试的好晶圆）可布置在载体104之上，例如，在载体104的侧部116之上。
利用“取放”过程，可执行这种工艺。可理解的是，在这部分工艺中，晶圆可具有的（从顶侧到底侧）厚度的范围在大约250μm到大约950μm，例如，大约300μm到大约750μm，例如，大约400μm到大约650μm。分离工艺可产生单独的晶圆，其中，每个晶圆可具有的长度的范围为大约100μm到10mm，例如，大约200μm到8mm，例如，大约500μm到大约5mm，并且其中，每个晶圆可具有的宽度的范围为大约100μm到10mm，例如，大约200μm到8mm，例如，大约500μm到大约5mm。
未变薄的芯片进行个别化（individualization）。在封装材料内可实现其他元件生产，例如，在随后工艺内的塑料模具。
在图2A中示出了三个晶圆1021、1022、1023，然而，多个晶圆1021、1022、1023、…102n可不限于三个，而可包括一个或多个晶圆，例如，2、3、4、5、6、7、8、9、10或者甚至更多个晶圆，例如，几十、几百或几千个晶圆。多个晶圆1021、1022、1023、…102n因此最初均可彼此独立地分开，这是因为选择这些晶圆并且将其放置（例如，依次地放置）在共同的载体104之上。多个晶圆1021、1022、1023、…102n中相邻的晶圆可相距间距ds。间距ds的范围可从大约50μm到大约5mm。
然后，一旦多个晶圆1021、1022、1023、…102n放置在载体104之上，就可处理这些晶圆，以便形成重构晶片，例如，在嵌入式晶片级工艺中。可理解的是，除了多个晶圆1021、1022、1023、…102n放置于载体104之上，多个导电模块1061、1062、1063、…106n也位于载体104之上。多个导电模块1061、1062、1063、…106n可设置在载体104之上，其中，多个晶圆1021、1022、1023、…102n中的至少一个晶圆可设置成与多个导电模块1061、1062、1063、…106n中的至少一个导电模块相邻，例如，多个导电模块1061、1062、1063、…106n中的至少一个导电模块可设置在多个晶圆1021、1022、1023、…102n的连续晶圆之间。多个导电模块1061、1062、1063、…106n可与多个晶圆1021、1022、1023、…102n分离，换言之，这些模块和晶圆彼此不必直接接触。可理解的是，多个晶圆1021、1022、1023、…102n和导电模块1061、1062、1063、…106n可通过导电介质（例如，粘胶剂，例如，粘合剂（未示出））临时与载体104粘附。多个导电模块1061、1062、1063、…106n可具有的尺寸的范围从大约50μm×50μm×50μm到大约1000μm×1000μm×1000μm，例如，尺寸范围从大约100μm×100μm×100μm到大约500μm×500μm×500μm。
多个导电模块1061、1062、1063、…106n均可包括引线框架的至少一部分。多个导电模块1061、1062、1063、…106n均可包括以下材料组中的至少一种，该材料组包括：铜、镍、铁、银、金、钯、磷、铜合金、镍合金、铁合金、银合金、金合金、钯合金、磷合金。
多个晶圆1021、1022、1023、…102n中的至少一个可包括上述晶片衬底的至少一部分。或者，多个晶圆1021、1022、1023、…102n中的每个可包括晶片衬底的至少一部分。多个晶圆1021、1022、1023、…102n中的至少一个可包括形成在晶片衬底内的一个或多个电子电路，例如，已经通过上述前端工艺形成的电子电路。多个晶圆1021、1022、1023、…102n中的至少一个可包括功率半导体芯片中的至少一部分，其中，功率半导体芯片可包括以下组成的组中的至少一个功率半导体装置，该组包括：功率晶体管、功率MOS晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅双极型晶体管、晶闸管、MOS控制的晶闸管、可控硅整流器、肖特基功率二极管、碳化硅二极管、氮化镓装置。
可理解的是，多个晶圆1021、1022、1023、…102n可不限于功率半导体装置，但是也可包括逻辑装置，例如，专用集成电路ASIC，例如，驱动器，例如，控制器，例如，传感器。
多个晶圆1021、1022、1023、…102n中的至少一个晶圆1021可包括顶部1081。顶部1081、1082、1083、1084、…108n可理解为表示多个晶圆1021、1022、1023、…102n的承载一个或多个接触焊盘1141、1142、1143、1144、…114n或电触点的侧部，其中，可连接结合焊盘或电接点。顶部1081、1082、1083、1084、…108n可理解为表示多个晶圆1021、1022、1023、…102n的主要由金属化层（在上述线后端BEOL工艺中可形成这些金属化层）覆盖的侧部。
顶部1081、1082、1083、1084、…108n面朝的方向可与底部1121、1122、1123、1124、…112n所面向的方向大致相反。
在多个晶圆1021、1022、1023、…102n内形成的一个或多个电子电路可形成在多个晶圆1021、1022、1023、…102n的顶部1081、1082、1083、1084、…108n。
底部1121、1122、1123、1124、…112n可理解为表示多个晶圆1021、1022、1023、…102n的通常未进行金属化或者没有接触焊盘或电触点的侧部。
顶部1081、1082、1083、1084、…108n也可称为多个晶圆1021、1022、1023、…102n的“第一侧”、“正面”、或“上侧”。术语“顶部”、“第一侧”、“正面”、或“上侧”在后文中可互换使用。底部1121、1122、1123、1124、…112n也可称为多个晶圆1021、1022、1023、…102n的“第二侧”或“背面”。术语“第二侧”、“背面”或“底部”在后文中可互换使用。
载体104的材料可包括以下材料组中的至少一种，该组包括：金属、塑料、玻璃。通常，该材料可包括导电和/或电绝缘的材料。
载体104可提供大致水平的支撑结构，多个晶圆1021、1022、1023、…102n可设置在该结构之上，从而多个晶圆1021、1022、1023、…102n可设置成彼此大致齐平。
图2A到2I示出了，多个晶圆1021、1022、1023、…102n可设置在载体104之上，其中，多个晶圆1021、1022、1023、…102n的正面（即，顶部1081、1082、1083、1084、…108n）可面朝载体104。多个晶圆1021、1022、1023、…102n的顶部1081、1082、1083、1084、…108n可放置于载体的第一侧116之上，其中，顶部1081、1082、1083、1084、…108n可面朝载体的第一侧116。因此，多个晶圆1021、1022、1023、…102n的顶部1081、1082、1083、1084、…108n和导电模块1061、1062、1063、…106n的顶部1181、1182、1183、1184、…118n可彼此大致齐平地设置在载体104之上。然而，各实施例不限于将多个晶圆1021、1022、1023、…102n中的所有晶圆的正面（例如，晶圆的在这个阶段已经（不必完全）处理的侧部）设置成面朝载体104。
根据各其他实施例，将多个晶圆1021、1022、1023、…102n设置在载体104之上，可包括将多个晶圆1021、1022、1023、…102n设置在载体104之上，其中，多个晶圆1021、1022、1023、…102n中的至少一部分的正面（即，顶部1181、1182、1183、1184、…118n）设置在载体104之上。
根据各其他实施例，将多个晶圆1021、1022、1023、…102n设置在载体104之上，可包括将多个晶圆1021、1022、1023、…102n设置在载体104之上，其中，多个晶圆1021、1022、1023、…102n中的至少一部分的背面（例如，在这个阶段还未进行处理的面并且其可与各个正面相反）（即，底部1121、1122、1123、1124、…112n）设置在载体104之上。
根据各其他实施例，将多个晶圆1021、1022、1023、…102n设置在载体104之上，可包括将多个晶圆1021、1022、1023、…102n设置在载体104之上，其中，多个晶圆1021、1022、1023、…102n中的至少一部分的背面设置在载体104之上，并且多个晶圆1021、1022、1023、…102n中的至少另外部分的正面设置在载体104之上。
根据各其他实施例，将多个晶圆1021、1022、1023、…102n设置在载体104之上，可包括将多个晶圆1021、1022、1023、…102n设置在载体104之上，其中，多个晶圆1021、1022、1023、…102n中的至少一部分的侧部（例如，一个或多个侧壁）设置在载体104之上，和/或多个晶圆1021、1022、1023、…102n中的至少另外部分的正面设置在载体104之上，和/或多个晶圆1021、1022、1023、…102n中的至少一部分的背面设置在载体104之上。晶圆的侧部可表示晶圆顶部108和晶圆底部112之间的侧部。图4A到4D中示出了各其他实施例。
可理解的是，导电模块1061、1062、1063、…106n也可包括底部1221、1222、1223、1224、…122n，其中，底部1221、1222、1223、1224、…122n面朝的方向可与顶部1181、1182、1183、1184、…118n所面向的方向相反。导电模块1061、1062、1063、…106n可具有的厚度也小于多个晶圆1021、1022、1023、…102n的厚度。导电模块1061、1062、1063、…106n可具有的厚度可大致等于多个晶圆1021、1022、1023、…102n所需要的最终厚度。所有导电模块1061、1062、1063、…106n中的一个或多个可具有的厚度（顶部到底部）的范围在大约10μm到大约300μm，例如，大约25μm到大约250μm，例如，大约50μm到大约100μm。
在220中，多个晶圆1021、1022、1023、…102n可由封装材料107共同模制在载体104之上。例如，多个晶圆1021、1022、1023、…102n可由相同的封装材料107覆盖在相同的载体104之上。在单个工艺内，或者，在多个工艺内，多个晶圆1021、1022、1023、…102n可由相同的封装材料107覆盖。多个晶圆1021、1022、1023、…102n可通过一个或多个相同的工艺覆盖。
封装材料107可沉积在载体104之上，其中，多个晶圆1021、1022、1023、…102n可由封装材料107覆盖，从而形成包括封装材料107和多个晶圆1021、1022、1023、…102n的结构124。结构124可进一步包括多个导电模块1061、1062、1063、…106n，这些模块至少部分由封装材料107包围。
封装材料107可包括以下材料组中的至少一个，该组包括：填充或未填充的环氧树脂、预浸渍的复合纤维、加强纤维、层压板、模制材料、热固性材料、热塑性材料、填充粒子、纤维增强的层压板、纤维增强的聚合物层压板、具有填充粒子的纤维增强的聚合物层压板。
封装材料107可沉积在多个晶圆1021、1022、1023、…102n的底部1121、1122、1123、1124、…112n之上。封装材料107可沉积在多个晶圆1021、1022、1023、…102n之间。例如，封装材料107可沉积在第一晶圆（例如，晶圆1021）和第二晶圆（例如，晶圆1022）之间。换言之，封装材料107可沉积在多个晶圆1021、1022、1023、…102n中的相邻晶圆之间的空间内，例如，在第一晶圆（例如，晶圆1021）和第二晶圆（例如，晶圆1022）之间，在第二晶圆（例如，晶圆1022）和第三晶圆（例如，晶圆1023）之间，诸如此类。而且，封装材料107可沉积在多个晶圆1021、1022、1023、…102n和导电模块1061、1062、1063、…106n之间的空间内，例如，在第一晶圆（例如，晶圆1021）和第一导电模块1061之间，例如，在第一导电模块1061和第二晶圆（例如，晶圆1022）之间，诸如此类。设置在载体104上的晶圆的侧部（例如，设置在载体104上的顶部和/或底部和/或侧部）可基本没有封装材料107。如图2B中所示，由于顶部1081、1082、1083、1084、…108n可设置在载体104上，所以顶部1081、1082、1083、1084、…108n可基本没有封装材料107。
可理解的是，多个晶圆1021、1022、1023、…102n可包括多个晶圆1021、1022、1023、…102n阵列，例如，多个晶圆1021、1022、1023、…102n的1×n维阵列，例如，多个晶圆1021、1022、1023、…102n的m×n（其中，m、n均为正数）维阵列。可理解的是，多个晶圆1021、1022、1023、…102n可包括堆叠的设置，例如，多个晶圆1021、1022、1023、…102n的m×n（其中，m、n均为正数）维阵列的堆叠阵列。因此，封装材料107可沉积在多个晶圆1021、1022、1023、…102n中的相邻行和/或列之间。封装材料107可至少部分包围多个晶圆1021、1022、1023、…102n中的每个晶圆。封装材料107可形成在多个晶圆1021、1022、1023、…102n的底部1121、1122、1123、1124、…112n和一个或多个侧壁之上。一个或多个侧壁可表示在顶部1081、1082、1083、1084、…108n和底部1121、1122、1123、1124、…112n之间延伸的多个晶圆1021、1022、1023、…102n的侧部。
可理解的是，多个晶圆1021、1022、1023、…102n可设置在共同的载体104之上。而且，例如，在批次处理中（例如，同时地），封装材料107可沉积（例如，以便覆盖）在多个晶圆1021、1022、1023、…102n之上。这个批次工艺可称为一个共同模制工艺，其中，封装材料107可一同嵌入（例如，覆盖）多个晶圆1021、1022、1023、…102n，而非单独地进行处理，例如，覆盖，其中，可由封装材料107将多个晶圆1021、1022、1023、…102n一起保持在在单个结构124内。
将封装材料107沉积在多个晶圆1021、1022、1023、…102n和导电模块1061、1062、1063、…106n上之后，可去除载体104。包括多个晶圆1021、1022、1023、…102n、导电模块1061、1062、1063、…106n以及封装材料107的结构124可从载体104释放（例如，分离）。结构124可包括重构晶片，其包括多个晶圆1021、1022、1023、…102n、可选地导电模块1061、1062、1063、…106n以及封装材料107，其中，封装材料107可共同模制（例如，覆盖）多个晶圆1021、1022、1023、…102n和可选地导电模块1061、1062、1063、…106n。设置在载体104之上（即，朝着载体104）的多个晶圆1021、1022、1023、…102n的侧部可设置成彼此大致齐平，并且可基本没有封装材料107，用于随后的处理中。例如，图2B中的结构124示出了，结构124可包括重构晶片，其包括多个晶圆1021、1022、1023、…102n、导电模块1061、1062、1063、…106n以及封装材料107，其中，封装材料107可共同模制（例如，覆盖）多个晶圆1021、1022、1023、…102n和导电模块1061、1062、1063、…106n，并且其中，多个晶圆1021、1022、1023、…102n的顶部1081、1082、1083、1084、…108n和导电模块1061、1062、1063、…106n的顶部1181、1182、1183、1184、…118n可设置成彼此大致齐平，并且其中，顶部1081、1082、1083、1084、…108n和导电模块1061、1062、1063、…106n的顶部1181、1182、1183、1184、…118n可基本没有封装材料107，用于随后的工艺中。
结构124也可称为“晶片级封装件”、“嵌入式晶片级封装件”和/或“重构晶片”。这些术语在后文中可互换使用。
随后，在230中，重新分布层和钝化层可沉积在多个晶圆1021、1022、1023、…102n的顶部1081、1082、1083、1084、…108n之上。可理解的是，在该工艺中（即，在处理过程240之前），在这个阶段可选地执行处理过程230，但是根据各其他实施例，在处理过程240之后，可执行该工艺。
电绝缘层126可沉积在正面（即，多个晶圆1021、1022、1023、…102n的顶部1081、1082、1083、1084、…108n）之上和/或导电模块1061、1062、1063、…106n的顶部1181、1182、1183、1184、…118n之上。
一个或多个通孔可在电绝缘层126内形成，在正面之上，即，多个晶圆1021、1022、1023、…102n中的至少一个晶圆1021的顶部1081。导电材料128可沉积在电绝缘层126之上，在一个或多个通孔内，其中，导电材料128与至少一个晶圆1021电接触。
导电材料128可与一个或多个电焊盘1141电接触，该电焊盘形成在正面之上，即，至少一个晶圆1021的顶部1081。
也能够将电绝缘层126内的一个或多个通孔形成在多个晶圆1021、1022、1023、…102n中的至少一个晶圆1021的正面1081和至少一个导电模块1061之上。也能够将导电材料128沉积在电绝缘层126之上，在一个或多个通孔内，其中，至少一个通孔内的导电材料128与至少一个晶圆1021电接触，并且其中，至少另一个通孔内的导电材料128与至少一个导电模块1061电接触。沉积导电材料128，也可称为重新分布层RDL的形成过程。
根据一个实施例，该方法可进一步包括，将导电材料128沉积在至少一个侧部之上，即，结构124的侧部132和/或侧部136，其中，导电材料128可比结构124的最终薄化部分138更厚。可在处理过程240内形成薄化部分138。重新分布层RDL的厚度可大于薄化晶圆1021、1022、1023、…102n的厚度。在各实施例中，重新分布层RDL的厚度可在以下范围内，例如，大于大约5μm，例如，大于大约10μm，例如，大于大约20μm，例如，大于大约30μm，例如，大于大约40μm，例如，大于大约50μm。在某些实施例中，重新分布层RDL甚至可用作用于薄化晶圆1021、1022、1023、…102n的稳定载体。
可选择性去除沉积在电绝缘层126之上的导电材料的一个或多个部分。
因此，一个或多个导电部分128（即，重新分布层）可形成在晶片级封装件（即，结构124）的第一侧132之上；其中，一个或多个导电部分的至少一个导电部分128可与第一晶圆（即，晶圆1021）电连接。
未由一个或多个接触焊盘1141、1142、1143、1144覆盖的其他区域（例如，多个晶圆1021、1022、1023、…102n的表面区域）可由电绝缘层126覆盖，以便使多个晶圆1021、1022、1023、…102n的其他区域与其周围电隔离。例如，多个晶圆1021、1022、1023、…102n中的至少一个晶圆（例如，一个或多个晶圆，例如，大致所有晶圆）可在其底部1121、1122、1123、1124、…112n上和其侧壁上由封装材料107覆盖。电绝缘层126可包括以下材料组中的至少一种，该组包括：二氧化硅、氮化硅、聚酰亚胺、基于环氧树脂的材料。电绝缘层126可包括以下材料组中的至少一种，该组包括填充或未填充的环氧树脂、预浸渍的复合纤维、加强纤维、层压板、模制材料、热固性材料、热塑性材料、填充粒子、纤维增强的层压板、纤维增强的聚合物层压板、具有填充粒子的纤维增强的聚合物层压板。
也可理解的是，形成在晶圆之上的接触焊盘也可彼此电隔离。将晶圆1021用作一个实例，电绝缘材料（未示出）可形成在顶部1081上方和/或上面，其中，电绝缘材料（例如，介电材料）可沉积在未由一个或多个接触焊盘1141覆盖的顶部1081的区域之上。如果一个以上的接触焊盘1141形成在顶部1081之上，那么一个或接触焊盘1141中的每个因此可彼此电隔离。例如，一个或多个接触焊盘1141中的第一接触焊盘可通过形成在顶部1081之上的电绝缘材料（例如，二氧化硅）与一个或多个接触焊盘1141中的第二接触焊盘电隔离。
根据以下方法中的至少一个，在单个工艺中，可沉积一个或多个导电部分128（例如，导电材料）以及图中未包含的任何其他导电部分。例如，通过电流沉积、电镀、电流电镀、蒸发、溅射、化学沉积，例如，化学气相沉积，例如，等离子增强化学气相沉积。
一个或多个导电部分（例如，导电部分128）可包括以下材料组中的至少一种材料、元素或合金，该组包括：铜、铝、银、锡、金、钯、锌、镍、铁、钨、钼、钽、钛、钒。
一个或多个接触焊盘1141、1142、1143、1144可包括以下材料组中的至少一种材料、元素或合金，该组包括：铜、铝、银、锡、金、钯、锌、镍、铁、钨、钼、钽、钛、钒。
一个或多个导电部分128可包括以下导电部分组中的至少一个，该组包括：电线、导电线、接合线、芯片、导电夹、电流沉积的互连。通过导电粘合剂（例如，焊料，例如，软焊料，例如，扩散焊料，例如，糊剂，例如，导电胶黏剂）或等离子体沉积，具有电线形式的一个或多个导电部分128可与芯片触点（例如，一个或多个接触焊盘1141、1142、1143、1144）粘附。
然后，钝化层134可沉积在结构顶部132之上。钝化层134可沉积在结构顶部132上的封装材料107之上。钝化层134可沉积在一个或多个导电部分128之上。可沉积钝化层134，从而钝化层134可至少部分包围一个或多个导电部分128，例如，使一个或多个导电部分128中的每个与其周围电隔离以及彼此之间电隔离。
钝化层134可包括电绝缘材料。钝化层134可包括以下材料组中的至少一种，该组包括：二氧化硅、氮化硅、聚酰亚胺、基于环氧树脂的材料。钝化层134可包括以下材料组中的至少一种，该组包括填充或未填充的环氧树脂、预浸渍的复合纤维、加强纤维、层压板、模制材料、热固性材料、热塑性材料、填充粒子、纤维增强的层压板、纤维增强的聚合物层压板、具有填充粒子的纤维增强的聚合物层压板。
由于结构124可为晶片级封装件的至少一部分，因此迄今为止，可在单个晶片级封装件上（而非在单独的晶圆上）对晶圆进行加工，并且随后进行处理。根据各实施例，晶片级封装件（例如，结构124）可具有的厚度twlp的范围在大约300μm到大约2mm，例如，大约400μm到1mm，例如，大约500μm到850μm。
在240中，可对晶片级封装件进行薄化。在240中，可去除封装材料107，从而形成结构124的薄化部分138和结构124的另外部分142，这个另外部分包括比薄化部分138更厚的封装材料。去除封装材料107，从而形成结构124的薄化部分138和结构124的另外部分142，这个另外部分包括比薄化部分138更厚的封装材料，这可包括从结构124的与设置在载体之上的多个晶圆的侧部相反的侧部，使封装材料107以及一部分晶圆薄化。
晶片级封装件的变薄可包括，从结构124的与多个晶圆1021、1022、1023、…102n的正面1081、1082、1083、1084、…108n相反的侧部中，使封装材料107以及多个晶圆1021、1022、1023、…102n薄化，从而形成结构124的薄化部分138和结构124的另外部分142，这个另外部分包括比薄化部分138更厚的封装材料107。薄化之后，可从结构124的与多个晶圆1021、1022、1023、…102n的正面1081、1082、1083、1084、…108n相反的侧部，露出多个导电模块1061、1062、1063、…106n的一个或多个底部1221、1222、1223、1224、…122n，即，从封装材料107中释放。
结构124的薄化部分138可具有的厚度ttp的范围在大约10μm到大约300μm，例如，大约25μm到250μm，例如，大约50μm到100μm。
重新分布层（例如，导电部分128）可比结构124的薄化部分138更厚，并且可用作结构124的支撑载体，用于防止结构124偏转和/或弯曲。
晶片级封装件的结构124的另外部分142（例如，结构124）可具有的厚度tfp的范围在大约300μm到大约2mm，例如，大约400μm到1mm，例如，大约500μm到850μm。另外部分142的厚度tfp可大致等于晶片级封装件的厚度twlp。
薄化封装材料107和多个晶圆1021、1022、1023、…102n可包括，研磨结构124的背面136，这种研磨因此从结构124的背面136以及从背面（即，多个晶圆1021、1022、1023、…102n的底部区域1121、1122、1123、1124、…112n）中去除封装材料107。
薄化的封装材料107和多个晶圆1021、1022、1023、…102n可包括，化学地去除结构124的背面136，从而从结构124的背面136以及从背面（即，多个晶圆1021、1022、1023、…102n的底部区域1121、1122、1123、1124、…112n）中去除封装材料107。
去除封装材料107从而形成结构124的薄化部分138和结构124的另外部分142，这个另外部分包括比薄化部分138更厚的封装材料107，这可包括，从结构124的与设置在载体104之上的多个晶圆的侧部（正面或背面）相反的侧部136中，去除封装材料107，从而形成薄化内部138和另外外部142，这个另外外部比结构124的薄化内部138更厚。
根据各实施例，如果多个晶圆1021、1022、1023、…102n的正面1081、1082、1083、1084、…108n设置成朝着载体104，那么使封装材料107和多个晶圆1021、1022、1023、…102n变薄可包括，从结构124的与多个晶圆1021、1022、1023、…102n的正面1081、1082、1083、1084、…108n相反的侧部136，使封装材料107以及多个晶圆1021、1022、1023、…102n薄化。腔体144可形成在结构124内，其中，腔体144可由薄化部分138和另外部分142限定。换言之，腔体144可由形成腔体144的侧壁146的结构124的另外部分142的更厚封装材料107和薄化部分138（例如，形成腔体144的底壁）限定。
另外部分142可与薄化部分138大致邻接。如图2E中所示，薄化部分138可限定结构124的内周圆ci，并且包括比薄化部分138更厚的封装材料107的结构124的另外部分142可限定结构124的外周圆co。可理解的是，各实施例并不仅仅限于包括环形衬底124，但是也可包括方形、矩形、多边形等形状的衬底124。
结构124可具有的直径的范围在大约25mm到大约600mm，例如，大约100mm到大约450mm，例如，大约100mm到大约350mm，例如，大约200mm到大约300mm。
结构124的内周圆ci可描述圆形内部区域或方形内部区域或矩形内部区域或多边形内部区域的周圆。而且，外周圆co可描述圆形外部区域或方形外部区域或矩形外部区域或多边形外部区域的周圆。去除和/或研磨内部区域以形成更薄的部分138，可在另外部分142的中心和/或边缘区域内，留下更厚的封装材料区域（例如，包括较厚的模制区域），这就增大了结构124的刚性。另外部分142的宽度w的范围可在大约1mm到大约5mm之间，例如，大约2mm到大约4mm，例如，大约2.5mm到大约3.5mm。宽度w可理解为结构124的（例如，内）周圆ci和结构124的外周圆ci之间的距离。根据各种他实施例，在图5A到5E中示出了，去除封装材料107从而形成结构124的薄化部分138和结构124的另外部分142，这个另外部分包括比薄化部分138更厚的封装材料。
根据一个实施例，去除封装材料107从而形成结构124的薄化部分138和结构124的另外部分142，这个另外部分包括比薄化部分138更厚的封装材料107，这可包括，从结构124的与设置在载体104之上的一个或多个晶圆的侧部（即，在结构124的侧部132的一个或多个晶圆的侧部（正面或背面））相反的侧部136，使封装材料107和一个或多个晶圆1021、1022、1023、…102n变薄，从而形成薄化外部138和结构124的另外内部142，这个另外内部比薄化外部138更厚。
在250和260中，导电层148可沉积在结构124的薄化部分138之上，其中，导电层148可与多个晶圆1021、1022、1023、…102n的背面1121、1122、1123、1124、…112n电接触。导电层148可沉积在腔体144内，并且沉积在多个晶圆1021、1022、1023、…102n的背面1121、1122、1123、1124、…112n、背面（即，多个导电模块1061、1062、1063、…106n的底部1221、1222、1223、1224、…122n）以及封装材料107之上。
导电层148可包括以下材料组中的至少一个材料、元素或合金，该组包括：铜、铝、银、锡、金、钯、锌、镍、铁、钨、钼、钽、钛、钒。
沉积导电层148可包括，沉积第一导电层148A，其可包括种子层。
种子层148A可包括以下材料组中的至少一种，该材料组包括：铜、铝、银、锡、金、钯、锌、镍、铁、钨、钼、钽、钛、钒。种子层148A可具有的厚度的范围在大约1nm到大约500nm，例如，大约5nm到大约100nm，例如，大约5nm到大约25nm，例如，大约5nm到大约10nm。
沉积导电层148可进一步包括，沉积第二导电层，即，电镀层148B，并且例如，通过电镀层148B填充腔体144。可执行电解连接工艺，以便使导电层148（例如，包括第一导电层148A和第二导电层148B）与多个晶圆1021、1022、1023、…102n的背面1121、1122、1123、1124、…112n和背面（即，多个导电模块1061、1062、1063、…106n的底部1221、1222、1223、1224、…122n）电连接。
将导电层148沉积在结构124的薄化部分138之上，可进一步包括使侧部（例如，至少一个晶圆1021的背面1121和正面1081）通过导电层148与至少一个导电模块1061（例如，底部1221和/或顶部1181）电连接。可进一步理解的是，电连接至少一个晶圆1021的背面1121，可支持通过至少一个晶圆1021内（例如，在功率装置内）的电子电路的竖直（顶部到底部）电流。导电模块1061可提供穿贯通模制过孔，例如，从背面1121到正面1081通过封装材料107的TMV。
导电层148可沉积在腔室144的结构124的薄化部分138之上。导电层148可通过电流工艺填充腔室144。
根据其他实施例，可由以下工艺组中的至少一个工艺沉积导电层148，该组包括：电流沉积、电镀、等离子沉积、粒子沉积、焊接、电解沉积、化学沉积、化学气相沉积、等离子体增强化学气相沉积。
可选地，可执行焊接安装步骤。如果需要的话，焊接材料（例如，焊接凸点，例如，焊球，该焊球可包括例如软焊料、例如扩散焊料）可沉积在一个或多个导电部分128之上。例如，一个焊球可与一个或多个接触焊盘1141电连接。另一个焊球可与导电模块1061电连接。焊球安装可用于随后将芯片封装件和电路板电连接。
在280中，可从结构124的薄化部分138中去除导电层148的一个或多个部分152。要去除的一个或多个部分152可包括导电层148的设置在第一晶圆模块对1541和第二晶圆模块对1542之间的部分。第一晶圆模块对1541可包括晶圆（例如，1021）和导电模块（例如，1061），并且第二晶圆模块对1542可包括晶圆（例如，1022）和导电模块（例如，1062）。
例如，通过蚀刻工艺，例如，化学蚀刻和/或等离子体蚀刻，可去除导电层148的一个或多个部分152。
随后，通过封装材料107，可分离（例如，切割，例如，锯切）多个晶圆1021、1022、1023、…102n。可理解的是，在所去除的一个或多个部分152处（即，在可去除导电层148的一个或多个部分152的位置处），可分离多个晶圆1021、1022、1023、…102n。这可简化切割工艺，其中，不需要通过导电层148进行分离（例如，切割和/或锯切）。
结果，可形成单独的芯片封装件2011、2012、2013、…201n，其中，每个芯片封装件可包括薄化晶圆，例如，非常薄的晶圆（厚度小于200μm），例如，超薄晶圆（厚度小于100μm）。
图3示出了根据一个实施例的芯片封装件的部分。图3示出了嵌入式晶片级封装件，例如，嵌入式晶片级球栅阵列eWLB环形边缘（即，另外部分142）和台阶区域（即，薄化部分138的台阶区域）。
图3示出了结构124的背面136（朝上），其中，结构124可包括另外部分142，例如，包括封装材料107和薄化部分138的环形物。根据各实施例，将封装材料和多个晶圆薄化之前，可形成重新分布层128。如图3中所示，重新分布层128在这个阶段可选，并且可在随后的阶段，在结构124变薄之后，例如，在去除封装材料107之后，添加在结构的侧部132和/或侧部136上，从而形成结构124的薄化部分138以及结构124的另外部分142，其包括比薄化部分138更厚的封装材料。
图4A到4D示出了根据各实施例的用于制造芯片封装件的方法。图4A到4D中所描述的方法可包括参照方法200已经描述的所有特征中的一个或多个。
图4A示出了根据一个实施例的用于制造芯片封装件的方法，其中，多个晶圆1021、1022、1023、…102n可设置在载体104之上，其中，多个晶圆1021、1022、1023、…102n中的至少一部分的背面（即，底部1121、1122、1123、1124、…112n）设置在载体104之上。去除封装材料107从而形成结构124的薄化部分138以及结构124的另外部分142（其包括比薄化部分138更厚的封装材料），这可包括，从结构124的可形成在设置在载体104之上的多个晶圆的相同侧部（在这种情况下，底部1121、1122、1123、1124、…112n）上的侧部132，使封装材料107和一部分晶圆变薄。
图4B示出了根据一个实施例用于制造芯片封装件的方法，其中，多个晶圆1021、1022、1023、…102n可设置在载体104之上，其中，多个晶圆1021、1022、1023、…102n中的至少一部分的背面（即，底部1121、1122、1123、1124、…112n）设置在载体104之上。去除封装材料107从而形成结构124的薄化部分138以及结构124的另外部分142（其包括比薄化部分138更厚的封装材料），这可包括从结构124的与设置在载体104之上的多个晶圆的侧部（底部1121、1122、1123、1124、…112n）相反的侧部136，使封装材料107和一部分晶圆变薄。
图4C示出了根据一个实施例制造芯片封装件的方法，其中，多个晶圆1021、1022、1023、…102n可设置在载体104之上，其中，多个晶圆1021、1022、1023、…102n中的至少一部分（例如，1022、1023）的背面设置在载体104之上，并且多个晶圆1021、1022、1023、…102n中的至少另外部分（例如，1021、1024）的正面设置在载体104之上。去除封装材料107从而形成结构124的薄化部分138以及结构124的另外部分142（其包括比薄化部分138更厚的封装材料），这可包括从结构124的侧部136，使封装材料107和一部分晶圆（例如，1021、1024）变薄，从而形成薄化外部138以及结构124的另外内部142，这个另外内部比薄化外部138更厚。
可理解的是，因此，根据各实施例，薄化部分138和包括封装材料107的另外部分142可包括至少一个晶圆。
根据各实施例，或者，可从结构124的侧部132，而非从结构124的侧部136，使封装材料107和一部分晶圆（例如，1022、1023）变薄，从而形成薄化内部138以及结构124的另外外部142，这个另外外部比薄化内部138更厚。
根据各实施例，除了从结构124的侧部136开始变薄，还可从结构124的侧部132使封装材料107和一部分晶圆（例如，1022、1023）变薄，从而形成薄化内部138以及结构124的另外外部142，这个另外外部比薄化内部138更厚。
图4D示出了根据一个实施例制造芯片封装件的方法，其中，多个晶圆1021、1022、1023、…102n可设置在载体104之上，其中，多个晶圆1021、1022、1023、…102n中的至少一部分（例如，1021、1022）的背面设置在载体104之上，并且多个晶圆1021、1022、1023、…102n中的至少另外部分（例如，1023）的正面设置在载体104之上。去除封装材料107从而形成结构124的薄化部分138以及结构124的另外部分142（包括比薄化部分138更厚的封装材料），这可包括从结构124的侧部136中，使封装材料107和一部分晶圆（例如，1023、102）变薄，从而形成一个或多个薄化部分138A、138B以及结构124的一个或多个另外部分142A、142B，这种另外部分比一个或多个薄化部分138A、138B更厚。
根据图2A到2I和图4A到4D中所描述的各实施例，在使封装材料和多个晶圆变薄之前和/或之后，可形成重新分布层（包括导电部分128和/或钝化层134）。
而且，金属化工艺（例如，形成重新分布层（包括导电部分128和/或钝化层134），例如，形成导电层148）可允许在薄化之前和/或之后，在结构124的侧部132和/或侧部136之上进行双侧处理（例如，金属化）。
图5示出了根据各实施例制造芯片封装件的方法。根据图5A到5E所描述的方法可包括方法200中已经描述的所有特征中的一个或多个。
如图5A中所示，去除封装材料107可包括，形成结构124的薄化部分138以及结构124的另外部分142，其包括比薄化部分138更厚的封装材料，从而形成薄化内部138（例如，腔体144）以及结构124的另外外部142，该部分比薄化内部138更厚。
如图5A中所示，各实施例可不仅仅限于包括环形结构124，但是也可包括方形、矩形、多边形衬底124。因此，结构124的内周圆ci可描述圆形内部区域或方形内部区域或矩形内部区域或多边形内部区域的周圆。而且，外周圆co可描述圆形外部区域或方形外部区域或矩形外部区域或多边形外部区域的周圆。
如图5B中所示，根据各实施例，去除封装材料107可包括，形成结构124的薄化外部138（由外周圆co进行描述）以及结构124的另外内部142（由内周圆ci进行描述），这个内部包括比结构的薄化外部138更厚的封装材料。
如图5C和5D中所示，根据各实施例，去除封装材料107从而形成薄化部分138以及结构124的另外部分142（该部分比薄化部分138更厚），这可不限于包括形成限定的内部区域和封闭的框架和/或完全围绕在内部区域周围。去除封装材料107可包括，在结构124的一个或多个边缘区域处形成结构124的薄化部分138以及在结构124的一个或多个其他边缘区域处形成一个或多个另外部分142。
如图5E中所示，根据各实施例，去除封装材料107从而形成结构124的薄化部分138以及结构124的另外部分142（包括比薄化部分138更厚的封装材料），这可包括从结构124的侧部132和/或侧部136使封装材料107和一部分晶圆（例如，1023、102）变薄，从而形成一个或多个薄化部分138A、138B以及结构124的一个或多个另外部分142A、142B，这种另外部分比一个或多个薄化部分138A、138B更厚。
图6示出了根据一个实施例制造芯片封装件的方法600。方法600可包括。将多个晶圆设置在载体之上（在610中）；
在载体之上沉积封装材料，其中，多个晶圆由封装材料覆盖，从而形成包括封装材料和多个晶圆的结构（在620中）；以及
在从结构的与多个晶圆的第一侧相反的第二侧使封装材料以及多个晶圆薄化之前，在多个晶圆的第一侧上形成一个或多个电气互连（在630中）。
各实施例提供了一种制造晶片级封装件的方法，其中，不需要单独地处理超薄芯片。而且，由于通过沉积电流触点，可在晶圆的两侧上沉积导电材料，例如，导电部分128，例如，导电层148，所以可避免使用焊接材料和/或胶黏剂。
而且，在室温下可进行芯片连接，即，将芯片放置在封装件内的工艺，并且芯片连接可实现高得多的放置精度。因此，其他处理可便宜地多，并且可具有更高的对准产率。而且，在一个或多个共同的工艺中（例如，在单个工艺中），可通过电线将结构尺寸更小的元件重新连接在一起。
各实施例提供了一种制造封装件的方法，其中，未变薄的芯片（例如，功率芯片）可进行单独处理并且与导电触点（例如，导电模块）一起嵌入晶片封装件内。随后，可使用薄膜或厚膜技术，为有源芯片侧重新接线。可选地，可将背面研磨到某个厚度，其中，可处理该结构，即，晶片封装件。可进行研磨，从而坚硬的支撑结构可用于支撑研磨的部分。可选地进行硅损坏蚀刻。可沉积种子层（例如，铜种子层）。可选地，可进行种子层的结构化。可应用铜粉和/或镀铜和/或铜浆中的至少一个。可发生电流工艺，以便形成连接。可进行该结构（例如，晶片级封装件）的结构化并且蚀刻铜层。可对晶片级封装件进行单独化处理。
各实施例提供了一种制造封装件的方法，其中，在用于功率电子设备的有源侧上，可仅仅处理晶片，例如，直径大约为150mm、200mm或300mm的硅片，无需背面工艺。可在未变薄的晶片上进行单独化处理，并且可使用所执行的快速标准机器（倒装芯片接合或SMT装入机），对厚芯片进行取放。可在封装材料内执行随后的工艺，例如，（eWLB200、eWLB300、或者eWLB3002），例如，缠绕芯片，例如，通过在220中所描述的封装材料107。如230中所述，可将重新分布层RDL沉积在有源芯片侧上。如240中所述，可对晶片级封装件（例如，塑料晶片）进行薄化。通过蚀刻，可进一步对芯片进行薄化。如250到270中所述，可进行背面处理，包括沉积电流触点（例如，铜触点）。可将焊球和/或焊接凸点用于重新分布层RDL（例如，导电部分128）中（例如，与其电接触）。可进行测试激光标记。通过封装材料107（例如，通过塑料），可进行晶片级封装件的分离。
各实施例提供了一种制造封装件的方法，这种方法通过执行塑料上的环形物，稳定了更薄的部分，例如，更薄的封装晶片和/或面板。由于可能发生过度弯曲和/或偏转，所以对于厚度小于300μm时，封装件变薄（即，将厚芯片放置在封装内，然后变薄）可能难以实现。
各实施例提供了一种制造封装件的方法，这种方法可避免处理超薄芯片，例如，分别薄于100μm的芯片。
各实施例提供了一种制造封装件的方法，这种方法可避免焊接超薄芯片，例如，薄于100μm的芯片。
各实施例提供了一种制造封装件的方法，这种方法可在有源芯片区域附近潜在地提供较低的（例如，零）缺陷、无空隙接触件（例如，包括铜的电流触点），而不提供高缺陷和具有空隙的锡焊接触件。
各实施例提供了一种制造封装件的方法，这种方法可提供更好的散热并且避免热点。
各实施例提供了一种制造封装件的方法，这种方法包括，在室温下更精确更快速地取放厚芯片，例如，厚于100μm的芯片。
各实施例提供了一种制造封装件的方法，这种方法使用边缘（例如，封装材料的塑料边缘），稳定晶片级封装件，该封装件可包括面板，这种面板太薄，从而被保持时一定会过度弯曲和/或偏转。
各实施例提供了一种制造封装件的方法，这种方法使用芯片级封装的边缘（例如，更厚的塑料边缘），稳定晶片级封装件，该封装件可包括面板，这种面板太薄，从而被保持时一定会过度弯曲和/或偏转。
各实施例提供了一种制造封装件的方法，这种方法使用芯片级封装件的内部边缘（例如，晶片级封装件的更厚的内部边缘），稳定晶片级封装件，该封装件可包括面板，这种面板太薄，从而被保持时一定会过度弯曲和/或偏转。
各实施例提供了一种制造封装件的方法，其中，已经位于壳体（例如，封装材料）内时，可分离超薄芯片，例如，厚度范围在大约30μm到40μm的芯片，从而增大鲁棒性和产率。
各实施例提供了一种制造封装件的方法，其中，可使用双侧处理（例如，金属化），以便在薄化之前和/或之后，露出晶片级封装件的两侧，以便进行处理。
各实施例提供了一种制造封装件的方法，该方法包括：将多个晶圆设置在载体之上；在载体之上沉积封装材料，其中，多个晶圆由封装材料覆盖，从而形成包括封装材料和多个晶圆的结构；以及去除封装材料，从而形成结构的薄化部分以及结构的另外部分，其包括比薄化部分更厚的封装材料。
根据一个实施例，将多个晶圆设置在载体之上，包括将多个晶圆设置在载体之上，其中，多个晶圆中的至少一部分的正面设置在载体之上。
根据一个实施例，将多个晶圆设置在载体之上，包括将多个晶圆设置在载体之上，其中，多个晶圆中的至少一部分的背面设置在载体之上。
根据一个实施例，该方法进一步包括，将多个导电模块设置在载体之上，其中，多个晶圆中的至少一个晶圆设置成与多个导电模块的至少一个导电模块相邻。
根据一个实施例，该方法进一步包括，沉积封装材料，其中，多个导电模块由封装材料覆盖，从而形成包括封装材料、多个晶圆以及多个导电模块的结构。
根据一个实施例，该方法进一步包括，从载体中释放该结构；以及将电绝缘层和导电材料沉积在多个晶圆的一侧上，其中，导电材料与多个晶圆中的至少一个晶圆接触。
根据一个实施例，该方法进一步包括，从载体中释放该结构；以及将电绝缘层沉积在多个晶圆的一侧上；在多个晶圆中的至少一个晶圆的侧部上，在电绝缘层内形成一个或多个通孔；以及在电绝缘层上并且在一个或多个通孔内沉积导电材料，其中，导电材料与至少一个晶圆电接触。
根据一个实施例，在电绝缘层上并且在一个或多个通孔内沉积导电材料，其中，导电材料与多个晶圆中的至少一个晶圆电接触包括，在电绝缘层上并且在一个或多个通孔内沉积导电材料，其中，导电材料与至少一个晶圆的正面之上形成的一个或多个电焊盘电接触。
根据一个实施例，该方法进一步包括，选择性去除导电材料的一部分或多部分。
根据一个实施例，在多个晶圆的侧部上沉积电绝缘层和导电材料，其中，导电材料与多个晶圆中的至少一个晶圆接触包括，在多个晶圆的侧部上沉积电绝缘层和导电材料，其中，导电材料与多个晶圆中的至少一个晶圆和至少一个导电模块接触。
根据一个实施例，沉积封装材料包括，沉积封装材料，其包括以下材料组中的至少一种材料，所述组包括：填充或未填充的环氧树脂、预浸渍的复合纤维、加强纤维、层压板、模制材料、热固性材料、热塑性材料、填充粒子、纤维增强的层压板、纤维增强的聚合物层压板、具有填充粒子的纤维增强的聚合物层压板。
根据一个实施例，沉积封装材料包括，在多个晶圆的一个或多个侧壁上并且在多个晶圆之间沉积封装材料。
根据一个实施例，沉积封装材料包括，在至少一个晶圆和至少一个导电模块之间沉积封装材料。
根据一个实施例，去除封装材料从而形成该结构的薄化部分以及该结构的另外部分（其包括比薄化部分更厚的封装材料），包括从该结构的与设置在载体之上的多个晶圆的侧部相反的侧部，使封装材料以及一部分晶圆薄化。
根据一个实施例，去除封装材料从而形成该结构的薄化部分以及该结构的另外部分（其包括比薄化部分更厚的封装材料），包括从该结构的与设置在载体之上的多个晶圆的侧部相反的侧部中，使封装材料以及一部分晶圆薄化，从而形成该结构的薄化部分，该结构的薄化部分的厚度范围从大约10μm到大约300μm。
根据一个实施例，去除封装材料从而形成该结构的薄化部分以及该结构的另外部分（其包括比薄化部分更厚的封装材料），包括使用以下工艺组中的至少一个工艺，从该结构的侧部去除封装材料，该组包括：研磨、机械研磨、化学去除、化学蚀刻、等离子蚀刻、激光去除。
根据一个实施例，去除封装材料从而形成该结构的薄化部分以及该结构的另外部分（其包括比薄化部分更厚的封装材料），包括使封装材料以及多个晶圆薄化，从而在该结构内形成一个薄化的腔体部分。
根据一个实施例，该方法进一步包括去除封装材料从而形成该结构的薄化部分以及该结构的另外部分（其包括比薄化部分更厚的封装材料），包括从该结构的与设置在载体之上的多个晶圆的侧部相反的侧部，使封装材料以及一部分晶圆薄化，从而形成该结构的薄化部分以及另外部分，其包括比薄化部分更厚的封装材料，该另外部分与薄化部分大致邻接。
根据一个实施例，去除封装材料从而形成该结构的薄化部分以及该结构的另外部分（其包括比薄化部分更厚的封装材料），包括从该结构的与设置在载体之上的多个晶圆的侧部相反的侧部，使封装材料以及一部分晶圆薄化，从而形成薄化内部以及该结构的比薄化内部更厚的另外外部。
根据一个实施例，去除封装材料从而形成该结构的薄化部分以及该结构的另外部分（其包括比薄化部分更厚的封装材料），包括从该结构的与设置在载体之上的一个或多个晶圆的侧部相反的侧部，使封装材料以及一个或多个晶圆薄化，从而形成薄化外部以及该结构的比薄化外部更厚的另外内部。
根据一个实施例，在该结构的薄化部分上沉积导电层，导电层与多个晶圆的背面电接触。
根据一个实施例，在该结构的薄化部分上沉积导电层包括,在该结构的薄化部分上沉积导电层，导电层包括以下材料组中的至少一种，该材料组包括：铜、铝、银、锡、金、钯、锌、镍、铁、钨、钼、钽、钛、钒。
根据一个实施例，该方法进一步包括，在该结构的薄化部分上沉积导电层，导电层将至少一个晶圆的侧部电连接和至少一个导电模块。
根据一个实施例，该方法进一步包括，在腔体部分的结构的薄化部分上沉积导电层。
根据一个实施例，该方法在该结构的薄化部分上沉积导电层，包括通过以下工艺组中的至少一个工艺沉积导电层，该组包括：电流沉积、电镀、等离子沉积、粒子沉积、焊接、电解沉积、化学沉积、化学气相沉积、等离子体增强化学气相沉积。
根据一个实施例，该方法进一步包括，从该结构的薄化部分中选择性去除导电层中的一个或多个部分；通过封装材料分离晶圆。
根据一个实施例，该方法进一步包括，在该结构的至少一侧上沉积导电材料，其中，导电材料比该结构的薄化部分更厚。
各实施例提供了一种制造芯片封装件的方法，该方法包括：将多个晶圆设置在载体之上；在载体之上沉积封装材料，其中，多个晶圆由封装材料覆盖，从而形成包括封装材料和多个晶圆的结构；以及从与多个晶圆的第一侧相反的该结构的第二侧使封装材料以及多个晶圆薄化之前，在多个晶圆的第一侧上形成一个或多个电气互连。
虽然已经根据具体实施例特别地示出并描述了本发明，但本领域的技术人员应理解的是，在不背离所附权利要求所限定的本发明的精神和范围的情况下，可在其形式和细节上进行各种变化。因此本发明的范围由所附权利要求表示，并且因此意在包括权利要求的等同的意义和范围中的所有变化。

Claims (27)

1.一种用于制造芯片封装件的方法，所述方法包括：
将多个晶圆设置在载体之上，所述多个晶圆具有顶侧和与该顶侧相反的底侧；
将多个导电模块设置在所述载体之上，所述多个导电模块具有顶侧和与该顶侧相反的底侧；
在所述载体之上沉积封装材料，其中，所述多个晶圆由所述封装材料覆盖，从而形成包括所述封装材料和所述多个晶圆的结构；
去除与所述载体相对的封装材料，从所述多个晶圆中将至少一个晶圆的所述底侧的至少一部分暴露出来，并且将所述多个导电模块的至少一个导电模块暴露出来，从而形成所述结构的薄化部分以及所述结构的包括比所述薄化部分更厚的封装材料的另外部分；
其中，所述薄化部分形成由所述另外部分界定的腔体；并且
其中，所述至少一个晶圆的底侧和至少一个导电模块的底侧距所述载体的高度相等，
进一步包括在所述结构的至少一侧上沉积导电材料，其中，所述导电材料比所述结构的薄化部分厚；以及
其中，所述薄化部分和所述另外部分中的每一个均包括一个或多个晶圆。
2.根据权利要求1所述的方法，其中，
将所述多个晶圆设置在所述载体之上包括：
将所述多个晶圆设置在所述载体之上，其中，所述多个晶圆中的至少一部分设置成其正面位于所述载体之上。
3.根据权利要求1所述的方法，其中，
将所述多个晶圆设置在所述载体之上包括：
将所述多个晶圆设置在所述载体之上，其中，所述多个晶圆中的至少一部分设置成其背面位于所述载体之上。
4.根据权利要求1所述的方法，进一步包括：
其中，所述多个晶圆中的至少一个晶圆设置成与所述多个导电模块中的至少一个导电模块相邻。
5.根据权利要求4所述的方法，进一步包括：
沉积所述封装材料，其中，所述多个导电模块由所述封装材料覆盖，从而形成包括所述封装材料、所述多个晶圆以及所述多个导电模块的结构。
6.根据权利要求1所述的方法，进一步包括：
从所述载体中释放所述结构；以及
将电绝缘层和导电材料沉积在所述多个晶圆的侧部上，其中，所述导电材料与所述多个晶圆中的至少一个晶圆接触。
7.根据权利要求1所述的方法，进一步包括：
从所述载体中释放所述结构；以及
将电绝缘层沉积在所述多个晶圆的侧部上；
在所述多个晶圆中的至少一个晶圆的所述侧部上，在所述电绝缘层内形成一个或多个通孔；以及
在所述电绝缘层上并且在所述一个或多个通孔内沉积与所述至少一个晶圆电接触的导电材料。
8.根据权利要求7所述的方法，其中，
在所述电绝缘层上并且在所述一个或多个通孔内沉积与所述多个晶圆中的所述至少一个晶圆电接触的导电材料包括：
在所述电绝缘层上并且在所述一个或多个通孔内沉积导电材料，其中，所述导电材料与所述至少一个晶圆的正面之上形成的一个或多个电焊盘电接触。
9.根据权利要求7所述的方法，进一步包括：
选择性去除所述导电材料的一个或多个部分。
10.根据权利要求7所述的方法，其中，
在所述多个晶圆的侧部上沉积电绝缘层和导电材料，其中，所述导电材料与所述多个晶圆中的至少一个晶圆接触包括：
在所述多个晶圆的侧部上沉积电绝缘层和导电材料，其中，所述导电材料与所述多个晶圆中的至少一个晶圆和至少一个导电模块接触。
11.根据权利要求1所述的方法，其中，
沉积封装材料包括：
沉积封装材料，所述封装材料包括以下材料组中的至少一种材料，所述组包括：填充或未填充的环氧树脂、预浸渍的复合纤维、加强纤维、层压板、模制材料、热固性材料、热塑性材料、填充粒子、纤维增强的层压板、纤维增强的聚合物层压板、具有填充粒子的纤维增强的聚合物层压板。
12.根据权利要求1所述的方法，其中，
沉积封装材料包括：
在所述多个晶圆的一个或多个侧壁上并且在所述多个晶圆之间沉积封装材料。
13.根据权利要求4所述的方法，其中，
沉积所述封装材料包括：
在所述至少一个晶圆和所述至少一个导电模块之间沉积封装材料。
14.根据权利要求1所述的方法，其中，
去除封装材料从而形成所述结构的薄化部分以及所述结构的包括比所述薄化部分更厚的封装材料的另外部分包括：
从所述结构的与设置在所述载体之上的所述多个晶圆的侧部相反的侧部，使所述封装材料以及所述晶圆的一部分薄化。
15.根据权利要求1所述的方法，其中，
去除封装材料从而形成所述结构的薄化部分以及所述结构的包括比所述薄化部分更厚的封装材料的另外部分包括：
从所述结构的与设置在所述载体之上的所述多个晶圆的侧部相反的侧部，使所述封装材料以及所述晶圆的一部分薄化，从而形成所述结构的薄化部分，所述结构的所述薄化部分的厚度范围从10μm到300μm。
16.根据权利要求1所述的方法，其中，
去除封装材料从而形成所述结构的薄化部分以及所述结构的包括比所述薄化部分更厚的封装材料的另外部分包括：
使用以下工艺组中的至少一种工艺，从所述结构的侧部去除封装材料，所述组包括：研磨、机械研磨、化学去除、化学蚀刻、等离子蚀刻、激光去除。
17.根据权利要求1所述的方法，其中，
去除封装材料从而形成所述结构的薄化部分以及所述结构的包括比所述薄化部分更厚的封装材料的另外部分包括：
使所述封装材料以及所述多个晶圆薄化，从而在所述结构内形成薄化的腔体部分。
18.根据权利要求1所述的方法，其中，
去除封装材料从而形成所述结构的薄化部分以及所述结构的包括比所述薄化部分更厚的封装材料的另外部分包括：
从所述结构的与设置在所述载体之上的所述多个晶圆的侧部相反的侧部，使所述封装材料以及所述晶圆的一部分薄化，从而形成所述结构的薄化部分以及所述结构的包括比所述薄化部分更厚的封装材料的另外部分，所述另外部分与所述薄化部分邻接。
19.根据权利要求1所述的方法，其中，
去除封装材料从而形成所述结构的薄化部分以及所述结构的包括比所述薄化部分更厚的封装材料的另外部分包括
从所述结构的与设置在所述载体之上的所述多个晶圆的侧部相反的侧部，使所述封装材料以及所述晶圆的一部分薄化，从而形成所述结构的薄化内部以及比所述薄化内部更厚的另外外部。
20.根据权利要求1所述的方法，其中，
去除封装材料从而形成所述结构的薄化部分以及所述结构的包括比所述薄化部分更厚的封装材料的另外部分包括：
从所述结构的与设置在所述载体之上的所述多个晶圆的侧部相反的侧部，使所述封装材料以及多个晶圆薄化，从而形成所述结构的薄化外部以及比所述薄化外部更厚的另外内部。
21.根据权利要求1所述的方法，进一步包括：
在所述结构的所述薄化部分上沉积导电层，所述导电层与所述多个晶圆的背面电接触。
22.根据权利要求21所述的方法，其中，
在所述结构的所述薄化部分上沉积导电层包括
在所述结构的所述薄化部分上沉积导电层，所述导电层包括以下材料组中的至少一种，所述材料组包括：铜、铝、银、锡、金、钯、锌、镍、铁、钨、钼、钽、钛、钒。
23.根据权利要求4所述的方法，进一步包括：
在所述结构的所述薄化部分上沉积导电层，所述导电层将所述至少一个晶圆的侧部电连接至所述至少一个导电模块。
24.根据权利要求17所述的方法，进一步包括：
在所述腔体部分的所述结构的所述薄化部分上沉积导电层。
25.根据权利要求21所述的方法，其中，
在所述结构的所述薄化部分上沉积导电层包括：
通过以下工艺组中的至少一种工艺来沉积导电层，所述组包括：电流沉积、电镀、等离子沉积、粒子沉积、焊接、电解沉积、化学沉积、化学气相沉积、等离子体增强化学气相沉积。
26.根据权利要求21所述的方法，进一步包括：
从所述结构的所述薄化部分选择性去除所述导电层中的一个或多个部分；
通过所述封装材料分离所述晶圆。
27.一种用于制造芯片封装件的方法，所述方法包括：
将多个晶圆设置在载体之上，所述多个晶圆具有第一侧和与该第一侧相反的第二侧；
将多个导电模块设置在所述载体之上，所述多个导电模块具有第一侧和与该第一侧相反的第二侧；
在所述载体之上沉积封装材料，其中，所述多个晶圆由所述封装材料覆盖，从而形成包括所述封装材料和所述多个晶圆的结构；
在从所述结构的与所述多个晶圆的第一侧相反的第二侧使所述封装材料以及所述多个晶圆薄化之前，在所述多个晶圆的所述第一侧上形成一个或多个电气互连；
从所述多个晶圆中将至少一个晶圆的所述第二侧的至少一部分暴露出来，并且将所述多个导电模块的至少一个导电模块暴露出来；并且
其中，所述薄化的封装材料形成由比所述薄化部分厚的另外部分界定的腔体；并且
其中，所述至少一个晶圆的第二侧和至少一个导电模块的第二侧距所述载体的高度相等，
进一步包括在所述结构的至少一侧之上沉积导电材料，其中，所述导电材料比所述结构的薄化部分厚；以及
其中，所述薄化部分和所述另外部分中的每一个包括一个或多个晶圆。
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