TWI615911B - 使用解碼器／編碼器之矽通孔冗餘方案及結構 - Google Patents

使用解碼器／編碼器之矽通孔冗餘方案及結構 Download PDF

Info

Publication number
TWI615911B
TWI615911B TW105106270A TW105106270A TWI615911B TW I615911 B TWI615911 B TW I615911B TW 105106270 A TW105106270 A TW 105106270A TW 105106270 A TW105106270 A TW 105106270A TW I615911 B TWI615911 B TW I615911B
Authority
TW
Taiwan
Prior art keywords
tsv
signal bit
redundant
bad
adjacent
Prior art date
Application number
TW105106270A
Other languages
English (en)
Other versions
TW201707098A (zh
Inventor
蘇凱須沃爾 坎南
考須 坎南
Original Assignee
格羅方德半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 格羅方德半導體公司 filed Critical 格羅方德半導體公司
Publication of TW201707098A publication Critical patent/TW201707098A/zh
Application granted granted Critical
Publication of TWI615911B publication Critical patent/TWI615911B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17764—Structural details of configuration resources for reliability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Automation & Control Theory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

提供一種方法用於使用2：4解碼器及4：2編碼器將與TSV陣列之不良TSV關連或對應的訊號位元重新定向至TSV陣列中由冗餘TSV組成的橫列或直行，以及所得裝置。數個具體實施例包括：形成TSV陣列於3D IC堆疊的底晶粒及頂晶粒之間，該TSV陣列有由冗餘TSV組成的橫列及直行；鑑定該TSV陣列中的不良TSV；判定是否要使與該不良TSV關連或對應的訊號位元在第一及/或第二方向朝該冗餘TSV橫列或直行移位；以及使該訊號位元在該第一及/或該第二方向移位直到該訊號位元已重新定向至該冗餘TSV橫列或直行。

Description

使用解碼器/編碼器之矽通孔冗餘方案及結構
本揭示內容係有關於具有矽通孔(TSV)陣列之半導體裝置的製造。本揭示內容特別可應用於三維(3D)整合。
TSV提供晶粒之間在垂直方向的通訊鏈而且在3D整合是重要的設計議題。與3D積體電路(IC)堆疊的其他組件類似，TSV的製造及接合(bonding)可能失敗。失敗的TSV隨著晶粒堆疊數的增加而可能嚴重增加成本及降低良率。
解決此問題的習知辦法涉及在3D動態隨機存取記憶體(DRAM)設計中使用切換盒(switching box)，其中每4個訊號TSV有兩個冗餘TSV，亦即，50%的TSV冗餘。這個辦法在所有TSV的延遲一樣時有效；不過，這個辦法佔用更多晶粒空間而且對於特殊應用積體電路(ASIC)應用系統而言不是成本效益解決辦法。第二種習知辦法涉及3-D網路晶片(3-DNoC)的容錯方案，其中每38個訊號TSV(32個I/O訊號加6個控制訊號)有4個冗餘TSV。這個 辦法假設例如100,000個TSV形成一鏈路，而每百萬個機會有9.87個不良。即使良率由68%改善到98%，此假設對於其他設計也不成立，因此，無法普遍採用作為確實可行的解決辦法。
第三種習知辦法涉及每個訊號TSV使用冗餘TSV(100%冗餘)。這個方案沒有約束，然而在有大陣列的TSV時不是成本效益解決辦法，例如記憶功能位於邏輯功能上的應用(memory-on-logic applications)。第四種辦法涉及右移TSV冗餘結構，其中TSV陣列的每個橫列有一個冗餘TSV。這個方案的TSV冗餘低，但是如果在單一橫列中有一個以上的失敗TSV時失效。
因此亟須一種致能有成本效益之TSV冗餘結構的方法及所得裝置，其面積成本(area overhead)低且可克服在TSV陣列之單一橫列或直行中有多個故障的問題。
本揭示內容的一態樣為一種方法，使用2：4解碼器及4：2編碼器將與TSV陣列之不良TSV關連或對應的訊號位元重新定向至TSV陣列中由冗餘TSV組成的一橫列或一直行。
本揭示內容的另一態樣為一種包含TSV陣列的裝置，該TSV陣列有由冗餘TSV組成的一橫列及一直行以及附接至各個TSV的2：4解碼器及4：2編碼器。
本揭示內容的其他態樣及特徵會在以下說明中提出以及部份在本技藝一般技術人員審查以下內容或 學習本揭示內容的實施後會明白。按照隨附申請專利範圍所特別提出者，可實現及得到本揭示內容的優點。
根據本揭示內容，有些技術效果部份可用一種方法達成，該方法包含下列步驟：形成TSV陣列於3D IC堆疊的底晶粒及頂晶粒之間，該TSV陣列有由冗餘TSV組成的一橫列及一直行；鑑定該TSV陣列中的不良TSV；判定是否要使與該不良TSV關連或對應的訊號位元在第一及/或第二方向朝該冗餘TSV的橫列或直行移位；以及使該訊號位元在該第一及/或該第二方向移位直到該訊號位元已重新定向至該冗餘TSV的橫列或直行。
本揭示內容的數個態樣包括：形成該TSV陣列於該底晶粒與該頂晶粒之間係藉由：使各個TSV連接至在該底晶粒中的2：4解碼器和在該頂晶粒中的4：2優先權編碼器。其他態樣包括：使對應至非冗餘TSV的各個2：4解碼器連接至在該第一方向的第一毗鄰TSV以及在該第二方向的第二毗鄰TSV，該非冗餘TSV和該第一及該第二毗鄰TSV形成一“L形”圖案。其他數個態樣包括：鑑定該不良TSV係藉由：使用一或多個電子熔絲(eFuse)單元來測試該TSV陣列的各個TSV。附加的態樣包括：判定要使與該不良TSV關連或對應的該訊號位元在該第一方向移位係藉由：查明在該第一方向的毗鄰TSV是否不良；當在該第一方向的該毗鄰TSV合格時，使該訊號位元在該第一方向移位；判定該訊號位元是否已重新定向至該冗餘TSV的橫列或直行；以及重覆該查明、該移位及該判定步驟直 到該訊號位元已移位到該冗餘TSV的橫列或直行。另一態樣包括：使該訊號位元在該第一方向移位係藉由：致能2：4解碼器以使該訊號位元的選擇線(select line)由(00)變成(01)。其他態樣包括：判定要使與該不良TSV關連或對應的該訊號位元在該第二方向移位係藉由：判定在該第一方向的毗鄰TSV不良；查明在該第二方向的毗鄰TSV是否不良；當在該第二方向的該毗鄰TSV合格時，使該訊號位元在該第二方向移位；判定該訊號位元是否已重新定向至該冗餘TSV的橫列或直行；以及重覆該判定、該移位及該判定步驟直到該訊號位元已移位到該冗餘TSV的橫列或直行。其他數個態樣包括：使該訊號位元在該第二方向移位係藉由：致能2：4解碼器以使該訊號位元的選擇線由(00)變成(10)。附加的態樣包括：致能2：4解碼器以使與合格TSV關連之訊號位元的選擇線由(00)變成(11)。
本揭示內容的另一態樣為一種裝置，其係包含：3D IC堆疊的底晶粒；該3D IC堆疊的頂晶粒；形成於該底晶粒中的多個2：4解碼器；形成於該頂晶粒中的多個4：2優先權編碼器；以及透過該等多個2：4解碼器及該等4：2優先權編碼器連接的TSV陣列，該TSV陣列經形成有由冗餘TSV組成的一橫列及一直行。
該裝置的數個態樣包含：由該冗餘的TSV橫列及直行共享的一冗餘TSV。其他態樣包括：該TSV陣列的各個TSV附接至在該底晶粒中的2：4解碼器以及在該頂晶粒中的4：2優先權編碼器。其他數個態樣包括：各 個非冗餘TSV使用2：4解碼器附接至在第一方向的第一毗鄰TSV以及在第二方向的第二毗鄰TSV，該非冗餘TSV和該第一及該第二毗鄰TSV連接成一“L形”圖案。附加的態樣包括：用2：4解碼器將與不良TSV關連或對應的訊號位元重新定向至在該第一或該第二方向的毗鄰合格TSV及/或至該冗餘TSV的橫列或直行。
本揭示內容的又一態樣為一種方法，其係包含下列步驟：形成TSV陣列於3D IC堆疊的底晶粒及頂晶粒之間，該TSV陣列有由冗餘TSV組成的一橫列及一直行；使各個TSV連接至在該底晶粒中的2：4解碼器以及在該頂晶粒中的4：2優先權編碼器；使用一或多個eFuse單元來測試該TSV陣列的各個TSV；基於該測試來鑑定該TSV陣列中的不良TSV；判定是否要使與該不良TSV關連或對應的訊號位元在第一及/或第二方向朝該冗餘TSV的橫列或直行移位；以及使該訊號位元在該第一及/或該第二方向移位直到該訊號位元已重新定向至該冗餘TSV的橫列或直行。
本揭示內容的數個態樣包括：使對應至非冗餘TSV的各個2：4解碼器連接至在該第一方向的第一毗鄰TSV以及在該第二方向的第二毗鄰TSV，該非冗餘TSV和該第一及該第二毗鄰TSV形成一“L形”圖案。其他態樣包括：判定要使與該不良TSV關連或對應的該訊號位元在該第一方向移位係藉由：查明在該第一方向的毗鄰TSV是否(a)不良；(b)已與一已移位訊號位元關連；或(c) 可防止與另一不良TSV關連或對應的訊號位元移位到該冗餘TSV的橫列或直行；若在該第一方向的該毗鄰TSV(a)合格；(b)尚未與一已移位訊號位元關連；以及(c)不可防止與另一不良TSV關連或對應的訊號位元移位至該冗餘TSV的橫列或直行，以使該訊號位元在該第一方向移位；判定該訊號位元是否已重新定向至該冗餘TSV的橫列或直行；以及重覆該查明、該移位及該判定步驟直到該訊號位元已移位到該冗餘TSV的橫列或直行。其他數個態樣包括：使與該不良TSV關連或對應的該訊號位元在該第一方向移位係藉由：致能2：4解碼器以使該訊號位元的選擇線由(00)變成(01)。附加的態樣包括：判定要使與該不良TSV關連或對應的該訊號位元在該第二方向移位係藉由：判定在該第一方向的毗鄰TSV不良；查明在該第二方向的毗鄰TSV是否：(a)不良；(b)已與一已移位訊號位元關連；或(c)可防止與另一不良TSV關連或對應的訊號位元移位到該冗餘TSV的橫列或直行；使該訊號位元在該第二方向移位，若在該第二方向的該毗鄰TSV(a)合格；(b)尚未與一已移位訊號位元關連；以及(c)不可防止與另一不良TSV關連或對應的訊號位元移位至該冗餘TSV的橫列或直行；判定該訊號位元是否已重新定向至該冗餘TSV的橫列或直行；以及重覆該查明、該移位及該判定步驟直到該訊號位元已移位到該冗餘TSV的橫列或直行。另一態樣包括：使與該不良TSV關連或對應的該訊號位元在該第二方向移位係藉由：致能2：4解碼器以使該訊號位元的選擇線由(00)變成(10)。
熟諳此藝者由以下詳細說明可明白本揭示內容的其他態樣及技術效果，其中係僅以預期可實現本揭示內容的最佳模式舉例描述本揭示內容的具體實施例。應瞭解，本揭示內容能夠做出其他及不同的具體實施例，以及在各種明顯的態樣中，能夠修改數個細節而不脫離本揭示內容。因此，附圖及說明內容本質上應被視為圖解說明用而不是用來限定。
101‧‧‧TSV陣列
103‧‧‧訊號TSV
105、105a‧‧‧冗餘TSV
107‧‧‧畫線
109‧‧‧虛線圓
201‧‧‧步驟
203‧‧‧步驟
205‧‧‧步驟
207‧‧‧步驟
209‧‧‧步驟
211‧‧‧步驟
213‧‧‧步驟
215‧‧‧步驟
217‧‧‧步驟
219‧‧‧步驟
301‧‧‧TSV陣列
303‧‧‧橫列
305‧‧‧直行
401‧‧‧底晶粒
403‧‧‧頂晶粒
405‧‧‧虛線
407、409、411‧‧‧TSV
413‧‧‧2：4解碼器
415‧‧‧4：2優先權編碼器
417、419‧‧‧選擇訊號
501-531‧‧‧TSV
533‧‧‧底晶粒
535‧‧‧頂晶粒
537-553‧‧‧2：4解碼器
555-571‧‧‧4：2優先權編碼器
在此用附圖舉例說明而不是限定本揭示內容，圖中類似的元件用相同的元件符號表示。
第1圖根據示範具體實施例示意圖示包含一橫列及一直行之冗餘TSV的TSV陣列；第2圖圖示根據示範具體實施例的TSV冗餘方案流程；第3A圖至第3F圖根據示範具體實施例示意圖示基於TSV冗餘方案流程的示範測試案例；第4圖根據示範具體實施例示意圖示與3個毗鄰TSV及一4：2優先權編碼器連接的2：4解碼器實施例；以及第5圖根據示範具體實施例示意圖示應用於4X4 TSV陣列的TSV冗餘方案結構。
為了解釋，在以下的說明中，提出各種特定的細節供徹底瞭解示範具體實施例。不過，顯然沒有該 等特定細節或用等效配置仍可實施示範具體實施例。在其他情況下，眾所周知的結構及裝置用方塊圖圖示以免不必要地混淆示範具體實施例。此外，除非另有指示，否則在本專利說明書及申請專利範圍中表示成分、反應狀態等等之數量、比例及數值性質的所有數字應被理解為在所有情況下可用措辭“約”來修飾。
本揭示內容針對及解決在3D IC堆疊中製造及接合TSV導致一橫列或一直行中有多個TSV失敗時使晶粒之間失去通訊的當前問題。解決該問題係藉由包含由冗餘TSV組成的一橫列及一直行以及使與不良TSV關連或對應的訊號位元移位至該冗餘TSV橫列或直行。
根據本揭示內容具體實施例的方法包括：形成TSV陣列於3D IC堆疊的底晶粒及頂晶粒之間，該TSV陣列具有由冗餘TSV組成的一橫列及一直行。鑑定該TSV陣列的不良TSV以及判定是否要使與該不良TSV關連或對應的訊號位元在第一及/或第二方向朝該冗餘TSV橫列或直行移位。使該訊號位元在第一及/或第二方向移位直到該訊號位元已重新定向至該冗餘TSV橫列或直行。
此外，熟諳此藝者由以下實施方式可明白本揭示內容的其他態樣、特徵及技術效果，其中係僅以預期可實現本揭示內容的最佳模式舉例描述本揭示內容的具體實施例。應瞭解，本揭示內容能夠做出其他及不同的具體實施例，以及在各種明顯的態樣中，能夠修改數個細節而不脫離本揭示內容。因此，附圖及說明內容本質上應被 視為圖解說明用而不是用來限定。
請注意第1圖，TSV陣列101經形成具有數個訊號TSV 103及數個冗餘TSV 105。各個TSV連接至2：4解碼器及4：2優先權編碼器(為求圖解方便，兩者均未圖示)。此外，對應至訊號TSV 103的各個2：4解碼器係連接訊號TSV 103與在第一方向(例如，向右)的毗鄰訊號TSV 103，以及在第二方向(例如，向下)的毗鄰訊號TSV 103，而形成一“L形”圖案，這用在虛線圓109內的畫線107圖示。在此實施例中，冗餘TSV 105的橫列及直行位在TSV陣列101的底邊及右邊且共享冗餘TSV 105a。不過，冗餘TSV 105的橫列及直行也可轉到TSV陣列101的左邊及底邊、左邊及頂邊、或頂邊及右邊。
第2圖圖示根據示範具體實施例的TSV冗餘方案流程，以及第3A圖至第3F圖根據示範具體實施例示意圖示基於TSV冗餘方案流程的示範測試案例(example test case)。在步驟201，TSV陣列由TSV的橫列數及直行數界定。例如，第3A圖至第3F圖的TSV陣列301為4x4 TSV陣列。TSV陣列301包含由冗餘TSV組成的橫列303及直行305，如各自以虛線303及305圖示者。TSV陣列301的各個TSV附接至在底晶粒中的2：4解碼器以及在頂晶粒中的4：2優先權編碼器(為求圖解方便，未圖示所有的晶粒、解碼器及優先權編碼器)。此外，每個訊號TSV或非冗餘TSV，例如，位於虛線303及305外的TSV用2：4解碼器連接至在第一方向(例如，向右)的毗鄰TSV、以及 在第二方向(例如，向下)的毗鄰TSV，該等TSV形成一“L形”圖案。此外，訊號位元分配至TSV陣列301的每個訊號TSV，然而在初始階段，沒有訊號位元分配至冗餘TSV。
在步驟203，測試各個TSV，例如，利用一或多個eFuse單元，以鑑定TSV陣列(例如，TSV陣列301)中之一或多個不良TSV。在步驟205，顯示示範測試結果於測試TSV陣列(TTSV)中，例如，如第3B圖所示。在步驟207，讀取TTSV的不良TSV位置。在此實施例中，第3B圖的每個“0”為良好/合格TSV，以及每個“1”為不良/失敗TSV。因此，可讀取在第3B圖之橫列1直行2，橫列1直行4，橫列2直行1，以及橫列3直行3交點處的不良TSV。如果TSV沒有失敗，則不需要建議的冗餘方案。
在步驟209，藉由查明在第一方向的鄰近或毗鄰TSV是否也不良來判定是否要使與不良TSV關連或對應的訊號位元在第一方向向該冗餘TSV橫列或直行移位。例如，檢查在橫列1直行2交點處之TSV以判定在第一方向(例如，向右)的鄰近TSV是否不良。在此實施例中，該鄰近TSV，例如，在橫列1直行3交點處之TSV，合格。同樣，檢查在橫列1直行4交點處之TSV以判定在第一方向(例如，向右)的鄰近TSV是否不良。在此實施例中，由於在橫列1直行4的不良TSV已經是冗餘TSV，因此沒有鄰近TSV，因此，不需要重新定向。也檢查在橫列2直行1交點處的TSV以判定在第一方向(例如，向右)的鄰近TSV是否不良。在此實施例中，該鄰近TSV，例如，在橫列2 直行2交點處之TSV，合格。此外，檢查在橫列3直行3交點處之TSV以判定在第一方向(例如，向右)的鄰近TSV是否不良。在此實施例中，該鄰近TSV，例如，在橫列3直行4交點處之TSV，合格。
在步驟211，與各個不良TSV關連的2：4解碼器用來使與該不良TSV關連之訊號位元重新定向至在第一方向(例如，向右)的毗鄰TSV。該2：4解碼器藉由使訊號位元的選擇線由(00)變成(01)可使該訊號位元在第一方向(例如，向右)移位。一旦與不良TSV關連的訊號位元(亦即，原始/初始分配的訊號位元)重新定向至在第一或第二方向的毗鄰TSV，使原始/初始分配的該訊號位元位移至該毗鄰TSV造成多米諾效應(domino effect)或連鎖反應直到對應至不良TSV或呈現不良TSV的訊號位元重新定向至沒有初始分配之訊號位元給它的冗餘TSV。例如，與在橫列1直行2之不良TSV關連的2：4解碼器用來將與該TSV關連的訊號位元重新定向至在第一方向(例如，向右)的毗鄰TSV(在橫列1直行3)。與在橫列2直行1之不良TSV關連的2：4解碼器用來將與該TSV關連的訊號位元重新定向至在第一方向(例如，向右)的該毗鄰TSV(在橫列2直行2)。此外，與在橫列3直行3之不良TSV關連的2：4解碼器用來將與該TSV關連的訊號位元重新定向至在第一方向(例如，向右)的毗鄰TSV(在橫列3直行4)。請注意第3C圖，選擇線透過各個2：4解碼器在第一方向的改變呈現於TTSV中，例如，藉由賦予數字“4”給訊號位元在第 一方向移位的TSV，以及賦予數字“1”給其中由被重新定向之訊號位元位移的原始/初始訊號位元的TSV。
在步驟213，檢驗TTSV以判定對應至不良TSV個數之訊號位元個數是否已重新定向至該冗餘TSV橫列或直行，例如，橫列303及直行305。在此實施例中，如第3C圖所示，只有一個訊號位元被重新定向至該冗餘TSV橫列或直行，例如，由在橫列3直行3的TSV到在橫列3直行4的冗餘TSV。結果，對應至在橫列1直行2及橫列2直行1之不良TSV的兩個以上的訊號位元仍需重新定向至該冗餘TSV橫列或直行。結果，步驟207會重覆。
雖然吾等預期，在使與另一不良TSV關連的訊號位元移位之前可重覆與一不良TSV關連或對應之訊號位元的移位直到該訊號位元已重新定向至由冗餘TSV組成的橫列或直行，或在每一“回合”的重新定向及位移可使與各個不良TSV關連或對應的各個訊號位元在第一或第二方向移位，TSV陣列301中用於此種重新定向及位移的可用TSV可取決於所選擇的處理流程。在此實施例中，與不良TSV關連或對應之各個訊號位元是在每一回合的重新定向及位移朝第一或第二方向的移位以提供得到可用於此種重新定向及位移之TSV的較大機率。
在步驟207，如第3C圖所示，判定與在橫列1直行2之不良TSV關連的訊號位元此時已重新定向至在橫列1直行3之TSV，以及與在橫列2直行1之不良TSV關連的訊號位元此時已重新定向至在橫列2直行2之 TSV。對於與在橫列1直行3的被重新定向之訊號位元對應的TSV重覆步驟209，查明在第一方向(例如，向右)的毗鄰TSV(在橫列1直行4)也是不良。對比之下，對於與在橫列2直行2的被重新定向之訊號位元對應的TSV重覆步驟209，查明在第一方向(例如，向右)的毗鄰TSV(在橫列2直行3)是合格的。不過，如果對於分配給在橫列2直行2之TSV的原始/初始訊號位元重覆步驟211，則分配給在橫列1直行3之TSV的原始/初始訊號位元無法位移或重新定向至該冗餘TSV橫列或直行。因為分配給在橫列1直行3之TSV的原始/初始訊號位元無法在第一方向(例如，向右)位移，以及使分配給在橫列2直行2之TSV的原始/初始訊號位元在第一方向(例如，向右)位移可防止與另一不良TSV關連或對應的訊號位元移位到該冗餘TSV橫列或直行，處理流程繼續到步驟215。
在步驟215，藉由查明在第二方向的鄰近或毗鄰TSV是否不良來判定是否要使與一不良TSV關連或對應的訊號位元在第二方向朝該冗餘TSV橫列或直行移位。例如，檢查在橫列1直行3交點處之TSV以判定在第二方向(例如，向下)的鄰近TSV是否不良。在此實施例中，如第3C圖所示，該鄰近TSV，例如，橫列2直行3交點處之TSV，合格。同樣，檢查在橫列2直行2交點處之TSV以判定在第二方向(例如，向下)的鄰近TSV是否不良。在此實施例中，該鄰近TSV，例如，在橫列3直行2交點處之TSV，也合格。
在步驟217，與此時被重新定向之訊號位元之TSV(在橫列1直行3以及在橫列2直行2)關連的各個2：4解碼器用來在第二方向(例如，向下)重新定向或位移與該TSV關連的原始/初始訊號位元。藉由使訊號位元的選擇線由(00)變成(10)，該2：4解碼器可使訊號位元在第二方向移位(例如，向下)。例如，與在橫列1直行3之TSV關連的2：4解碼器用來重新定向分配給該TSV的原始/初始訊號位元至在第二方向(例如，向下)的毗鄰TSV(橫列2直行3交點處之TSV)。同樣，與在橫列2直行2之TSV關連的2：4解碼器用來重新定向分配給該TSV的原始/初始訊號位元至在第二方向(例如，向下)的毗鄰TSV(在橫列3直行2交點處之TSV)。請注意第3D圖，選擇線透過各個2：4解碼器在第二方向的改變呈現於TTSV中，例如，藉由賦予數字“8”給訊號位元在第二方向移位的TSV，以及賦予數字“1”給其中由被重新定向之訊號位元位移原始/初始訊號位元的TSV。
在步驟213，再度檢驗TTSV以判定對應至不良TSV個數之訊號位元個數是否已定向至該冗餘TSV橫列或直行，例如，橫列303及直行305。在此實施例中，如第3D圖所示，仍只有一個訊號位元已重新定向至該冗餘TSV橫列或直行。因此，步驟207會重覆。
在步驟207，如第3D圖所示，判定與在橫列1直行2之不良TSV關連的訊號位元此時已造成與在橫列1直行3之TSV關連的原始/初始訊號位元重新定向至在 橫列2直行3之TSV，以及與在橫列2直行1之不良TSV關連的訊號位元此時已造成與在橫列2直行2之TSV關連的原始/初始訊號位元重新定向至在橫列3直行2之TSV。對於與在橫列2直行3的被重新定向之訊號位元對應的TSV重覆步驟209，查明在第一方向(例如，向右)的毗鄰TSV(在橫列2直行4)合格且為冗餘TSV。對比之下，對於與在橫列3直行2的被重新定向之訊號位元對應的TSV重覆步驟209，查明在第一方向(例如，向右)的毗鄰TSV(在橫列3直行3)已經與移位及/或位移的訊號位元關連，因此，不可用來進一步重新定向訊號位元。
在此實施例中，由於使與橫列2直行3交點處之TSV關連的訊號位元或者是與在橫列3直行2之TSV關連的訊號位元移位並不會防止與另一不良TSV關連或對應的訊號位元移位到該冗餘TSV橫列或直行，所以重新定向訊號位元的順序無關緊要。
在步驟211，在不良TSV的初始順序以後，例如，與對應至在橫列2直行3之被重新定向之訊號位元之TSV關連的2：4解碼器用來重新定向與該TSV關連的原始/初始訊號位元至在第一方向(例如，向右)的毗鄰TSV(在橫列2直行4交點處之TSV)。請注意第3E圖，選擇線透過2：4解碼器在第一方向的改變再度呈現於TTSV中，例如，藉由賦予數字“4”給訊號位元在第一方向移位的TSV，以及賦予數字“1”給其中由被重新定向之訊號位元位移原始/初始訊號位元的TSV。
在步驟213，再檢驗TTSV以判定對應至不良TSV個數之訊號位元個數是否已重新定向至該冗餘TSV橫列或直行，例如，橫列303及直行305。在此實施例中，如第3E圖所示，對應至在橫列1直行2之不良TSV的訊號位元此時已重新定向至該冗餘TSV橫列或直行，例如，直行305；不過，對應至在橫列2直行1之不良TSV的訊號位元仍未重新定向至該冗餘TSV橫列或直行。結果，步驟207會重覆。
在步驟207，判定與在橫列2直行1之不良TSV關連的訊號位元此時已造成與在橫列2直行2之TSV關連的原始/初始訊號位元重新定向至在橫列3直行2之TSV。如上述，步驟209不再重覆，因為它已經判定在第一方向(例如，向右)的毗鄰TSV(在橫列3直行3)已經與一已移位之訊號位元關連，因此，不可用來重新定向訊號位元。因此，對於在橫列3直行2之TSV，重覆步驟215。
重覆步驟215，查明在第二方向(例如，向下)的毗鄰TSV(在橫列4直行2)合格且為冗餘TSV。在步驟217，與在橫列3直行2之TSV關連的2：4解碼器用來重新定向與該TSV關連的原始/初始訊號位元至在第二方向(例如，向下)的毗鄰TSV(至在橫列4直行2交點處的TSV)。請注意第3F圖，選擇線透過2：4解碼器在第二方向的改變再度呈現於TTSV中，例如，藉由賦予數字“8”給訊號位元在第二方向移位的TSV，以及賦予數字“1”給其中由被重新定向之訊號位元位移原始/初始訊號位元的 TSV。
在步驟213，再度檢驗TTSV以判定對應至不良TSV個數的訊號位元個數是否全部已重新定向至該冗餘TSV橫列或直行，例如橫列303與直行305。在此實施例中，如第3F圖所示，對應至3個不良訊號TSV的3個訊號位元此時已重新定向至該冗餘TSV橫列或直行。結果，在步驟219，顯示應用於TSV陣列301的冗餘方案，如第3F圖所示。
第4圖根據示範具體實施例示意圖示與3個毗鄰TSV及一4：2優先權編碼器連接的2：4解碼器實施例。如上述，TSV陣列(為求圖解方便，未圖示)形成於底晶粒401與頂晶粒403之間(以虛線405表示)，這是藉由使各個TSV，例如，TSV 407、409及411，連接至在底晶粒401中的2：4解碼器413以及在頂晶粒403中的4：2優先權編碼器415。在此實施例中，TSV 407為在第3B圖橫列1直行1交點處的訊號TSV，TSV 409為在第3B圖橫列1直行2交點處的訊號TSV，以及TSV 411為在第3B圖橫列2直行1交點處的訊號TSV。
類似第2圖的步驟203，例如，使用一或多個eFuse單元測試TSV陣列的各個TSV，例如，TSV 407、409及411，以鑑定TSV陣列的一或多個不良TSV。在此實施例中以及如第3B圖所示，TSV 409及411經鑑定為不良。結果，當輸入訊號位元被對應至TSV 407的2：4解碼器413收到時，該訊號位元作為(00)(亦即，默認訊號)可通 過TSV 407流到4：2優先權編碼器415，或者是藉由程式化選擇訊號417及419，2：4解碼器413可使訊號位元的選擇線由(00)變成(11)。
對比之下，當輸入訊號位元被對應至TSV 409及411的2：4解碼器413接收時，該訊號位元需要重新定向至毗鄰合格TSV及/或至該TSV陣列之該冗餘TSV橫列或直行。如上述，2：4解碼器413重新定向訊號位元可藉由使訊號位元的選擇線由(00)變成(01)以使訊號位元在第一方向(例如，向右)移位，或由(00)變成(10)以使訊號位元在第二方向(例如，向下)移位。再者，一旦對應至不良訊號TSV個數的訊號位元個數已重新定向至該冗餘TSV橫列或直行，就顯示應用於TSV陣列的冗餘方案，如第3F圖所示。
第5圖根據示範具體實施例示意圖示應用於4X4 TSV陣列的TSV冗餘方案結構。第5圖圖示第3A圖之TSV陣列301的公設方向(axiomatic depiction)，其係包含：形成於3D IC堆疊之底晶粒533與頂晶粒535之間的TSV 501、503、505、507、509、511、513、515、517、519、521、523、525、527、529、及531。TSV陣列301包含一橫列的冗餘TSV，例如，TSV 501、503、505及507(第3A圖的直行305)，以及一直行的冗餘TSV，例如，TSV 507、515、523及531(第3A圖的橫列303)，其中TSV 507由該冗餘TSV橫列及直行共享。此外，各個TSV連接至在底晶粒533中的2：4解碼器，例如，2：4解碼器537、539、 541、543、545、547、549、551及553，以及在頂晶粒535中的4：2優先權編碼器，例如，4：2優先權編碼器555、557、559、561、563、565、567、569、及571。此外，各個非冗餘TSV，例如，TSV 517(在第3B圖的橫列1及直行2)使用2：4解碼器(例如，2：4解碼器543)連接至在第一方向(例如，向右)的一毗鄰TSV(TSV 519)，以及在第二方向(例如，向上/向前)的一毗鄰TSV(TSV 509)；TSV 517、519及509形成一“L形”圖案。結果以及如以下在說明第2圖之步驟207-217時所述的方法，2：4解碼器，例如，2：4解碼器543，可重新定向與不良TSV(例如，TSV 517)關連或對應的訊號位元至在第一或第二方向的毗鄰合格TSV及/或至該冗餘TSV橫列或直行。
本揭示內容的具體實施例可達成數種技術效果，包括TSV冗餘方案對於任何TSV陣列的標準化以及在任何技術節點的實作。此外，該雙向TSV冗餘方案強健且可重新定向在TSV陣列之單一橫列或直行中的多個故障，該結構使用標準單元設計以及避免實作多工器以及有正反器的掃描鏈(scan chain)以減少測試面積成本，以及該結構在TSV技術技能中容易實作，而且不需要額外的遮罩層。本揭示內容的具體實施例可用於各種工業應用，例如，微處理器、智慧型手機、行動電話、手機、機上盒、DVD燒錄機及播放機、汽車導航、印表機及周邊設備，網路及電信設備，遊戲系統及數位相機。因此，本揭示內容在產業上可用於3D IC堆疊。
在以上說明中，本揭示內容用數個示範具體實施例來描述。不過，顯然仍可做出各種修改及改變而不脫離本揭示內容更寬廣的精神及範疇，如申請專利範圍所述。因此，本專利說明書及附圖應被視為圖解說明用而非限定。應瞭解，本揭示內容能夠使用各種其他組合及具體實施例以及在如本文所述的本發明概念範疇內能夠做出任何改變或修改。
201‧‧‧步驟
203‧‧‧步驟
205‧‧‧步驟
207‧‧‧步驟
209‧‧‧步驟
211‧‧‧步驟
213‧‧‧步驟
215‧‧‧步驟
217‧‧‧步驟
219‧‧‧步驟

Claims (19)

  1. 一種製造半導體裝置的方法，該方法係包含下列步驟：形成矽通孔(TSV)陣列於三維(3D)積體電路(IC)堆疊的底晶粒與頂晶粒之間，該TSV陣列有由冗餘TSV組成的橫列及直行，其中該TSV陣列中的每一個TSV連接至在該底晶粒中的2：4解碼器和在該頂晶粒中的4：2優先權編碼器；鑑定該TSV陣列中的不良TSV；判定是否要使與該不良TSV關連或對應的訊號位元在第一及/或第二方向向該冗餘TSV的橫列或直行移位；以及使該訊號位元在該第一及/或該第二方向移位直到該訊號位元已重新定向至該冗餘TSV的橫列或直行。
  2. 如申請專利範圍第1項所述之方法，係包括：使對應至非冗餘TSV的各個2：4解碼器連接至在該第一方向的第一毗鄰TSV以及在該第二方向的第二毗鄰TSV，該非冗餘TSV和該第一及該第二毗鄰TSV形成L形圖案。
  3. 如申請專利範圍第1項所述之方法，係包括：鑑定該不良TSV係藉由：使用一或多個電子熔絲(eFuse)單元來測試該TSV陣列的各個TSV。
  4. 如申請專利範圍第1項所述之方法，判定要使與該不良TSV關連或對應的該訊號位元在該第一方向移位係藉 由：查明在該第一方向的毗鄰TSV是否不良；當在該第一方向的該毗鄰TSV合格時，使該訊號位元在該第一方向移位；判定該訊號位元是否已重新定向至該冗餘TSV的橫列或直行；以及重覆該查明、該移位及該判定步驟直到該訊號位元已移位到該冗餘TSV的橫列或直行。
  5. 如申請專利範圍第1項所述之方法，係包括：使該訊號位元在該第一方向移位係藉由：致能該2：4解碼器以使該訊號位元的選擇線由(00)變成(01)。
  6. 如申請專利範圍第1項所述之方法，判定要使與該不良TSV關連或對應的該訊號位元在該第二方向移位係藉由：判定在該第一方向的毗鄰TSV不良；查明在該第二方向的毗鄰TSV是否不良；當在該第二方向的該毗鄰TSV合格時，使該訊號位元在該第二方向移位；判定該訊號位元是否已重新定向至該冗餘TSV的橫列或直行；以及重覆該查明、該移位及該判定步驟直到該訊號位元已移位到該冗餘TSV的橫列或直行。
  7. 如申請專利範圍第1項所述之方法，係包括：使該訊號 位元在該第二方向移位係藉由：致能該2：4解碼器以使該訊號位元的選擇線由(00)變成(10)。
  8. 如申請專利範圍第1項所述之方法，更包括：致能該2：4解碼器以使與合格TSV關連之訊號位元的選擇線由(00)變成(11)。
  9. 一種半導體裝置，係包含：三維(3D)積體電路(IC)堆疊之底晶粒；該3D IC堆疊的頂晶粒；多個2：4解碼器，係形成於該底晶粒中；多個4：2優先權編碼器，係形成於該頂晶粒中；以及TSV陣列，係透過該等多個2：4解碼器及該等4：2優先權編碼器連接，該TSV陣列經形成有由冗餘TSV組成的橫列及直行。
  10. 如申請專利範圍第9項所述之半導體裝置，其中，冗餘TSV由該冗餘TSV的橫列及直行共享。
  11. 如申請專利範圍第9項所述之半導體裝置，其中，該TSV陣列的各個TSV附接至在該底晶粒中的2：4解碼器以及在該頂晶粒中的4：2優先權編碼器。
  12. 如申請專利範圍第9項所述之半導體裝置，其中，各個非冗餘TSV使用2：4解碼器連接至在第一方向的第一毗鄰TSV及在第二方向的第二毗鄰TSV，該非冗餘TSV和該第一及該第二毗鄰TSV連接成L形圖案。
  13. 如申請專利範圍第12項所述之半導體裝置，其中，用2：4解碼器將與不良TSV關連或對應的訊號位元重新定向至在該第一或該第二方向的毗鄰合格TSV及/或至該冗餘TSV的橫列或直行。
  14. 一種製造半導體裝置的方法，該方法係包含下列步驟：形成矽通孔(TSV)陣列於三維(3D)積體電路(IC)堆疊的底晶粒與頂晶粒之間，該TSV陣列有由冗餘TSV組成的橫列及直行；使各個TSV連接至在該底晶粒中的2：4解碼器以及在該頂晶粒中的4：2優先權編碼器；使用一或多個電子熔絲(eFuse)單元來測試該TSV陣列的各個TSV；基於該測試來鑑定該TSV陣列中的不良TSV；判定是否要使與該不良TSV關連或對應的訊號位元在第一及/或第二方向向該冗餘TSV的橫列或直行移位；以及使該訊號位元在該第一及/或該第二方向移位直到該訊號位元已重新定向至該冗餘TSV的橫列或直行。
  15. 如申請專利範圍第14項所述之方法，係包括：使對應至非冗餘TSV的各個2：4解碼器連接至在該第一方向的第一毗鄰TSV以及在該第二方向的第二毗鄰TSV，該非冗餘TSV和該第一及該第二毗鄰TSV形成L形圖案。
  16. 如申請專利範圍第14項所述之方法，判定要使與該不 良TSV關連或對應的該訊號位元在該第一方向移位係藉由：查明在該第一方向的毗鄰TSV是否(a)不良；(b)已與已移位訊號位元關連；或(c)可防止與另一不良TSV關連或對應的訊號位元移位到該冗餘TSV的橫列或直行；若在該第一方向的該毗鄰TSV(a)合格；(b)尚未與已移位訊號位元關連；以及(c)不可防止與另一不良TSV關連或對應的訊號位元移位至該冗餘TSV的橫列或直行，以使該訊號位元在該第一方向移位；判定該訊號位元是否已重新定向至該冗餘TSV的橫列或直行；以及重覆該查明、該移位及該判定步驟直到該訊號位元已移位到該冗餘TSV的橫列或直行。
  17. 如申請專利範圍第14項所述之方法，係包括：使與該不良TSV關連或對應的該訊號位元在該第一方向移位係藉由：致能2：4解碼器以使該訊號位元的選擇線由(00)變成(01)。
  18. 如申請專利範圍第14項所述之方法，判定要使與該不良TSV關連或對應的該訊號位元在該第二方向移位係藉由：判定在該第一方向的毗鄰TSV不良；查明在該第二方向的毗鄰TSV(a)不良；(b)已與已 移位訊號位元關連；或(c)可防止與另一不良TSV關連或對應的訊號位元移位到該冗餘TSV的橫列或直行；若在該第二方向的該毗鄰TSV(a)合格；(b)尚未與已移位訊號位元關連；以及(c)不可防止與另一不良TSV關連或對應的訊號位元移位至該冗餘TSV的橫列或直行，以使該訊號位元在該第二方向移位；判定該訊號位元是否已重新定向至該冗餘TSV的橫列或直行；以及重覆該查明、該移位及該判定步驟直到該訊號位元已移位到該冗餘TSV的橫列或直行。
  19. 如申請專利範圍第14項所述之方法，係包括：使與該不良TSV關連或對應的該訊號位元在該第二方向移位係藉由：致能2：4解碼器以使該訊號位元的選擇線由(00)變成(10)。
TW105106270A 2015-06-11 2016-03-02 使用解碼器／編碼器之矽通孔冗餘方案及結構 TWI615911B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/736,769 US9401312B1 (en) 2015-06-11 2015-06-11 TSV redundancy scheme and architecture using decoder/encoder
US14/736,769 2015-06-11

Publications (2)

Publication Number Publication Date
TW201707098A TW201707098A (zh) 2017-02-16
TWI615911B true TWI615911B (zh) 2018-02-21

Family

ID=56411298

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105106270A TWI615911B (zh) 2015-06-11 2016-03-02 使用解碼器／編碼器之矽通孔冗餘方案及結構

Country Status (3)

Country Link
US (1) US9401312B1 (zh)
CN (1) CN106252331B (zh)
TW (1) TWI615911B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1398204B1 (it) 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
US9588174B1 (en) * 2016-03-08 2017-03-07 International Business Machines Corporation Method for testing through silicon vias in 3D integrated circuits
US9871020B1 (en) * 2016-07-14 2018-01-16 Globalfoundries Inc. Through silicon via sharing in a 3D integrated circuit
US9966318B1 (en) * 2017-01-31 2018-05-08 Stmicroelectronics S.R.L. System for electrical testing of through silicon vias (TSVs)
KR102018772B1 (ko) * 2017-12-13 2019-09-05 연세대학교 산학협력단 회전 가능한 입체도형에 기반한 예비 실리콘 관통전극을 갖는 3차원 집적회로
WO2020043089A1 (en) * 2018-08-31 2020-03-05 Changxin Memory Technologies, Inc. Through-silicon via (tsv) fault-tolerant circuit, method for tsv fault-tolerance and integrated circuit (ic)
US10468386B1 (en) * 2018-11-08 2019-11-05 Micron Technology, Inc. TSV redundancy and TSV test select scheme
US11164856B2 (en) 2019-09-19 2021-11-02 Micron Technology, Inc. TSV check circuit with replica path
US10930363B1 (en) * 2019-10-02 2021-02-23 Micron Technology, Inc. TSV auto repair scheme on stacked die
US10916489B1 (en) 2019-10-02 2021-02-09 Micron Technology, Inc. Memory core chip having TSVS
CN116192192B (zh) * 2023-04-25 2023-07-25 西安电子科技大学 一种面向三维集成电路无冗余tsv的编码分级修复方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201025543A (en) * 2008-09-10 2010-07-01 Qualcomm Inc Systems and methods utilizing redundancy in semiconductor chip interconnects
US20110049577A1 (en) * 2009-04-14 2011-03-03 NuPGA Corporation System comprising a semiconductor device and structure
TW201220374A (en) * 2010-03-30 2012-05-16 Micron Technology Inc Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
US20120254472A1 (en) * 2010-03-15 2012-10-04 Ware Frederick A Chip selection in a symmetric interconnection topology
TW201417219A (zh) * 2012-10-24 2014-05-01 Univ Nat Changhua Education 矽穿孔自我繞線電路及其繞線方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101488497B (zh) * 2007-10-04 2012-07-04 三星电子株式会社 具有可配置垂直输入输出的堆叠半导体装置
US8988130B2 (en) * 2009-05-20 2015-03-24 Qualcomm Incorporated Method and apparatus for providing through silicon via (TSV) redundancy
TW201227883A (en) * 2010-06-17 2012-07-01 Mosaid Technologies Inc Semiconductor device with through-silicon vias

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201025543A (en) * 2008-09-10 2010-07-01 Qualcomm Inc Systems and methods utilizing redundancy in semiconductor chip interconnects
US20110049577A1 (en) * 2009-04-14 2011-03-03 NuPGA Corporation System comprising a semiconductor device and structure
US20120254472A1 (en) * 2010-03-15 2012-10-04 Ware Frederick A Chip selection in a symmetric interconnection topology
TW201220374A (en) * 2010-03-30 2012-05-16 Micron Technology Inc Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
TW201417219A (zh) * 2012-10-24 2014-05-01 Univ Nat Changhua Education 矽穿孔自我繞線電路及其繞線方法

Also Published As

Publication number Publication date
CN106252331A (zh) 2016-12-21
US9401312B1 (en) 2016-07-26
CN106252331B (zh) 2018-01-30
TW201707098A (zh) 2017-02-16

Similar Documents

Publication Publication Date Title
TWI615911B (zh) 使用解碼器／編碼器之矽通孔冗餘方案及結構
KR100895073B1 (ko) 메모리 평면 및 메모리 장치
US8867286B2 (en) Repairable multi-layer memory chip stack and method thereof
US9270506B2 (en) Methods for bypassing faulty connections
US8982598B2 (en) Stacked memory device with redundant resources to correct defects
US9401227B2 (en) Post package repair device
US8040745B2 (en) Stacked memory and fuse chip
KR20090078628A (ko) 3차원 어레이 구조를 갖는 메모리 장치 및 그것의 리페어방법
US8519734B2 (en) Semiconductor apparatus, method for assigning chip IDs therein, and method for setting chip IDs thereof
TW201826472A (zh) 半導體裝置
US20130214389A1 (en) Integrated circuit
KR102312384B1 (ko) 반도체 장치
KR20090030762A (ko) 리던던시 메모리 블록을 가지는 반도체 메모리 장치 및그의 셀 어레이 구조
CN112970109B (zh) Tsv冗余及tsv测试选择方案
CN104134650A (zh) 一种堆栈芯片***
US11408929B2 (en) Through-silicon via detecting circuit, method and integrated circuit having the same
JP2008192259A (ja) 強誘電体半導体記憶装置
KR101810771B1 (ko) 리페어 가능한 3차원 반도체 소자, 및 그 리페어 방법
US8786308B1 (en) Method and apparatus for providing signal routing control
US9575112B2 (en) Test system that performs simultaneous tests of multiple test units
KR102557310B1 (ko) 반도체 장치
JP2009188350A (ja) 電子装置、再生用基板、半導体装置、及び再生用基板のパッドの配置方法
JP2009266317A (ja) 半導体記憶装置、およびデータ縮約テスト方法
JP2009188277A (ja) 半導体装置及びそのレイアウト方法
JP2015197932A (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees