CN103367367A - 用于高速rom单元的装置 - Google Patents

用于高速rom单元的装置 Download PDF

Info

Publication number
CN103367367A
CN103367367A CN2012103014721A CN201210301472A CN103367367A CN 103367367 A CN103367367 A CN 103367367A CN 2012103014721 A CN2012103014721 A CN 2012103014721A CN 201210301472 A CN201210301472 A CN 201210301472A CN 103367367 A CN103367367 A CN 103367367A
Authority
CN
China
Prior art keywords
line
vss
ground floor
vss line
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012103014721A
Other languages
English (en)
Other versions
CN103367367B (zh
Inventor
廖忠志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103367367A publication Critical patent/CN103367367A/zh
Application granted granted Critical
Publication of CN103367367B publication Critical patent/CN103367367B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/36—Gate programmed, e.g. different gate material or no gate
    • H10B20/363—Gate conductor programmed
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种ROM单元，包括：第一第一层接触件，形成在存储单元的晶体管的第一有源区上；第二第一层接触件，形成在存储单元的晶体管的第二有源区上，其中，第二第一层接触件连接至形成在第一互连层中的第一VSS线和第二VSS线，其中，第二VSS线电连接至第一VSS线，并且第二VSS线的方向与第一VSS线的方向垂直。ROM单元进一步包括在形成第一互连层中的第一位线，其中，第一位线被形成为与形成在第一互连层中的第二VSS线和第二位线平行，其中，第二位线被形成为与第二VSS线平行。本发明还提供了用于高速ROM单元的装置。

Description

用于高速ROM单元的装置
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及存储装置。
背景技术
诸如笔记本计算机的现代电子器件包括存储信息的多种存储器。存储器电路包括两个主要种类。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，其可以进一步划分为两个子类，静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为当不向它们供电时，它们会丢失存储的信息。另一方面，非易失性存储器可以保持存储在其上的数据。非易失性存储器包括多个子类，诸如，只读存储器(ROM)、电可擦可编程只读存储器(EEPROM)和闪存。
ROM是一种类型的固态存储器。制造具有期望逻辑状态的每个ROM单元。换句话说，根据是否存在位线和VSS线之间的导电通路，将二进制数据位以逻辑状态“0”或“1”永久地存储在ROM单元中。根据ROM单元的逻辑定义，当将逻辑状态“1”存储在ROM单元中时，存在从位线到VSS线的连接通路。另一方面，当将逻辑状态“0”存储在ROM单元中时，不存在从位线到VSS线的连接通路。可以根据不同应用互换上述“0”和“1”的定义。
随着技术发展，用于高密度ROM集成电路的半导体工艺节点按比例减小。结果，通过减小半导体工艺节点(例如，朝向小于20nm节点来缩小工艺节点)来改进ROM集成电路的形状因数。当半导体器件按比例减小时，新技术需要从一代到下一代保持电子组件的性能。例如，期望用于高密度和高速ROM集成电路的低泄漏电流的晶体管。
作为进一步减小半导体器件中的泄漏电流的有效选择已经出现了鳍式场效应晶体管(FinFET)。与具有在半导体衬底的表面处形成的沟道的先前平面MOS晶体管相比，FinFET具有三维沟道区。在FinFET中，包括漏极、沟道区和源极的有源区从FinFET所在的半导体衬底的表面向上凸起。类似鳍的FinFET的有源区的形状在截面图中为矩形。另外，FinFET的栅极结构在三个侧面周围围绕有源区，就像倒置的U。结果，沟道的栅极结构的控制变得更强。传统平面晶体管的短沟道泄漏效果减小。同样地，当FinFET截止时，栅极结构可以更好地控制沟道，以减小泄漏电流。
当器件的整体尺寸随着半导体器件减小而减小时，FinFET沟道区的三维形状允许增加栅极宽度而不增加硅面积，并且结合减小的栅极长度，以较低的硅面积成本提供合理沟道宽度特性。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种装置，包括：第一第一层接触件，形成在存储单元的晶体管的第一有源区上；第二第一层接触件，形成在所述存储单元的所述晶体管的第二有源区上，其中，所述第二第一层接触件连接至第一VSS线；以及第二VSS线，形成在第一互连层中，其中，所述第二VSS线电连接至所述第一VSS线，并且所述第二VSS线的方向与所述第一VSS线的方向垂直；第一位线，形成在所述第一互连层中，其中，所述第一位线被形成为与所述第二VSS线平行；以及第二位线，形成在所述第一互连层中，其中，所述第二位线被形成为与所述第二VSS线平行。
在该装置中，所述晶体管是只读存储器(ROM)单元的传输晶体管。
在该装置中，所述第一有源区、所述第二有源区以及所述第一有源区和所述第二有源区之间的沟道形成在衬底的表面上方凸起的鳍结构。
在该装置中，所述第一有源区是所述晶体管的漏极；以及所述第二有源区是所述晶体管的源极。
该装置进一步包括：字线，形成在第二互连层中，其中，所述第二互连层形成在所述第一互连层上方。
在该装置中，所述字线连接至所述晶体管的栅极，并且所述字线被形成为与所述第一VSS线平行。
在该装置中，所述第一有源区通过由所述第一第一层接触件和第一第一层通孔形成的第一导电沟道电连接至所述第一位线或所述第二位线。
根据本发明的另一方面，提供了一种***，包括：第一存储单元包括：第一传输晶体管，包括：第一漏极，通过由第一第一层接触件和第一第一层通孔形成的第一导电通路连接至第一位线或第二位线，其中，所述第一位线和所述第二位线形成在第一互连层中；第一栅极，通过形成在所述第一存储单元中的第一字线带结构连接至第一字线，其中，所述第一字线位于在所述第一互连层上方形成的第二互连层中；和第一源极，与形成在所述第一第一层接触件中的第一VSS连接；第二存储单元，水平地邻近所述第一存储单元，其中，所述第二存储单元包括：第二传输晶体管，包括：第二源极，与形成在所述第一第一层接触件中的第三VSS线连接，其中，所述第三VSS线与所述第一VSS线电连接；和第二栅极，通过所述第一字线带结构与所述第一字线连接；以及第二VSS线，形成在所述第一互连层中，其中，所述第二VSS线与所述第一VSS线和所述第三VSS线电连接，并且所述第二VSS线的方向与所述第一VSS线的方向垂直。
在该***中，所述第一位线和所述第二位线形成在所述第一互连层中；以及所述第一位线和所述第二位线平行地进行布线。
该***进一步包括：第二字线带结构，形成在所述第二存储单元中，其中，所述第二栅极通过所述第二字线带结构与所述第一字线连接。
在该***中，所述第一字线带结构包括：第一栅极接触件，与所述第一存储单元的所述第一栅极和所述第二存储单元的所述第二栅极电连接；第二第一层通孔，与所述第一栅极接触件电连接；第一金属线，形成在所述第一互连层中并且与所述第二第一层通孔电连接；以及第一第二层通孔，与所述第一金属线电连接。
该***进一步包括：第四VSS线，形成在所述第二互连层中，其中，所述第四VSS线与所述第二VSS线垂直。
在该***中，所述第二VSS线的长度大于存储单元的垂直长度的两倍；以及所述第四VSS线的长度大于存储单元的水平长度的两倍。
在该***中，所述第一VSS线的长度大于所述第一存储单元的水平长度；以及所述第三VSS线的长度大于所述第二存储单元的水平长度。
根据本发明的又一方面，提供了一种存储阵列，包括：第一存储单元，包括第一传输晶体管，其中，所述第一传输晶体管包括：第一漏极，通过第一第一层接触件和第一第一层通孔与第一位线或第二位线连接；和第一源极，通过第二第一层接触件与第一VSS线连接；第二存储单元，包括第二传输晶体管，其中，所述第二传输晶体管包括：第二漏极，通过第三第一层接触件和第二第一层接触件与第三位线或第四位线连接；和第二源极，通过第四第一层接触件与第二VSS线连接，其中，所述第四第一层接触件和所述第二第一层接触件相互电连接；以及第三VSS线，形成在第一互连层中，其中，所述第三VSS线与所述第一VSS线和所述第二VSS线连接，并且所述第三VSS线的方向与所述第一VSS线的方向垂直。
在该存储阵列中，所述第二存储单元被形成为与所述第一存储单元相邻；以及所述第三VSS线形成在所述第二存储单元和所述第一存储单元之间。
该存储阵列进一步包括：字线，形成在第二互连层中，其中：所述第二互连层形成在所述第一互连层上方；以及所述字线连接至所述第一传输晶体管的第一栅极和所述第二传输晶体管的第二栅极。
该存储阵列进一步包括：第一字线带结构，在所述字线和所述第一传输晶体管的所述第一栅极之间提供第一低压降连接通路。
该存储阵列进一步包括：第二字线带结构，在所述字线和所述第二传输晶体管的所述第二栅极之间提供第二低压降连接通路。
在该存储阵列中，所述第一位线与所述第二位线平行地进行布线；以及所述第三位线与所述第四位线平行地进行布线。
附图说明
为了更完整地理解本公开内容及其优点，现在将结合附图所进行的以下说明作为参考，其中：
图1示出根据一个实施例的使用差分感测(differential sensing)的只读存储器(ROM)单元的示意图；
图2示出根据一个实施例的鳍式场效应晶体管(FinFET)的截面图；
图3示出根据另一个实施例的FinFET的截面图；
图4示出根据一个实施例的具有单接触件结构的半导体器件的截面图；
图5示出根据一个实施例的具有双接触件结构的半导体器件的截面图；
图6示出根据一个实施例的ROM单元的布局图；
图7示出根据一个实施例的图6所示的ROM阵列的简化布局图；
图8示出根据另一个实施例的ROM阵列的布局图；
图9示出根据一个实施例的图8所示的ROM阵列的简化布局图；
图10示出根据另一个实施例的ROM阵列的布局图；
图11示出根据一个实施例的图10所示的ROM阵列的简化布局图；
图12示出根据另一个实施例的ROM阵列的布局图；
图13示出根据一个实施例的图12所示的ROM阵列的简化布局图；
图14示出根据另一个实施例的ROM阵列的布局图；
图15示出根据一个实施例的图14所示的ROM阵列的简化布局图；
图16示出根据一个实施例的三列和两行ROM阵列的布局图；
图17示出根据一个实施例的五列和三行的ROM阵列的布局图；
图18示出图17所示的ROM阵列的每个ROM单元的逻辑状态；
图19示出根据另一个实施例的五列和三行的ROM阵列的布局图；
图20示出图19所示的ROM阵列的每个ROM单元的逻辑状态；
图21示出根据另一个实施例的五列和三行的ROM阵列的布局图；以及
图22示出图21所示的ROM阵列的每个ROM单元的逻辑状态。
除非另外指定，否则不同附图中的相应数字和符号通常是指相应部件。绘制附图以清楚地示出多种实施例的相关方面，并且不必须按比例绘制。
具体实施方式
以下详细地论述了本实施的制造和使用。然而，应该理解，本公开内容提供了许多可以在各种具体环境中实现的可应用发明思想。所论述的特定实施例仅示出制造和使用本发明的实施例的特定方式，并且不限制本公开内容的范围。
结合具体上下文的实施例描述本公开内容，即，用于要在集成电路内制造的高密度和高速只读存储器(ROM)阵列的装置。然而，本公开内容的实施例还可以应用于多种存储器电路。此后，参考附图详细地说明了多种实施例。
图1示出根据一个实施例的使用差分感应的ROM单元的示意图。ROM单元阵列100包括第一ROM单元106和第二ROM单元108。具有在第一ROM单元106和第二ROM单元108之间连接的隔离晶体管110。根据一个实施例，隔离晶体管110是n型金属氧化物半导体(NMOS)晶体管。另外，隔离晶体管110可以是NMOS晶体管，该NMOS晶体管具有在半导体衬底的表面上方凸起的鳍结构和在鳍结构的三个侧面周围围绕鳍结构的栅极。
如图1所示，隔离晶体管110的栅极连接至地电势。结果，隔离晶体管110处于截止状态。在通篇描述中，地电势可选地被称为VSS线。隔离晶体管110不提供任何电功能。相反，隔离晶体管110在ROM单元阵列100的两个相邻ROM单元(例如，ROM单元106和ROM单元108)之间提供隔离势垒。这种隔离势垒防止有源电流在两个相邻单元(例如，ROM单元106和108)之间流动使得两个相邻ROM单元可以共享连续有源区。
ROM阵列100连接至差分位线对，即，位线BL和反相位线BLB。根据一个实施例，当ROM单元连接至位线BL时，通过逻辑状态“1”对ROM单元进行编程。另一方面，通过逻辑状态“0”对连接至BLB的ROM单元进行编程，这是因为位线BLB是位线BL的反向位线。应该注意，本领域技术人员将认识到，根据另一个实施例，可以根据不同应用情况反转ROM单元的逻辑状态。例如，通过采用不同定义，与位线BLB的连接和与位线BL的连接可以分别表示逻辑状态“1”和逻辑状态“0”。
第一ROM单元106包括传输晶体管116。传输晶体管116可以是NMOS晶体管，该NMOS晶体管具有在半导体衬底的表面上方凸起的第一鳍结构和在鳍结构的三个侧面周围围绕鳍结构的栅极。可选地，传输晶体管116可以通过并联连接的多个FinFET形成。第二ROM单元108包括传输晶体管118。传输晶体管118可以是NMOS晶体管，该NMOS晶体管具有在半导体衬底的表面上方凸起的鳍结构和在鳍结构的三个侧面周围围绕鳍结构的栅极。可选地，传输晶体管118可以通过并联连接的多个FinFET形成。
第一ROM单元106的传输晶体管116具有通过第一连接结构112连接至位线BL的漏极、连接至第一字线102的栅极以及连接至VSS线的源极。根据ROM单元的制造工艺，第一连接结构112可以通过编码层实现。下文关于图6论述了编码层的详细说明。如图1所示，通过逻辑状态“1”对第一ROM单元106进行编程，这是因为第一ROM单元106的漏极连接至位线BL。响应于施加给第一字线102的READ信号，电压变化可以从位线BL读出，这是因为导通的传输晶体管116可以朝向地电势下拉位线电压。位线电压的变化指示逻辑状态“1”被存储在第一ROM单元106中。
第二ROM单元108具有通过第二连接结构114连接至位线BLB的漏极、连接至第二字线104的栅极和连接至VSS的源极。根据ROM单元的制造工艺，第二连接结构114可以通过编码层实现。如图1所示，通过逻辑状态“0”对第二ROM单元108进行编程，这是因为第一ROM单元108的漏极连接至位线BLB。响应于施加给第一字线102的READ信号，电压变化可以从位线BLB读出，这是因为导通的传输晶体管118可以朝向地电势下拉BLB的位线电压。位线BLB处的电压变化指示逻辑状态“0”被存储在第一ROM单元108中。
总之，图1所示的ROM单元阵列100包括三个晶体管，即，第一ROM单元106的第一传输晶体管116、隔离晶体管110和第二ROM单元108的第二传输晶体管118。每个晶体管都可以通过平面晶体管实现。随着技术发展，半导体工艺节点按比例减小至小于20nm的级别。较低泄漏电流的晶体管是进一步改进ROM集成电路的性能的有效选择。结果，图1所示的晶体管可以通过FinFET实现。
图2示出根据一个实施例的鳍式场效应晶体管(FinFET)的截面图。FinFET具有绝缘体上硅(SOI)FinFET结构。在FinFET 200中，有源区204包括漏极、源极、以及在漏极和源极之间连接的沟道区。有源区204从FinFET所在的半导体衬底201的表面向上凸起。FinFET 200的有源区204(像鳍一样)的形状在截面图中是矩形。另外，FinFET 200的栅极结构206在三个侧面周围围绕有源区204，就像倒置U。
根据一个实施例，FinFET 200包括衬底201和在衬底201上方形成的SOI层202。换句话说，衬底201和SOI层202形成SOI衬底。根据一个实施例，SOI层202由二氧化硅形成。衬底201可以由硅形成，但是衬底还可以由其他III族、IV族和/或V族元素形成，诸如，硅、锗、镓、砷、以及它们的组合。根据一个实施例，衬底201可以是通过注入n-型掺杂剂形成的轻掺杂的n-型衬底，诸如，在约5×1016/cm3和约9×1018/cm3之间的浓度的磷。
如图2所示，可以具有在有源区204和栅极结构206之间形成的栅极介电层208。栅极介电层208可以由氧化物材料形成，并且通过诸如湿式或干式热氧化的合适氧化工艺、溅射或者通过使用正硅酸乙酯(TEOS)和氧作为前体的CVD技术来形成该栅极介电层。另外，栅极介电层208可以是高K介电材料(K＞10)，诸如，氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、它们的组合等。
栅极结构206可以包括选自由多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属材料、金属硅化物材料、金属氮化物材料、金属氧化物材料等构成的组的导电材料。例如，金属材料可以包括钽、钛、钼、钨、铂、铝、铪、钌、它们的组合等。金属硅化物材料包括硅化钛、硅化钴、硅化镍、硅化钽、它们的组合等。金属氮化物材料包括氮化钛、氮化钽、氮化钨、它们的组合等。金属氧化物材料包括氧化钌、氧化铟锡、它们的组合等。
应该注意，可以使用其他制造工艺来形成栅极结构206。其他制造工艺包括但不限于CVD、物理汽相沉积(PVD)、等离子体增强CVD(PECVD)、常压CVD(APCVD)、高密度等离子体CVD(HD CVD)、低压化学汽相沉积(LPCVD)、原子层CVD(ALCVD)等。
图3示出根据另一个实施例的鳍式场效应晶体管(FinFET)的截面图。FinFET 300具有体FinFET结构。栅极306、栅极介电层308和有源区304与图2所示的类似，并且因此本文没有更详细进行论述。根据一个实施例，衬底301可以是晶体结构。衬底301可以由硅形成，但是该衬底还可以由其他III族、IV族和/或V族元素形成，诸如，硅、锗、镓、砷以及它们的组合。
根据一个实施例，FinFET 300可以包括隔离区302。如图3所示，有源区304的底部由隔离区302包围。隔离区302可以通过STI结构实现。可以通过使用包括光刻和蚀刻工艺的合适技术制造STI结构(例如，隔离区302)。具体地，光刻和蚀刻工艺可以包括：在衬底301上方沉积通常使用的掩模材料，诸如光刻胶；将掩模材料曝光为图案；根据图案蚀刻衬底301。以这种方式，因此可以形成多个开口。然后，通过介电材料填充开口，以形成STI结构(例如，隔离区302)。根据一个实施例，隔离区可以填充有诸如氧化物材料、高密度等离子体(HDP)氧化物等的介电材料。然后，实施化学机械抛光(CMP)工艺，以去除介电材料的多余部分，并且剩余部分是隔离区302。
如图3所示，隔离区302可以是连续区域的一部分，根据一个实施例，该隔离区可以形成隔离环。可选地，隔离区302可以是具有相互面对的侧壁的两个独立隔离区。
图4示出根据一个实施例的具有单接触件结构的半导体器件的截面图。半导体器件400包括衬底402和在衬底中形成的多个晶体管(未示出)。在衬底402上方形成晶体管的栅极404。栅极404可以包括栅电极和栅极介电层(未分别示出)。
如图4所示，在衬底402上方形成层间介电(ILD)层403。ILD层403可以包括诸如掺硼磷硅玻璃(BPSG)的材料，但是可以使用任何合适电介质用于任一层。ILD层403可以使用诸如PECVD的工艺形成，但是可以可选地使用其他工艺，诸如LPCVD。
可以存在连接至栅电极404和诸如漏极区/源极区(未示出)的其他有源区的多个接触件406和408。可以通过合适光刻和蚀刻技术来形成穿过ILD层403的接触件406和408。通常，这些光刻技术涉及沉积光刻胶材料，对光刻胶材料进行掩蔽、曝光和显影，以暴露要去除的ILD层403的多个部分。剩余光刻胶材料保护下面材料免受诸如蚀刻的随后工艺步骤的影响。蚀刻工艺可以形成沟槽。沟槽可以填充有导电材料，以形成接触件。
接触件406和408可以包括阻挡层/粘合层(未示出)，以防止扩散并且提供用于接触件406和408的更好的粘合性。在一个实施例中，阻挡层由钛、氮化钛、钽、氮化钽等的一层或多层形成。阻挡层可以通过化学汽相沉积形成，但是可以可选地使用其他技术。
接触件406和408可以由任何合适导电材料形成，诸如，高导电性低阻抗金属、元素金属、过渡金属等。根据一个实施例，接触件406和408由钨形成，但是可以可选地利用其他材料，诸如Cu、Al、AlCu、TiN、TiW、Ti、TaN、Ta、Pt或它们的任何组合。在接触件406和408由钨形成的实施例中，可以通过本领域公知的CVD技术来沉积接触件406和408，但是可以可选地使用任何形成方法。
在形成接触件406和408之后，可以具有在ILD层403上方形成的多个互连层。为了简单起见，仅示出两个互连层，以表示多种实施例的发明方面。第一互连层405形成在ILD层403上方。如图4所示，第一互连层405可以包括第一通孔410和第一金属线412。第一通孔410和第一金属线412可以通过任何合适形成工艺(例如，光刻与蚀刻、镶嵌、双镶嵌等)制成，并且可以使用合适导电材料形成，诸如，铜、铝、铝合金、铜合金等。
第二互连层407形成在第一互连层405上方。第二互连层407可以包括第二通孔420和第二金属线422。根据一个实施例，第二通孔420和第二金属线422由导电材料形成，诸如，铜铝、铝合金、铜合金等。如图4所示，第二金属线422通过第二通孔420电连接至第一金属线412。
图5示出根据一个实施例的具有双接触件结构的半导体器件的截面图。除了半导体器件500包括双接触件结构之外，半导体器件500类似于半导体器件400。如图5所示，可以存在相互电连接的两个接触件504和506。具体地，第二层接触件506形成在第一层接触件504上方。第二层接触件506和第一层接触件504都形成在第一ILD层503中。图5还示出可以具有在栅极和第一通孔之间形成的栅极接触件508。
如图5所示，第一ILD层503沉积在衬底502上方。第一层接触件504可以通过合适光刻和蚀刻技术穿过第一ILD层503形成。通常，这些光刻技术涉及沉积光刻胶材料，对光刻胶材料进行掩蔽、曝光以及显影，以暴露要去除的第一ILD层503的多个部分。剩余光刻胶材料保护下面的材料免受诸如蚀刻的随后工艺步骤的影响。蚀刻工艺可以形成沟槽。沟槽可以填充有导电材料，以形成第一层接触件504。
在形成第一层接触件504之后，在第一ILD层503上方沉积第二ILD层505。可以通过类似于在第一层接触件504的形成中采用的合适技术来形成穿过第二ILD层505的第二层接触件506和栅极接触件508，因此没有更详细地进行论述以避免不必要的重复。
图6示出根据一个实施例的ROM阵列的布局图。ROM阵列600具有两行和两列。如图6所示，ROM阵列600包括四个ROM单元，即，单元1、单元2、单元3和单元4。ROM阵列600的第一列包括单元1和单元3，其通过三个有源区形成，即，有源区612、615和616。根据一个实施例，有源区612、615和616是在半导体衬底的表面上方凸起的鳍形结构。如图6所示，平行地形成有源区612、有源区615和有源区616。
ROM阵列600的第二列包括单元2和单元4，其通过三个有源区形成，即，有源区632、635和636。根据一个实施例，有源区632和635和636是在半导体衬底的表面上方凸起的第一鳍形结构。如图6所示，平行地形成有源区632、有源区635和有源区636。另外，第二列中的有源区(例如，有源区635)和第一列(例如，有源区615)中的有源区平行地进行布线。
如图6所示，可以具有在ROM阵列600的第一列和第二列之间形成的VSS线620。在通篇描述中，VSS线620可选地称为第二VSS线620。第二VSS线620形成在第一互连层中。ROM阵列600包括形成在第一层接触件652和第一层接触件654中的第一VSS线。在通篇描述中，第一层接触件652和654分别可选地称为第一VSS线652和654。第一VSS线652和654与第二VSS线620垂直并且与第二VSS线620电连接。
ROM阵列600包括三个栅极区，即，第一栅极区602、第二栅极区604和第三栅极区603。如图6所示，第一栅极区602形成在ROM阵列600的第一行中。第二栅极区604形成在ROM阵列600的第二行中。第三栅极区603形成在ROM阵列600的第一行和第二行之间。应该注意，第三栅极区603和与第三栅极区603相邻的有源区形成两个隔离晶体管。关于图1描述了隔离晶体管的功能和示意图，并且因此这里没有更详细地进行论述以避免重复。
如图6所示，第一栅极区602、第二栅极区604和第三栅极区603平行地形成。另外，诸如栅极区602的栅极区和诸如有源区612的有源区彼此垂直。晶体管形成在栅极区(例如，栅极区602)和有源区(例如，有源区612)的交叉点处。
根据一个实施例，单元1的第一传输晶体管形成在第一栅极区602和有源区612的交叉点处。第一传输晶体管的漏极连接至第一层接触件646。换句话说，第一层接触件646形成在单元1的第一传输晶体管的漏极上并且与单元1的第一传输晶体管的漏极电连接。第一传输晶体管的源极连接至是第一VSS线的第一层接触件654。换句话说，第一层接触件654形成在第一传输晶体管的源极上并且与第一传输晶体管的源极电连接。
第一ROM单元的第二传输晶体管形成在第一栅极区602和有源区615的交叉点处。第一ROM单元的第三传输晶体管形成在第一栅极区602和有源区616的交叉点处。第一传输晶体管、第二传输晶体管、以及第三传输晶体管平行地连接，以形成单元1的传输晶体管。
ROM阵列600的其他ROM单元的结构类似于单元1，因此这里没有更详细地进行论述。如图6所示，具有在ROM阵列600的第一列的两个ROM单元(单元1和单元3)之间形成的第一隔离晶体管。可以通过并联连接的三个隔离晶体管形成来第一隔离晶体管。每个隔离晶体管都形成在第三栅极区603和有源区(例如，有源区612)的交叉点处。应该注意，根据一个实施例，隔离晶体管的第一漏极区/源极区连接至单元3的传输晶体管的漏极。同样地，隔离晶体管的第二漏极/源极区连接至单元1的传输晶体管的漏极。
ROM阵列600的每个ROM单元都具有单接触件结构。可以具有在ROM阵列600的衬底上方形成的两个互连层M1和M2。如图6所示，第一互连层M1由虚线矩形表示。ROM阵列600的位线BL(例如，第一BL614)、位线BLB(例如，第一BLB 618)和第二VSS线622形成在第一互连层M1中。与具有在诸如第二互连层M2的上部互连层中形成的位线的传统ROM单元制造技术相比，图6所示的结构可以通过在第一互连层M1中形成位线(例如，BL 614和BLB 618)来进一步减小耦合电容。减小位线(例如，BL 614和BLB 618)处的耦合电容的一个有益特征在于，因此可以改进ROM阵列600的感测速度和功能。
ROM阵列600的第一VSS线652和654形成在第一层接触件中。如图6所示，第一VSS线(例如，VSS线654或652)的长度大于单个ROM单元(例如，单元1)的水平长度的两倍。第二VSS线620形成在第一互连层中。第二VSS线620的长度大于单个ROM单元(例如，单元1)的垂直长度的两倍。如图6所示，第二VSS线与第一VSS线(例如，第一VSS线654)垂直。另外，第一VSS线652和654通过多个第一通孔电连接至第二VSS线620。具有第二VSS线620的一个有益特征在于，第二VSS线620帮助进一步减小电压降，以改进ROM单元的速度和功能。
第二互连层M2由点划线矩形表示。ROM阵列600的字线形成在第二互连层M2中。ROM阵列600的字线可以通过诸如字线带结构的多种互连元件连接至传输晶体管的栅极。以下将参考图8描述字线带结构的详细说明。
根据图1所示的示意图，ROM单元的逻辑状态通过传输晶体管的漏极及其相应位线(BL或BLB)之间的连接确定。在图6中，通过第一层接触件(例如，第一层接触件646)和第一通孔(例如，第一通孔676)实现这种连接。在通篇描述中，在传输晶体管的漏极上形成的第一通孔可选地称为ROM单元的编码层。
通过编码层利用逻辑状态“0”或逻辑状态“1”对ROM阵列600的每个ROM单元进行编程。具体地，编码层通过第一层通孔(例如，第一层通孔676)实现。根据一个实施例，当传输晶体管的漏极通过由第一层接触件和第一通孔形成的导电通路连接至位线BL时，逻辑“1”被存储在传输晶体管中。另一方面，当传输晶体管的漏极通过由第一层接触件和第一通孔形成的导电通路连接至位线BLB时，逻辑状态“0”被存储在传输晶体管中。
如图6所示，单元1的传输晶体管的漏极连接至位线BLB 618。结果，逻辑状态“0”被存储在单元1中。同样地，存在将逻辑状态“0”存储在单元2中的情况，这是因为单元2的传输晶体管的漏极连接至位线BLB638。相反，逻辑状态“1”被存储在单元3和单元4中，这是因为单元3和单元4的传输晶体管分别连接至位线BL 614和位线BL 634。
图7示出根据一个实施例的图6所示的ROM阵列的简化布局图。ROM阵列600具有两列和两行。为了简单起见，图7仅示出连接至ROM阵列600的传输晶体管的漏极的第一层接触件(例如，第一层接触件646)。可以通过隔离晶体管来隔离两个相邻的传输晶体管。如图7所示，单元1的传输晶体管和单元3的传输晶体管共享第一隔离晶体管。同样地，单元2的传输晶体管和单元4的传输晶体管共享第二隔离晶体管。
ROM阵列600可以包括四个ROM单元。根据一个实施例，在单元1处具有在第一层接触件646上方形成的编码通孔。因此，存在在单元1的传输晶体管的漏极和位线BLB N之间的连接。根据ROM单元的定义，在单元1处存储逻辑状态“0”。同样地，单元2具有逻辑状态“0”，这是因为具有在第一层接触件648和位线BLB N+1之间连接的编码通孔。相反，编码通孔在单元3和单元4处形成在第一层接触件(例如，第一层接触件642和644)和位线BL之间。从而，逻辑状态“1”被存储在单元3和单元4处。表702具体地示出ROM阵列600的每个ROM单元的逻辑状态。
图8示出根据另一个实施例的ROM阵列的布局图。除了字线带结构被用于进一步改进ROM阵列800的功能和速度之外，图8的ROM阵列800类似于图6所示的ROM阵列600。如图8所示，对于ROM阵列800的每个ROM单元(例如，单元1)，可以具有在衬底的表面上方凸起的三个鳍结构。因此形成三个传输晶体管。这三个传输晶体管可以并联连接，以形成ROM单元(例如，单元1)的传输晶体管。
字线带结构804包括栅极接触件、第一通孔、第一金属线以及第二通孔(未分别示出，但是在图5中示出)。字线带结构804提供了形成在第二互连层M2中的字线和单元1的传输晶体管的栅极的低电压降电连接。另外，两个水平相邻的传输晶体管可以共享单字线带结构。如图8所示，单元1和单元2彼此水平地邻接。虽然字线带结构802在单元1中形成，但是单元1和单元2可以共享字线带结构804。换句话说，字线带结构804提供字线和位于单元1和单元2中的相应栅极之间的低电压降和高速连接通路。
图9示出根据一个实施例的图8所示的ROM阵列的简化布局图。ROM阵列800具有两列和两行。可以通过隔离晶体管分离两个相邻传输晶体管。如图7所示，单元1的传输晶体管和单元3的传输晶体管共享第一隔离晶体管。同样地，单元2的传输晶体管和单元4的传输晶体管共享第二隔离晶体管。
ROM阵列800可以包括四个ROM单元。根据一个实施例，在单元1处具有在第一层接触件646上方形成的编码通孔。因此，存在单元1的传输晶体管的漏极和位线BLB N之间的连接。根据ROM单元的定义，在单元1处存储逻辑状态“0”。同样地，单元2具有逻辑状态“0”，这是因为存在第一层接触件648和位线BLB N+1之间连接的编码通孔。相反，编码通孔在单元3和单元4处形成在第一层接触件(例如，第一层接触件642和644)和位线BL之间形成。从而，在单元3和单元4处存储逻辑状态“1”。表902具体地示出ROM阵列800的每个ROM单元的逻辑状态。
图10示出根据另一个实施例的ROM阵列的布局图。除了第三VSS线1004被用于进一步改进ROM阵列1000的功能和速度之外，图10的ROM阵列1000类似于图6所示的ROM阵列600。如图10所示，第一VSS线1002提供用于单元1的地电势。同样地，第三VSS线1004提供用于单元2的地电势。第三VSS线1004与第二VSS线620垂直。而且，第一VSS线1002和第三VSS线1004通过图10所示的第一通孔电连接至第二VSS线620。
图11示出根据一个实施例的图10所示的ROM阵列的简化布局图。ROM阵列1000具有两列和两行。可以通过隔离晶体管来隔离两个相邻传输晶体管。如图11所示，单元1的传输晶体管和单元3的传输晶体管共享第一隔离晶体管。同样地，单元2的传输晶体管和单元4的传输晶体管共享第二隔离晶体管。
ROM阵列1000可以包括四个ROM单元。根据一个实施例，在单元1处具有在第一层接触件646上方形成的编码通孔。因此，具有在单元1的传输晶体管和位线BLB N之间的连接。根据ROM单元的定义，在单元1处存储逻辑状态“0”。同样地，单元2具有逻辑状态“0”，这是因为具有在第一接触件648和位线BLB N+1之间连接的编码通孔。相反，编码通孔在单元3和单元4处形成在第一层接触件(例如，第一层接触件642和644)和位线BL之间。从而，在单元3和单元4处存储逻辑状态“1”。表1102具体地示出ROM阵列1000的每个ROM单元的逻辑状态。
图12示出根据另一个实施例的ROM阵列的布局图。除了字线带结构被用于进一步改进ROM阵列1200的功能和速度之外，图12的ROM阵列类似于图6所示的ROM阵列600。如图12所示，第一字线结构1202提供在第二互连层M2中形成的字线和单元1的传输晶体管的栅极的低电压降电连接。同样地，字线结构1204、1206和1208分别提供用于单元2、单元3和单元4的低电压降电连接通路。
图13示出根据一个实施例的图12所示的ROM阵列的简化布局图。ROM阵列1200具有两列和两行。ROM阵列1200可以包括四个ROM单元。根据一个实施例，在单元1处具有在第一层接触件646上方形成的编码通孔。结果，具有在单元1的传输晶体管的漏极和位线BLB N之间的连接。根据ROM单元的定义，在单元1处存储逻辑状态“0”。同样地，单元2具有逻辑状态“0”，这是因为具有在第一层接触件648和位线BLB N+1之间连接的编码通孔。相反，编码通孔在单元3和单元4处形成在第一层接触件(例如，定义级接触件642和644)和位线BL之间。在单元3和单元4处存储逻辑状态“1”。表1302具体地示出ROM阵列1200的每个ROM单元的逻辑状态。
图14示出根据另一个实施例的ROM阵列的布局图。除了第三VSS线被用于进一步改进ROM阵列1400的功能和速度之外，图14的ROM阵列类似于图6所示的ROM阵列600。如图14所示，第三VSS线1402形成在第二互连层中。另外，第三VSS线1402与第二VSS线620垂直。第三VSS线1402电连接至第二VSS线620。
图15示出根据一个实施例的图14所示的ROM阵列的简化布局图。ROM阵列1400具有两列和两行。ROM阵列1400可以包括四个ROM单元。根据一个实施例，在单元1处具有在第一层接触件646上方形成的编码通孔。结果，具有在单元1的传输晶体管的漏极和位线BLB N之间的连接。根据ROM单元的定义，在单元1处存储逻辑“0”。同样地，单元2具有逻辑状态“0”，这是因为存在在第一层接触件648和位线BLB N+1之间连接的编码通孔。相反，编码通孔在单元3和单元4处形成在第一层接触件(例如，第一层接触件642和644)和位线BL之间。从而，在单元3和单元4处存储逻辑状态“1”。表1502具体地示出ROM阵列1400的每个ROM单元的逻辑状态。
图16示出根据一个实施例的三列和两行ROM阵列的布局图。除了第四VSS线和第五VSS线被用于进一步改进ROM阵列1600的功能和速度之外，图16的ROM阵列类似于图6所示的ROM阵列600。如图16所示，第二VSS线形成在ROM阵列1600的第二列和第三列之间。形成与ROM阵列1600的第一列相邻的第五VSS线。总之，具有在ROM阵列1600的两个相邻列之间形成的垂直VSS线(例如，第二VSS线)。
图16进一步示出其他三条VSS线。第一VSS线1614形成在第一层接触件中。第三VSS线1616和第四VSS线1612形成在第一层接触件中并且电连接至第一VSS线1614。如图16所示，在第一方向上形成第二VSS线和第五VSS线。在第二方向上形成第一VSS线、第三VSS线和第四VSS线。第一方向与第二方向垂直。应该注意，图16所示的所有的五条VSS线都相互电连接。
图17示出根据一个实施例的五列和三行的ROM阵列的布局图。图17的每个ROM单元都类似于图6所示的ROM单元600，并且因此这里不进一步详细地进行论述。ROM阵列1700具有五列和三行ROM单元。如图17所示，两个垂直的相邻列共享垂直VSS线。例如，第二列包括ROM单元C-2、ROM单元C-7和ROM单元C-12。第三列包括ROM单元C-3、ROM单元C-8和ROM单元C-13。如图图17所示，通过第二列和第三列共享垂直VSS线VSS_K。
图18示出图17所示的ROM阵列的每个ROM单元的逻辑状态。表1802示出每个ROM单元的逻辑状态。再次参考图17，第一ROM单元C-1的第一通孔连接于第一层接触件和位线BL之间。因此，逻辑状态“1”被存储在第一ROM单元C-1中。同样地，可以通过相同原理确定其他ROM单元的逻辑状态。表1802具体地示出了图17所示的ROM阵列1700的每个ROM单元的逻辑状态。
图19示出根据另一个实施例的五列和三行的ROM阵列的布局图。图19的每个ROM单元都类似于图6所示的ROM单元600，并且因此这里不进一步详细地论述。ROM阵列1900具有五列和三行ROM单元。除了与图17的VSS线结构相比，添加了两条附加VSS线之外，ROM阵列1900类似于图17所示的ROM阵列1700。如图19所示，垂直VSS线形成在两个垂直相邻列之间。例如，垂直VSS线VSS K形成在第一列和第二列之间。同样地，垂直VSS线VSS_K+2形成在第三列和第四列之间。
图20示出了图19所示的ROM阵列的每个ROM单元的逻辑状态。表2002具体示出了图19所示的ROM阵列1900的每个ROM单元的逻辑状态。以上参考图18描述了确定每个ROM单元的逻辑状态的方法，并且因此本文没有进一步详细地进行论述以避免重复。
图21示出根据另一个实施例的五列和三行的ROM阵列的布局图。除了在两个水平相邻的ROM单元之间形成字线带结构之外，ROM阵列2100类似于图17所示的ROM阵列1700。如图21所示，字线带结构2102形成在ROM单元C-1和ROM单元C-2之间。字线带结构210提供在字线WL_m-1和ROM单元C-1和ROM单元C-2的栅极之间的低电压降连接。
图22示出图21所示的ROM阵列的每个ROM单元的逻辑状态。表2202具体地示出了图21所示的ROM阵列2100的每个ROM单元的逻辑状态。以上关于图18描述了确定每个ROM单元的逻辑状态的方法，并且因此没有进一步详细地进行论述以避免重复。
虽然详细描述了本公开内容的实施例及其优点，但是应该理解，在不背离由所附权利要求限定的本公开内容的精神和范围的情况下，本文中可以进行多种改变、替换和更改。
而且，本申请的范围不旨在限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。因为本领域普通技术人员从本公开内容可以容易地想到，根据本公开内容可以利用执行与在此描述的相应实施例基本相同的功能或者实现与其基本相同的结果的当前存在或随后开发的工艺、机器、制造、材料组分、装置、方法或步骤根据本公开内容可以被利用。从而，所附权利要求旨在包括在诸如工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (10)

1.一种装置，包括：
第一第一层接触件，形成在存储单元的晶体管的第一有源区上；
第二第一层接触件，形成在所述存储单元的所述晶体管的第二有源区上，其中，所述第二第一层接触件连接至第一VSS线；以及
第二VSS线，形成在第一互连层中，其中，所述第二VSS线电连接至所述第一VSS线，并且所述第二VSS线的方向与所述第一VSS线的方向垂直；
第一位线，形成在所述第一互连层中，其中，所述第一位线被形成为与所述第二VSS线平行；以及
第二位线，形成在所述第一互连层中，其中，所述第二位线被形成为与所述第二VSS线平行。
2.根据权利要求1所述的装置，其中，所述晶体管是只读存储器(ROM)单元的传输晶体管。
3.根据权利要求1所述的装置，其中，所述第一有源区、所述第二有源区以及所述第一有源区和所述第二有源区之间的沟道形成在衬底的表面上方凸起的鳍结构。
4.根据权利要求1所述的装置，其中：
所述第一有源区是所述晶体管的漏极；以及
所述第二有源区是所述晶体管的源极。
5.根据权利要求1所述的装置，进一步包括：
字线，形成在第二互连层中，其中，所述第二互连层形成在所述第一互连层上方。
6.根据权利要求5所述的装置，其中，所述字线连接至所述晶体管的栅极，并且所述字线被形成为与所述第一VSS线平行。
7.根据权利要求1所述的装置，其中：
所述第一有源区通过由所述第一第一层接触件和第一第一层通孔形成的第一导电沟道电连接至所述第一位线或所述第二位线。
8.一种***，包括：
第一存储单元包括：
第一传输晶体管，包括：
第一漏极，通过由第一第一层接触件和第一第一层通孔形成的第一导电通路连接至第一位线或第二位线，其中，所述第一位线和所述第二位线形成在第一互连层中；
第一栅极，通过形成在所述第一存储单元中的第一字线带结构连接至第一字线，其中，所述第一字线位于在所述第一互连层上方形成的第二互连层中；和
第一源极，与形成在所述第一第一层接触件中的第一VSS连接；
第二存储单元，水平地邻近所述第一存储单元，其中，所述第二存储单元包括：
第二传输晶体管，包括：
第二源极，与形成在所述第一第一层接触件中的第三VSS线连接，其中，所述第三VSS线与所述第一VSS线电连接；和
第二栅极，通过所述第一字线带结构与所述第一字线连接；
以及
第二VSS线，形成在所述第一互连层中，其中，所述第二VSS线与所述第一VSS线和所述第三VSS线电连接，并且所述第二VSS线的方向与所述第一VSS线的方向垂直。
9.根据权利要求8所述的***，其中：
所述第一位线和所述第二位线形成在所述第一互连层中；以及
所述第一位线和所述第二位线平行地进行布线。
10.一种存储阵列，包括：
第一存储单元，包括第一传输晶体管，其中，所述第一传输晶体管包括：
第一漏极，通过第一第一层接触件和第一第一层通孔与第一位线或第二位线连接；和
第一源极，通过第二第一层接触件与第一VSS线连接；
第二存储单元，包括第二传输晶体管，其中，所述第二传输晶体管包括：
第二漏极，通过第三第一层接触件和第二第一层接触件与第三位线或第四位线连接；和
第二源极，通过第四第一层接触件与第二VSS线连接，其中，所
述第四第一层接触件和所述第二第一层接触件相互电连接；以及
第三VSS线，形成在第一互连层中，其中，所述第三VSS线与所述第一VSS线和所述第二VSS线连接，并且所述第三VSS线的方向与所述第一VSS线的方向垂直。
CN201210301472.1A 2012-03-30 2012-08-22 用于高速rom单元的装置 Active CN103367367B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/436,452 2012-03-30
US13/436,452 US8743580B2 (en) 2012-03-30 2012-03-30 Apparatus for high speed ROM cells

Publications (2)

Publication Number Publication Date
CN103367367A true CN103367367A (zh) 2013-10-23
CN103367367B CN103367367B (zh) 2016-01-20

Family

ID=49234831

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210301472.1A Active CN103367367B (zh) 2012-03-30 2012-08-22 用于高速rom单元的装置

Country Status (4)

Country Link
US (2) US8743580B2 (zh)
KR (1) KR101435711B1 (zh)
CN (1) CN103367367B (zh)
TW (1) TWI478322B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719684A (zh) * 2014-12-19 2016-06-29 爱思开海力士有限公司 半导体存储器件的字线驱动器电路
CN105990333A (zh) * 2015-03-16 2016-10-05 台湾积体电路制造股份有限公司 存储器电路的跨接结构
CN112166498A (zh) * 2018-05-25 2021-01-01 超威半导体公司 单元中的有源区上方的栅极触点

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497402B2 (en) 2012-03-30 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
US9276108B2 (en) * 2014-06-26 2016-03-01 Taiwan Semiconductor Manufacturing Company Limited Memory cell array and cell structure thereof
KR102287398B1 (ko) 2015-01-14 2021-08-06 삼성전자주식회사 반도체 장치
KR102421767B1 (ko) 2015-08-07 2022-07-18 삼성전자주식회사 반도체 소자
US9793211B2 (en) 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
KR20180061478A (ko) 2016-11-28 2018-06-08 삼성전자주식회사 반도체 소자
US10304728B2 (en) * 2017-05-01 2019-05-28 Advanced Micro Devices, Inc. Double spacer immersion lithography triple patterning flow and method
US10522423B2 (en) 2017-08-30 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for fin-like field effect transistor
US10692808B2 (en) 2017-09-18 2020-06-23 Qualcomm Incorporated High performance cell design in a technology with high density metal routing
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
TWI746332B (zh) * 2020-12-30 2021-11-11 華邦電子股份有限公司 半導體連接結構及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6850427B1 (en) * 2003-04-14 2005-02-01 Advanced Micro Devices, Inc. Single transistor differential ROM
US20090091964A1 (en) * 2007-10-05 2009-04-09 Nec Electronics Corporation Semiconductor integrated circuit device including static random access memory having diffusion layers for supplying potential to well region
JP2009206473A (ja) * 2008-02-28 2009-09-10 Taiwan Semiconductor Manufacturing Co Ltd 新規ｒｏｍセルアレイ構造
CN102034549A (zh) * 2009-09-24 2011-04-27 台湾积体电路制造股份有限公司 半导体存储器单元阵列以及半导体只读存储器单元阵列

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100989546B1 (ko) 2008-05-21 2010-10-25 이상윤 3차원 반도체 장치의 제조 방법
US6285088B1 (en) * 1998-05-13 2001-09-04 Texas Instruments Incorporated Compact memory circuit
US6417032B1 (en) * 2000-04-11 2002-07-09 Taiwan Semiconductor Manufacturing Company Method of forming cross strapped Vss layout for full CMOS SRAM cell
US6649935B2 (en) * 2001-02-28 2003-11-18 International Business Machines Corporation Self-aligned, planarized thin-film transistors, devices employing the same
JP4242117B2 (ja) * 2002-07-11 2009-03-18 株式会社ルネサステクノロジ 記憶装置
JP2005038884A (ja) * 2003-07-15 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US6934182B2 (en) 2003-10-03 2005-08-23 International Business Machines Corporation Method to improve cache capacity of SOI and bulk
JP4753534B2 (ja) * 2003-12-26 2011-08-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20050247981A1 (en) 2004-05-10 2005-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device having shielded access lines
SG117524A1 (en) 2004-05-10 2005-12-29 Taiwan Semiconductor Mfg Memory device having shielded access lines
US7176125B2 (en) * 2004-07-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a static random access memory with a buried local interconnect
JP4709524B2 (ja) * 2004-10-14 2011-06-22 株式会社東芝 半導体記憶装置
US7394155B2 (en) * 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
JP4580787B2 (ja) * 2005-03-16 2010-11-17 株式会社東芝 半導体記憶装置およびその形成方法
JP4791855B2 (ja) * 2006-02-28 2011-10-12 株式会社東芝 半導体記憶装置
JP4909733B2 (ja) * 2006-12-27 2012-04-04 株式会社東芝 半導体記憶装置
JP5362198B2 (ja) * 2007-08-31 2013-12-11 ルネサスエレクトロニクス株式会社 半導体装置
US7701767B2 (en) * 2008-07-09 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strap-contact scheme for compact array of memory cells
JP5317742B2 (ja) * 2009-02-06 2013-10-16 株式会社東芝 半導体装置
US8009463B2 (en) * 2009-07-31 2011-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Cell structure for dual port SRAM
US8189368B2 (en) * 2009-07-31 2012-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Cell structure for dual port SRAM
JP5596335B2 (ja) * 2009-12-24 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置
JP5431189B2 (ja) * 2010-01-29 2014-03-05 株式会社東芝 半導体装置
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US8947902B2 (en) * 2012-03-06 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
US8750011B2 (en) * 2012-03-19 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for ROM cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6850427B1 (en) * 2003-04-14 2005-02-01 Advanced Micro Devices, Inc. Single transistor differential ROM
US20090091964A1 (en) * 2007-10-05 2009-04-09 Nec Electronics Corporation Semiconductor integrated circuit device including static random access memory having diffusion layers for supplying potential to well region
JP2009206473A (ja) * 2008-02-28 2009-09-10 Taiwan Semiconductor Manufacturing Co Ltd 新規ｒｏｍセルアレイ構造
CN102034549A (zh) * 2009-09-24 2011-04-27 台湾积体电路制造股份有限公司 半导体存储器单元阵列以及半导体只读存储器单元阵列

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719684A (zh) * 2014-12-19 2016-06-29 爱思开海力士有限公司 半导体存储器件的字线驱动器电路
CN105719684B (zh) * 2014-12-19 2020-11-27 爱思开海力士有限公司 半导体存储器件的字线驱动器电路
CN105990333A (zh) * 2015-03-16 2016-10-05 台湾积体电路制造股份有限公司 存储器电路的跨接结构
US10163886B2 (en) 2015-03-16 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Strapping structure of memory circuit
CN105990333B (zh) * 2015-03-16 2019-04-12 台湾积体电路制造股份有限公司 存储器电路的跨接结构
US10510740B2 (en) 2015-03-16 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strapping structure of memory circuit
US10685952B2 (en) 2015-03-16 2020-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Strapping structure of memory circuit
CN112166498A (zh) * 2018-05-25 2021-01-01 超威半导体公司 单元中的有源区上方的栅极触点

Also Published As

Publication number Publication date
TWI478322B (zh) 2015-03-21
US8743580B2 (en) 2014-06-03
TW201340297A (zh) 2013-10-01
US9312265B2 (en) 2016-04-12
KR20130111144A (ko) 2013-10-10
US20140231921A1 (en) 2014-08-21
CN103367367B (zh) 2016-01-20
KR101435711B1 (ko) 2014-09-01
US20130258749A1 (en) 2013-10-03

Similar Documents

Publication Publication Date Title
CN103367367B (zh) 用于高速rom单元的装置
CN103377685B (zh) 用于sram单元的装置
CN103325418B (zh) 用于rom单元的器件
US9006841B2 (en) Dual port SRAM having reduced cell size and rectangular shape
KR100787664B1 (ko) 반도체 장치
CN103137862B (zh) 存储器装置及其制造方法
CN101208795B (zh) 用于4.5f2动态随机存取存储器单元的具有接地栅极的沟槽隔离晶体管和其制造方法
US7951666B2 (en) Deep trench capacitor and method
US20110235407A1 (en) Semiconductor memory device and a method of manufacturing the same
CN113594165B (zh) 半导体结构及其形成方法
CN111106115B (zh) 半导体结构
US11581317B2 (en) Integrated assemblies having shield lines between digit lines, and methods of forming integrated assemblies
US10411018B2 (en) SRAM memory cell and SRAM memory with conductive interconnect
US10658010B2 (en) Apparatus for high speed ROM cells
US11894039B2 (en) Fft-dram

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant