CN103367321B - 芯片装置及形成芯片装置的方法 - Google Patents

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Abstract

提供了一种芯片装置及形成芯片装置的方法。所述芯片装置包括：与第一芯片载体顶侧电连接的第一芯片；与第二芯片载体顶侧电连接的第二芯片；被配置为至少部分地环绕第一芯片载体和第二芯片载体的电绝缘材料；被配置为穿过电绝缘材料使第一芯片与第二芯片电接触的至少一个电互连器；形成在第一芯片载体顶侧和第二芯片载体顶侧中的至少一个上并与其电接触的一个或多个第一导电部分；以及形成在第一芯片载体底侧和第二芯片载体底侧中的至少一个上并与其电接触的一个或多个第二导电部分。

Description

芯片装置及形成芯片装置的方法
技术领域
各种实施例一般涉及芯片装置及形成芯片装置的方法。
背景技术
用于多芯片的器件封装件面临着许多挑战。通常，多芯片封装件可以由几个单芯片封装件拼凑而成。典型的例子是由两个功率半导体和一个驱动器IC组成的集成电路IC控制半桥开关。每个半导体芯片可以利用标准的封装技术进行封装，并利用例如晶片附接（dieattaching）、引线接合及成型等核心工艺进行组装。单芯片封装件最后可以在PCB上电互连。由于使用标准互连技术（诸如引线接合）的限制，所以获得的电、热装置性能较差。此外，制造的效率低且费用昂贵，原因是一般在串行工艺中进行制造。
发明内容
各种实施例提供了一种芯片装置，包括：第一芯片载体，其包括第一芯片载体顶侧和第一芯片载体底侧；第二芯片载体，其包括第二芯片载体顶侧和第二芯片载体底侧；与所述第一芯片载体顶侧电连接的第一芯片；与所述第二芯片载体顶侧电连接的第二芯片；被配置为至少部分地环绕所述第一芯片载体和第二芯片载体的电绝缘材料；被配置为穿过电绝缘材料使所述第一芯片与所述第二芯片电接触的至少一个电互连器；以及形成在所述电绝缘材料上的一个或多个第一导电部分和一个或多个第二导电部分，其中，所述一个或多个第一导电部分形成在所述第一芯片载体顶侧和第二芯片载体顶侧中的至少一个上并与其电接触，并且其中，所述一个或多个第二导电部分形成在第一芯片载体底侧和第二芯片载体底侧中的至少一个上并与其电接触。
附图说明
在附图中，类似的参考字符在不同视图中一般表示相同部件。附图不一定按比例绘制，而重点一般在于示出本发明的原理。在以下描述中，参照以下附图描述本发明的各种实施例，附图中：
图1示出了根据实施例的芯片装置；
图2示出了根据实施例的形成芯片装置的方法；
图3A-图3I示出了根据实施例的形成芯片装置的方法；
图4A-图4C示出了根据实施例的形成芯片装置的方法；
图5示出了根据实施例的芯片装置。
具体实施方式
以下详细描述中参照了附图，附图以实例说明示出了可以实施本发明的具体细节和实施例。
词语“示例性的”在本文中指的是“充当实例、例子或说明”。本文以“示例性的”形式描述的任何实施例或设计不一定被解释为比其他实施例或设计优选或有利。
相对于形成在一侧或表面“上”的沉积材料而使用的词语“在……上”在本文中可以指沉积材料可以直接形成在所指侧或表面上，例如，与所指侧或表面直接接触。相对于形成在一侧或表面“上”的沉积材料而使用的词语“在……上”在本文中可以指沉积材料可以间接形成在所指侧或表面上，一个或多个附加层设置在所指侧或表面与沉积材料之间。
各种实施例提供了一种多芯片层压封装件，其中，器件可以被层压，并且其中，再分配层可以设置在该器件的一侧或多侧上。
各种实施例提供了一种用一个或多个相同或不同的层压箔封装的多芯片器件封装件。
各种实施例提供了一种芯片装置，其包括附接在器件后侧上的金属载体（例如包括铜的载体）、作为器件互连器的一个或多个金属通孔（例如Cu通孔）、以及至少两个再分配层。
各种实施例提供了一种提供不同工艺的方法，诸如封装用箔层压法及器件互连器至***的通孔生产，其中，对封装件组装来说，可以并行地执行所述工艺。
图1示出了根据实施例的芯片装置102。芯片装置102可以包括第一芯片载体104，其中，第一芯片载体104可以包括第一芯片载体顶侧106和第一芯片载体底侧108。芯片装置102可以包括第二芯片载体112，其中，第二芯片载体112可以包括第二芯片载体顶侧114和第二芯片载体底侧116。芯片装置102可以包括与第一芯片载体顶侧106电连接的第一芯片118（例如半导体芯片，例如半导体晶片）、以及与第二芯片载体顶侧114电连接的第二芯片122。芯片装置102可以包括被配置为至少部分地环绕第一芯片载体104和第二芯片载体106的电绝缘材料124。芯片装置102可以包括被配置为穿过电绝缘材料124使第一芯片118与第二芯片122电接触的至少一个电互连器126。芯片装置102可以包括形成在电绝缘材料124上的一个或多个第一导电部分128和一个或多个第二导电部分132，其中，一个或多个第一导电部分128可以形成在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上并与其电接触，并且其中，一个或多个第二导电部分132可以形成在第一芯片载体底侧108和第二芯片载体底侧116中的至少一个上并与其电接触。
图2示出了根据实施例的形成芯片装置的方法200。方法200可以包括：
使第一芯片与第一芯片载体顶侧电连接，其中，第一芯片载体包括第一芯片载体顶侧和第一芯片载体底侧（在210中）；
使第二芯片与第二芯片载体顶侧电连接，其中，第二芯片载体包括第二芯片载体顶侧和第二芯片载体底侧（在220中）；
利用电绝缘材料至少部分地环绕第一芯片载体和第二芯片载体（在230中）；
形成至少一个电互连器，以穿过电绝缘材料使第一芯片与第二芯片电接触（240）；
在电绝缘材料上形成一个或多个第一导电部分和一个或多个第二导电部分，其中，在电绝缘材料上形成一个或多个第一导电部分和一个或多个第二导电部分包括：在第一芯片载体顶侧和第二芯片载体顶侧中的至少一个上形成一个或多个第一导电部分并使一个或多个第一导电部分与第一芯片载体顶侧和第二芯片载体顶侧中的所述至少一个电接触，以及在第一芯片载体底侧和第二芯片载体底侧中的至少一个上形成一个或多个第二导电部分并使一个或多个第二导电部分与第一芯片载体底侧和第二芯片载体底侧中的所述至少一个电接触（在250中）。
图3A-图3I示出了根据实施例的形成芯片装置的方法300。
图3A示出了多个结构化载体，例如引线框。第一芯片载体104可包括第一芯片载体顶侧106和第一芯片载体底侧108，其中，第一芯片载体顶侧106可以朝向与第一芯片载体底侧108所朝向的方向相反的方向。例如，可以设置第一芯片载体104，其中第一芯片载体顶侧106可以朝向方向334，该第一芯片载体顶侧朝向与第一芯片载体底侧108所朝向的方向336相反的方向。
第二芯片载体112可包括第二芯片载体顶侧114和第二芯片载体底侧116，其中，第二芯片载体顶侧114可以朝向与第二芯片载体底侧116所朝向的方向相反的方向。例如，可以设置第二芯片载体112，其中第二芯片载体顶侧114可以朝向方向334，该第二芯片载体顶侧朝向与第二芯片载体底侧116所朝向的方向336相反的方向。
在310中，第一芯片载体104和第二芯片载体112可以设置为彼此相邻（然而，除了公共临时衬底之外，第一芯片载体和第二芯片载体设置在该公共临时衬底上，并暂时共用该衬底，彼此机械地分离；换句话说，第一芯片载体104和第二芯片载体112可以彼此相邻、彼此独立并隔开地设置为公共载体上，例如公共衬底）。第一芯片载体104和第二芯片载体112可以设置为彼此相邻，但隔开间隔距离ds。间隔距离ds可以在大约10μm至大约10mm的范围内，例如，从大约50μm至大约2mm，例如，从大约100μm至大约500mm。可以设置第一芯片载体104和第二芯片载体112，但不限于该设置，其中，第一芯片载体顶侧106和第二芯片载体顶侧114可以朝向相同的方向，并且其中，第一芯片载体底侧108和第二芯片载体底侧116可以朝向相同的方向。可以设置第一芯片载体104和第二芯片载体112，但不限于该设置，其中，第一芯片载体顶侧106和第二芯片载体顶侧114基本上可以位于同一水平面上。
第一芯片载体104可包括第一芯片载体横向侧338、342，其中，第一芯片载体横向侧338、342可以设置在第一芯片载体顶侧106和第一芯片载体底侧108之间。例如，第一芯片载体横向侧338、342可以使第一芯片载体顶侧106与第一芯片载体底侧108连接，其中，第一芯片载体横向侧338可以朝向与第一芯片载体横向侧342所朝向的方向相反的方向。
第二芯片载体112可包括第二芯片载体横向侧344、346，其中，第二芯片载体横向侧344、346可以设置在第二芯片载体顶侧114和第二芯片载体底侧116之间。例如，第二芯片载体横向侧344、346可以使第二芯片载体顶侧114与第二芯片载体底侧116连接，其中，第二芯片载体横向侧344可以朝向与第二芯片载体横向侧346所朝向的方向相反的方向。
第一芯片载体104和第二芯片载体112可以设置为彼此相邻，但不限于该设置，其中，第一芯片载体横向侧342可以与第二芯片载体横向侧344相邻。例如，第一芯片载体104和第二芯片载体112可以设置为彼此相邻，但可以位于彼此不同的垂直和/或水平面上，只要它们彼此机械地分离。
第一芯片载体104可包括第一引线框载体，例如引线框。第二芯片载体112可包括第二引线框载体，例如引线框。
第一芯片载体104和第二芯片载体112中的至少一个可包括结构金属箔和/或载体材料。
第一芯片载体104和第二芯片载体112中的至少一个可包含下列一组材料中的至少一种，所述一组材料包括：铜、镍、铁、铜合金、镍合金、铁合金。
第一芯片载体104和第二芯片载体112中的至少一个可具有大于50μm的顶侧至底侧厚度tC。第一芯片载体104和第二芯片载体112中的至少一个可具有大于75μm的顶侧至底侧厚度tC。
第一芯片载体104和第二芯片载体112中的至少一个可具有在大约200μm至大约300μm范围内的顶侧至底侧厚度tC，例如从大约220μm至大约280μm，例如从240μm至大约260μm。
第一芯片载体104和第二芯片载体112中的至少一个可以配置为散热器。
图3B示出了一个或多个晶片附接工艺。在320中，方法300可包括：使第一芯片118与第一芯片载体顶侧106电连接，其中，第一芯片载体104可包括第一芯片载体顶侧106和第一芯片载体底侧108。方法300可进一步包括使第二芯片122与第二芯片载体顶侧114电连接，其中，第二芯片载体112可包括第二芯片载体顶侧114和第二芯片载体底侧116。第一芯片118和第二芯片122中的至少一个可以具有在大约5μm至大约500μm范围内的厚度（顶部与底部之间），例如从大约10μm至大约250μm，例如从大约20μm至大约100μm。第一芯片118和第二芯片122中的至少一个可以具有大约在50mm2至大约0.1mm2范围内的尺寸（例如，表面积），例如从大约20mm2至大约0.25mm2，例如从大约10mm2至大约0.5mm2。
第一芯片118和第二芯片122都可以包括功率半导体芯片，其中，功率半导体芯片可包括由功率晶体管、功率MOS晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅双极晶体管、晶闸管、MOS可控晶闸管、可控硅整流器、功率肖特基二极管、碳化硅二极管、氮化镓器件组成的组中的至少一个功率半导体器件。例如，第一芯片118和第二芯片122可包括功率晶体管。
第一芯片118和第二芯片122都可以包括功率半导体器件，其中，功率半导体器件也许能够承载高达600V左右的电压。
第一芯片118可包括顶侧348和底侧352，其中，顶侧348可以朝向与底侧352所朝向的方向相反的方向。
第一芯片118可包括形成在顶侧348上（例如直接形成或间接形成在顶侧348上）的栅区触头354和至少一个第一源/漏区触头356、以及形成在底侧352上的至少一个第二源/漏区触头357。每个触头354、356可包括导电接触垫。每个导电接触垫包括下列一组材料中的至少一种材料、元素或合金，所述组包括铜、铝、银、锡、金、钯、锌、镍。每个触头354、356可以在第一芯片118的顶侧348上彼此电隔离。例如，栅区触头354可通过形成在顶侧348上的电绝缘材料（例如二氧化硅或聚酰亚胺或氮化物）与至少一个第一源/漏区触头356电隔离。也可以使用下文描述的电绝缘材料124使栅区触头354与至少一个第一源/漏区触头356电隔离。
顶侧也可以称为芯片的“第一侧”、“前侧”或“上侧”。术语“顶侧”、“第一侧”、“前侧”或“上侧”在下文中可互换使用。底侧也可以称为芯片的“第二侧”或“后侧”。术语“第二侧”、“后侧”或“底侧”在下文中可互换使用。
如本文针对半导体功率器件所使用的，术语“顶侧”、“第一侧”、“前侧”或“上侧”可以被理解为表示芯片的可以形成栅区和至少一个第一源/漏区的一侧。术语“第二侧”、“后侧”或“底侧”可以被理解为表示芯片的可以形成第二源/漏区的一侧。因此，半导体功率晶体管可以支持在顶侧348上的第一源/漏区和底侧352上的第二源/漏区之间流过芯片的垂直电流。
第二芯片122可包括具有顶侧358和底侧362的半导体功率晶体管。类似地，第二芯片122可包括形成在顶侧358上的栅区触头364和至少一个第一源/漏区触头366、以及形成在底侧362上的至少一个第二源/漏区触头368。栅区触头364可通过形成在顶侧358上的电绝缘材料（例如二氧化硅或聚酰亚胺或氮化物）与至少一个第一源/漏区触头366电隔离。也可以使用下文描述的电绝缘材料124使栅区触头364与至少一个第一源/漏区触头366电隔离。
第一芯片118可以设置在第一芯片载体104上，并且第一芯片118可通过至少一个接触垫（例如形成在第一芯片后侧352上的第二源/漏区触头357）与第一芯片载体104电连接。
类似地，第二芯片122可以设置在第二芯片载体112上，并且第二芯片122可通过至少一个接触垫（例如形成在第二芯片后侧362上的第二源/漏区触头368）与第二芯片载体112电连接。每个导电接触垫可包括下列一组材料中的至少一种材料、元素或合金，所述组包括铜、铝、银、锡、金、锌、镍。
第一芯片118可通过导电介质372与第一芯片载体104电连接。第二芯片122可通过导电介质374与第二芯片载体112电连接。在并行处理过程中，第一芯片118可与第一芯片载体104电连接，并且第二芯片122可与第二芯片载体112电连接，其中两个芯片118，122在同一过程中可以附接至对应的芯片载体104、112。
导电介质372和导电介质374都可以包括下列一组材料中的至少一种，所述组包括焊料、软焊料、扩散焊料、浆料、纳米浆料、粘合剂、导电粘合剂、导热粘合剂。导电介质372和导电介质374都可以包括下列一组元素中的至少一种，这组元素包括Ag、Zn、Sn、Pb、Bi、In、Cu、Au、Pd。导电介质372和导电介质374可以包括相同的材料或不同的材料。
另外，一个或多个电绝缘集成电路芯片可以通过电绝缘方式粘结到第一芯片载体104和第二芯片载体112中的至少一个上。
第三芯片376可包括半导体集成电路逻辑芯片，其中，该半导体集成电路逻辑芯片可包括一组半导体逻辑器件中的至少一个半导体逻辑器件，所述组包括专用集成芯片ASIC、驱动器、控制器、传感器、存储器。可以理解，半导体逻辑芯片（即，逻辑集成电路芯片）可包括低功率半导体器件，例如能够承载30V至150V电压的器件。
第三芯片376可以设置在第一芯片载体104上。第三芯片376可以与第一芯片载体104电绝缘。
第三芯片376可包括第三芯片顶侧378和第三芯片底侧382。第三芯片底侧382（即，后侧）可以设置在第一芯片载体104上或设置在芯片后侧，例如SiO2上。
如本文针对低功率半导体逻辑器件所使用的，第三芯片顶侧378可以理解为表示芯片的承载一个或多个接触垫或电触头的一侧，其中可以附接焊盘或电连接件；或者其中，该第三芯片顶侧是芯片的大部分被金属化层覆盖的一侧。第三芯片底侧382可以理解为表示芯片的可以没有金属化或接触垫或电触头或金属化层的一侧。第三芯片底侧382可以通过电绝缘介质384附接至第一芯片载体104。因此，第三芯片376可通过电绝缘介质384与第一芯片载体104电绝缘。电绝缘介质384可包括下列一组材料中的至少一种，所述组包括粘合剂、电绝缘粘合剂、环氧树脂、胶水、浆料、粘合箔、粘合膜、电绝缘晶圆背面涂层。每个导电接触垫可包括下列一组材料中的至少一种材料、元素或合金，所述组包括铜、铝、银、锡、金、锌、镍。
因此，工艺320示出了晶片附接工艺，其中，第一芯片118和第二芯片112可通过导电背侧互连器的焊接而附接到相应的芯片载体，并且第三芯片376可通过电绝缘晶片附接工艺（例如电绝缘晶片附接浆料或膜）附接到第一芯片载体104。
第一芯片108、第二芯片112和第三芯片114都可以包括具有晶圆衬底的半导体芯片，例如晶片。半导体芯片可包括形成在晶圆衬底上的一个或多个电子元件。晶圆衬底可包含各种材料，例如半导体材料。晶圆衬底可包含以下一组材料中的至少一种，该组材料包括硅、锗、III至V族材料、聚合物。根据一个实施例，晶圆衬底可包括掺杂或未掺杂硅。根据另一个实施例，晶圆衬底可包括绝缘体上硅（SOI）晶圆。根据一个实施例，晶圆衬底可包括半导体复合材料，例如，砷化镓（GaAs）、磷化铟（InP）。根据一个实施例，晶圆衬底可包括四价半导体复合材料，例如砷化铟镓（InGaAs）。
在330中，在完成晶片附接工艺之后，器件的表面可通过例如化学蚀刻工艺粗糙化，以便提高后续沉积的电绝缘材料124的粘附性。在化学蚀刻工艺过程中，可以使第一芯片载体104和第二芯片载体112粗糙化。例如，第一芯片载体顶侧106和第二芯片载体顶侧114可以通过化学蚀刻工艺粗糙化。此外，可以使第一芯片118、第二芯片122及第三芯片376的一侧或多侧粗糙化。例如，第一芯片顶侧348、第二芯片顶侧358及第三芯片顶侧378可以通过化学蚀刻工艺粗糙化。由于粗糙化工艺，可以提高电绝缘材料124与这些侧的粘附性。
在340和350中，方法300可包括利用电绝缘材料124至少部分地环绕第一芯片载体104和第二芯片载体112。
电绝缘材料124可包括下列一组材料中的至少一种，所述组包括：填充或未填充的环氧树脂、预浸渍复合纤维、强化纤维、层压体、模制材料、热固性材料、热塑性材料、填料颗粒、纤维增强层压体、纤维增强聚合物层压体、具有填料颗粒的纤维增强聚合物层压体。
根据各种实施例，电绝缘材料124可包括具有或不具有一种或多种颗粒填料的非结构化层压材料。一种或多种颗粒填料可包括二氧化硅颗粒填料、氧化铝颗粒填料（例如玻璃填料颗粒，例如纳米颗粒或玻璃纤维）、二氧化硅颗粒填料、氧化铝。电绝缘材料124可以不含预浸料。
电绝缘材料124还可以被配置为至少部分地环绕第一芯片118和第二芯片122。电绝缘材料124还可被配置为使第一芯片118和第一芯片载体104与第二芯片122和第二芯片载体112电绝缘。电绝缘材料124可以形成在第一和第二芯片载体顶侧106、114以及第一和第二芯片载体底侧108、116上。
电绝缘材料124可以利用一种或多种沉积工艺进行沉积。电绝缘材料124可以沉积为使得电绝缘材料124（即非结构化环氧树脂）可以至少部分地环绕第一芯片118、第二芯片122和第三芯片376。电绝缘材料124可以沉积在第一芯片118和第二芯片122之间。电绝缘材料124可以沉积在第一芯片118和第三芯片114之间。电绝缘材料124可以沉积在第一芯片载体104和第二芯片载体116之间。电绝缘材料124可以沉积为使得电绝缘材料124可以至少部分地环绕第一芯片载体104和第二芯片载体112。电绝缘材料124可以沉积为使得第一芯片118可以与第二芯片122电绝缘。电绝缘材料124可以沉积为使得第一芯片118可以与第三芯片376电绝缘。电绝缘材料124还可以沉积在例如第一芯片118、第二芯片122和第三芯片376的一侧或多侧上。电绝缘材料124可以沉积为至少部分地环绕第一芯片顶侧348、第二芯片顶侧358和第三芯片顶侧378。电绝缘材料124可以沉积为至少部分地环绕第一芯片118、第二芯片122和第三芯片376中的每一个的一个或多个横向侧。电绝缘材料124可以沉积为至少部分地环绕第一芯片载体顶侧106和第二芯片载体顶侧114。形成在第一芯片载体顶侧106和第二芯片载体顶侧114上的电绝缘材料124可以具有在大约5μm至大约500μm范围内的厚度t1，例如从大约15μm至大约150μm。电绝缘材料124可以沉积为至少部分地环绕第一芯片载体底侧108和第二芯片载体底侧116。形成在第一芯片载体底侧108和第二芯片载体底侧116上的电绝缘材料124可以具有在大约5μm至大约500μm范围内的厚度t2，例如从15μm至大约150μm。
根据另一个实施例，电绝缘材料124可包含第一电绝缘材料386和第二电绝缘材料388。第一电绝缘材料386可包括结构化预浸复合纤维386，例如玻璃纤维和玻璃颗粒增强预浸料。第二电绝缘材料388可包括具有或不具有一种或多种颗粒填料的非结构化层压材料。第一电绝缘材料386可以至少部分地环绕第一芯片118、第二芯片122和第三芯片376。第一电绝缘材料386可以沉积在第一芯片118和第二芯片122之间。第一电绝缘材料386可以沉积在第一芯片118和第三芯片114之间。第一电绝缘材料386可以沉积在第一芯片载体104和第二芯片载体116之间。第一电绝缘材料386可以沉积为使得电绝缘材料368可以至少部分地环绕第一芯片载体104和第二芯片载体112。在并行处理或后续的处理过程中，第二电绝缘材料388还可以沉积在第一芯片118、第二芯片122和第三芯片376的一侧或多侧上。第二电绝缘材料388可包括非结构化环氧树脂388。第二电绝缘材料388可包括玻璃纤维和玻璃颗粒增强层压箔，例如顶侧层压箔392和底侧层压箔394。第二电绝缘材料388可以沉积为至少部分地环绕第一芯片顶侧348、第二芯片顶侧358和第三芯片顶侧378。第二电绝缘材料388可以沉积为至少部分地环绕第一芯片118、第二芯片122和第三芯片376中的每一个的一个或多个横向侧。第二电绝缘材料388（例如顶侧层压箔392）可以沉积为至少部分地环绕第一芯片载体顶侧106和第二芯片载体顶侧114。第二电绝缘材料388（例如底侧层压箔394）可以沉积为至少部分地环绕第一芯片载体底侧108和第二芯片载体底侧116。
可以理解，由于粗糙化工艺330，可以提高电绝缘材料124（例如第一电绝缘材料386和第二电绝缘材料388中的至少一种）与第一芯片载体104和第二芯片载体112的粘附性。
第一导电再分配材料396可以沉积在电绝缘材料124上。第一导电再分配材料396可以沉积在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上。第二导电再分配材料398可以沉积在电绝缘材料124上。第二导电再分配材料398可以沉积在第一芯片载体底侧108和第二芯片载体底侧116中的至少一个上。
第一导电再分配材料396可以设置在电绝缘材料124的表面上，例如，电绝缘材料124的顶面3102上，其中，顶面3102可以设置在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上。顶面3102可以朝向与第一载体顶侧106和第二载体顶侧114所朝向的方向相同的方向。第二导电再分配材料398可以设置在电绝缘材料124的表面上，例如设置在电绝缘材料124的底面3104上。电绝缘材料124的底面3104可以朝向与第一载体底侧108和第二载体底侧116所朝向的方向相同的方向。第二导电再分配材料398可以设置在第一芯片载体底侧108和第二芯片载体底侧116中的至少一个上。可以对层压封装件内部的一个或多个或全部的后续电流沉积Cu层执行这种粗糙化处理，即，蚀刻处理。
第一导电再分配材料396和第二导电再分配材料398中的至少一种可包括导电箔，例如，金属箔，例如铜箔。第一导电再分配材料396和第二导电再分配材料398中的至少一种可以具有在大约5μm至大约30μm范围内的厚度，例如从大约10μm至大约20μm，例如从大约15μm至大约20μm。
根据一个实施例，第一导电再分配材料396、第二导电再分配材料398和电绝缘材料124可以在并行处理中（即，在相同处理中）进行沉积。
第一导电再分配材料396和第二导电再分配材料398可以压合在电绝缘材料124上，例如，第一导电再分配材料396可以压合在顶侧层压箔392上，并且第二导电再分配材料398可以压合在底侧层压箔394上。第一导电再分配材料396可以压合在电绝缘材料124的顶面3102上。第二导电再分配材料398可以压合在电绝缘材料124的底面3104上。因此，第一芯片载体104、第二芯片载体112、第一芯片118、第二芯片122及第三芯片376可以夹在第一导电再分配材料396、第二导电再分配材料398和电绝缘材料124之间。因此，可以形成如图3E的350中所示的封装芯片装置。例如，第一导电再分配材料396、第二导电再分配材料398和电绝缘材料124可以设置在临时载体上并***压机中，例如层压机。该层压过程可以在真空下利用温度工艺（例如大约在200℃）以及压力工艺（例如大约在10托）执行。
在360中，可以对第一导电再分配材料396和第二导电再分配材料398执行结构化，用于后续的通孔形成和通孔填充过程。可以执行光致抗蚀工艺。光致抗蚀剂可以沉积（例如层压）在第一导电再分配材料396和第二导电再分配材料398上。可以例如利用激光直接成像LDI或光刻机的掩模工艺来使光致抗蚀剂结构化。可以执行显影，以便可以去除光致抗蚀剂的一个或多个部分，并且第一导电再分配材料396和第二导电再分配材料398的一个或多个区域可以进行结构化处理，而第一导电再分配材料396和第二导电再分配材料398的一个或多个其他区域可以免受结构化。结构化处理可包括蚀刻处理，蚀刻处理可用于去除第一导电再分配材料396和第二导电再分配材料398的被进行结构化并在显影过程中被去除的一个或多个区域3106。可以执行剥离（stripping）处理，以便去除所有残留物和剩余的光致抗蚀剂。第一导电再分配材料396和第二导电再分配材料398的被去除的一个或多个区域3106可以使电绝缘材料124的一个或多个区域进行重新结构化。
在370中，可以执行激光打孔。因第一导电再分配材料396和第二导电再分配材料398的被去除一个或多个区域3106而暴露出的电绝缘材料124的一个或多个区域例如可以利用打孔处理（例如激光打孔）进行重新结构化。例如可以利用激光器（例如CO2激光器）进行激光打孔。可以进行激光打孔，以便制造一个或多个通孔3108、3112，即，孔。
一个或多个顶侧通孔3108可以形成在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上。一个或多个顶侧通孔3108可以形成在第一芯片顶侧348、第二芯片顶侧358和第三芯片顶侧378中的至少一个上。
一个或多个顶侧通孔3108可以包括从位于电绝缘材料124的顶面3102上的第一导电再分配材料396至形成在第一芯片顶侧348上的一个或多个接触垫的一个或多个通道，例如，一个或多个顶侧通孔3108可包括从第一导电再分配材料396至第一芯片第一源/漏接触区356的一个或多个通道，例如，一个或多个顶侧通孔3108可以包括从第一导电再分配材料396至第一芯片栅接触区354的一个或多个通道。
一个或多个顶侧通孔3108可以包括从第一导电再分配材料396至形成在第二芯片顶侧358上的一个或多个接触垫的一个或多个通道，例如，一个或多个顶侧通孔3108可包括从第一导电再分配材料396至第二芯片第一源/漏接触区366的一个或多个通道，例如，一个或多个顶侧通孔3108可以包括从第一导电再分配材料396至第二芯片栅接触区364的一个或多个通道。
一个或多个顶侧通孔3108可以包括从第一导电再分配材料396至形成在第三芯片顶侧378上的一个或多个接触垫3114的一个或多个通道。
一个或多个顶侧通孔3108可以包括从第一导电再分配材料396至第一芯片载体顶侧106的一个或多个通道。一个或多个顶侧通孔3108可以包括从第一导电再分配材料396至第二芯片载体顶侧114的一个或多个通道。
一个或多个底侧通孔3112可以形成在第一芯片载体底侧108和第二芯片载体底侧116中的至少一个上。一个或多个底侧通孔3112可以形成在第一芯片底侧352、第二芯片底侧362和第三芯片底侧382中的至少一个上。
一个或多个底侧通孔3112可以包括从第二导电再分配材料398至第一芯片载体底侧108的一个或多个通道。一个或多个底侧通孔3112可以包括从第二导电再分配材料398至第二芯片载体底侧116的一个或多个通道。
在380中，可以执行通孔填充，以提供接触金属化。可以沉积一个或多个电互连器，以填充一个或多个顶侧通孔3108以及一个或多个底侧通孔3112。在通孔填充过程中，可以增加第一导电再分配材料396和第二导电再分配材料398（即，顶部和底部Cu层396和398）中的至少一个的厚度，以便可以使厚度范围从大约20μm至大约200μm，例如从大约30μm至大约180μm，如从大约40μm至大约160μm。
可以执行化学活化和/或电流沉积，以便对用于互连器的通孔进行金属化处理。可以执行去污和/或清洁处理，其中，通孔3108、3112的表面可以准备进行电镀。可以执行活化处理，其中可以沉积激活层（未示出），以便激活对通孔3108、3112的侧壁的电镀。激活层可以包括导电层，例如导电有机层或Pd层。随后，可以执行电镀处理，并且可以将形成一个或多个导电互连器的导电材料沉积到通孔3108、3112中。
一个或多个导电互连器可以包括填充一个或多个顶侧通孔3108的一个或多个顶侧导电互连器3116以及填充一个或多个底侧通孔3112的一个或多个底侧第二导电互连器3118。一个或多个顶侧导电互连器3116和一个或多个底侧第二导电互连器3118中的至少一个可包含下列一组材料中的至少一种，所述一组材料包括铜、镍、铁、铜合金、镍合金、铁合金。
一个或多个顶侧导电互连器3116可以形成在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上。一个或多个顶侧导电互连器3116可以形成在第一芯片顶侧348、第二芯片顶侧358和第三芯片顶侧378中的至少一个上。
一个或多个顶侧导电互连器3116可以使第一导电再分配材料396与形成在第一芯片顶侧348上的一个或多个接触垫电连接，例如，一个或多个顶侧导电互连器3116可以使第一导电再分配材料396与第一芯片第一源/漏接触区356电连接，例如，一个或多个顶侧导电互连器3116可以使第一导电再分配材料396与第一芯片栅接触区354电连接。
一个或多个顶侧导电互连器3116可以使第一导电再分配材料396与形成在第二芯片顶侧358上的一个或多个接触垫电连接，例如，一个或多个顶侧导电互连器3116可以使第一导电再分配材料396与第二芯片第一源/漏接触区366电连接，例如，一个或多个顶侧导电互连器3116可以使第一导电再分配材料396与第二芯片栅接触区364电连接。
一个或多个顶侧导电互连器3116可以使第一导电再分配材料396与形成在第三芯片顶侧378上的一个或多个接触垫3114电连接。
一个或多个顶侧导电互连器3116可以使第一导电再分配材料396与第一芯片载体顶侧106电连接。一个或多个顶侧导电互连器3116可以使第一导电再分配材料396与第二芯片载体顶侧114电连接。
一个或多个底侧导电互连器3118可以形成在第一芯片载体底侧108和第二芯片载体底侧116中的至少一个上。一个或多个底侧导电互连器3118可以电连接第一芯片底侧352、第二芯片底侧362和第三芯片底侧382中的至少一个。
一个或多个底侧导电互连器3118可以使第二导电再分配材料398与第一芯片载体底侧108电连接。一个或多个底侧第二导电互连器3118可以使第二导电再分配材料398与第二芯片载体底侧116电连接。
在380中，在通孔填充过程中，可以沉积至少一个电互连器126，从而穿过电绝缘材料124使第一芯片118与第二芯片122电接触。至少一个电互连器126可包括一个或多个顶侧导电互连器3116中的至少一个。
至少一个电互连器126可以被配置为使第一芯片118通过第一芯片载体104与第二芯片122电接触。至少一个电互连器126可以被配置为使形成在第二芯片前侧368上的一个或多个接触垫（例如，第二芯片第一源/漏区366）与第一芯片载体104电连接，其中第一芯片118可以与第一芯片载体104电连接。
根据另一个实施例，至少一个电互连器126可以被配置为使第一芯片118通过第二芯片载体112与第二芯片122电接触。至少一个电互连器126可以被配置为使形成在第一芯片前侧348上的一个或多个接触垫（例如，第一芯片第一源/漏区356）与第二芯片载体112电连接，其中第二芯片122可以与第二芯片载体112电连接。
至少一个电互连器126可包括下列一组电互连器中的至少一个，所述组包括电线、导电线、接合线、夹子、导电夹子、电流沉积互连器。
至少一个其他电互连器327可以使第一芯片118与第三芯片376电连接，例如，至少一个其他电互连器327可以使形成在第一芯片顶侧348上的一个或多个接触垫354、356与形成在第三芯片顶侧378上的一个或多个接触垫3114电连接。
至少一个电互连器126可包括一个或多个电互连器3116和第一导电再分配材料396的多个部分。至少一个其他电互连器327可包括一个或多个电互连器3116和第一导电再分配材料396的其他部分。
在390中，可以执行重新结构化，以便选择性地去除第一导电部分396中的至少一个以及形成在电绝缘材料124的顶面3102上的一个或多个顶侧导电互连器3116的表面部分的多个区域。
可选地，还可以对第二导电再分配材料398和形成在电绝缘材料124的底面3104上的底侧导电互连器3118执行重新结构化。可例如通过沉积金属的蚀刻，例如通过用于器件互连器再分配的电流沉积Cu的蚀刻，来选择性去除包括导电部分396和/或形成在电绝缘材料124的顶面3102上的导电互连器3116的沉积金属层。
选择性去除可以通过光致抗蚀处理执行。例如，可以将光致抗蚀剂沉积（例如层压）在第一导电再分配材料396和一个或多个顶侧导电互连器3116的表面部分上。可选地，还可以对第二导电再分配材料398和底侧导电互连器3118执行这种处理。可以例如利用激光直接成像LDI或光刻机的掩模工艺来执行光致抗蚀剂的结构化。可以执行显影，以便可以去除光致抗蚀剂的一个或多个部分，从而第一导电再分配材料396的一个或多个区域和形成在电绝缘材料124的顶面3102上的一个或多个顶侧导电互连器3116的一个或多个表面部分可以进行结构化处理，而其他区域可以免受结构化。在对第二导电再分配材料398和底侧导电互连器3118执行选择性去除的情况下，可以执行显影，以便可以去除光致抗蚀剂的一个或多个部分，从而第二导电再分配材料398的一个或多个区域和形成在电绝缘材料124的底面3104上的一个或多个底侧导电互连器3118的一个或多个表面部分也可以进行结构化处理。
结构化处理可包括蚀刻处理，蚀刻处理可用于去除第一导电再分配材料396的一个或多个区域3122和/或一个或多个顶侧导电互连器3116的一个或多个区域3122。
可以执行剥离处理，以便去除任何残留物和剩余的光致抗蚀剂。因此，一个或多个第一导电部分128以及一个或多个第二导电部分132可以形成在电绝缘材料124上。一个或多个第一导电部分128可包括形成在电绝缘材料124的顶面3102上的第一导电再分配材料396的多个部分以及一个或多个顶侧导电互连器3116。一个或多个第二导电部分132可包括形成在电绝缘材料124的底面3104上的第二导电再分配材料398的多个部分以及一个或多个底侧导电互连器3118。
在电绝缘材料124上形成一个或多个第一导电部分128以及一个或多个第二导电部分132可以包括：在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上形成一个或多个第一导电部分128并使一个或多个第一导电部分128与第一芯片载体顶侧106和第二芯片载体顶侧114中的所述至少一个电接触；以及在第一芯片载体底侧108和第二芯片载体底侧116中的至少一个上形成一个或多个第二导电部分132并使一个或多个第二导电部分132与第一芯片载体底侧108和第二芯片载体底侧116中的所述至少一个电接触。
一个或多个第一导电部分128可以与第一芯片前侧348和第二芯片前侧358中的至少一个电接触并形成在其上。一个或多个第一导电部分128可以与形成在第一芯片前侧上的一个或多个接触垫（例如354、356）以及形成在第二芯片前侧上的一个或多个接触垫364、366中的至少一个电接触并形成在其上。
一个或多个第一导电部分128可以形成在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上。一个或多个第一导电部分128可以形成在第一芯片顶侧348、第二芯片顶侧358和第三芯片顶侧378中的至少一个上。
一个或多个第一导电部分128可以使第一导电再分配材料396与形成在第一芯片顶侧348上的一个或多个接触垫电连接，例如，一个或多个第一导电部分128可以使第一导电再分配材料396与第一芯片第一源/漏接触区356电连接，例如，一个或多个第一导电部分128可以使第一导电再分配材料396与第一芯片栅接触区354电连接。
一个或多个第一导电部分128可以使导电部分396与形成在第二芯片顶侧358上的一个或多个接触垫电连接，例如，一个或多个第一导电部分128可以使第一导电再分配材料396与第二芯片第一源/漏接触区366电连接，例如，一个或多个第一导电部分128可以使第一导电再分配材料396与第二芯片栅接触区364电连接。
一个或多个第一导电部分128可以使第一导电再分配材料396与形成在第三芯片顶侧378上的一个或多个接触垫3114电连接。
一个或多个第一导电部分128可以使第一导电再分配材料396与第一芯片载体顶侧106电连接。一个或多个第一导电部分128可以使第一导电再分配材料396与第二芯片载体顶侧114电连接。
一个或多个第二导电部分132可以形成在第一芯片载体底侧108和第二芯片载体底侧116中的至少一个上。一个或多个第二导电部分132可以电连接第一芯片底侧352、第二芯片底侧362和第三芯片底侧382中的至少一个。
一个或多个第二导电部分132可以使第二导电再分配材料398与第一芯片载体底侧108电连接。一个或多个第二导电部分132可以使第二导电再分配材料398与第二芯片载体底侧116电连接。
可以理解，一个或多个第一导电部分128中的每一个可以通过电绝缘材料124彼此电绝缘，或穿过电绝缘材料124或在电绝缘材料上彼此电连接，这取决于器件封装件的电路设计。一个或多个第二导电部分132中的每一个可以通过电绝缘材料124彼此电绝缘，或穿过电绝缘材料124或在电绝缘材料上彼此电连接，这取决于器件封装件的电路设计。
图4A-图4C示出了根据实施例的形成芯片装置的方法。方法400可以包括已针对方法200和方法300中的至少一种描述的一个或多个或全部工艺。方法400可以包括针对工艺310至390描述的一个或多个或全部特征。
根据一个实施例，方法400可以包括工艺310至390。另外，方法400还可以包括工艺410至430。
在410中，可以在用于器件互连器的封装件的至少一侧上形成额外的再分配层。工艺410可以包括沉积其他电绝缘材料3124和第三导电再分配材料3126以及印迹结构化。
其他电绝缘材料3124可以沉积为至少部分地环绕一个或多个第一导电部分128。例如，其他电绝缘材料3124可以沉积为至少部分地环绕第一导电再分配材料396。其他电绝缘材料3124可以沉积在电绝缘材料124上。其他电绝缘材料3124可以沉积在电绝缘材料124的顶面3102上。其他电绝缘材料3124可以沉积在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上。
其他电绝缘材料3124可包含下列一组材料中的至少一种，所述组包括：填充或未填充的环氧树脂、预浸渍复合纤维、强化纤维、层压体、模制材料、热固性材料、热塑性材料、填料颗粒、纤维增强层压体、纤维增强聚合物层压体、具有填料颗粒的纤维增强聚合物层压体。
电绝缘材料124和其他电绝缘材料3124可包含相同或不同的材料。
沉积在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上的其他电绝缘材料3124可以具有大约从大约5μm至大约500μm范围内的厚度t3，例如从大约15μm至大约150μm。
第三导电再分配材料3126可以沉积在其他电绝缘材料3124上。第三导电再分配材料3126可以沉积在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上。
第三导电再分配材料3126可以设置在其他电绝缘材料3124的表面上，例如可以设置在其他电绝缘材料3124的顶面3128上，其中顶面3128可以设置在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上。
其他电绝缘材料3124的顶面3128可以朝向与电绝缘材料124的顶面3102相同的方向。
第三导电再分配材料3126可以包括导电箔，例如金属箔，例如铜箔。第三导电再分配材料3126可包括具有从大约5μm至大约50μm范围内的厚度的导电层，该厚度例如从大约10μm至大约30μm，例如从15μm至大约25μm。
第三导电再分配材料3126可以压合在电绝缘材料，例如，第三导电再分配材料3126可以压合在其他电绝缘材料3124上，例如压合在其他电绝缘材料3124的顶面3128上。
可以执行第三导电再分配材料3126的结构化，用于后续的通孔形成和通孔填充过程。可以执行光致抗蚀工艺。例如，光致抗蚀剂可以沉积（例如层压）在第三导电再分配材料3126上。可以例如利用激光直接成像LDI或光刻机的掩模工艺来使光致抗蚀剂结构化。可以执行显影，以便可以去除光致抗蚀剂的一个或多个部分，并且第三导电再分配材料3126的一个或多个区域可以进行结构化处理，而第三导电再分配材料3126的一个或多个其他区域可以免受结构化。结构化处理可包括蚀刻处理，蚀刻处理可用于去除第三导电再分配材料3126的进行结构化的一个或多个区域。可以执行剥离处理，以便去除任何残留物和剩余的光致抗蚀剂。第三导电再分配材料3126的去除的一个或多个区域可以使其他电绝缘材料3124的一个或多个区域进行重新结构化。
可以对其他电绝缘材料3124执行激光打孔。因去除第三导电再分配材料3126的一个或多个区域而暴露出的其他电绝缘材料3124的一个或多个区域可以例如利用打孔处理（例如激光打孔）进行重新结构化。例如可以利用激光器，（如CO2激光器）进行激光打孔。可以进行激光打孔，以便制造一个或多个其他通孔，即，孔。
可以在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上形成一个或多个其他顶侧通孔。一个或多个其他顶侧通孔可以形成在第一芯片顶侧348、第二芯片顶侧358和第三芯片顶侧378中的至少一个上。
一个或多个其他顶侧通孔可以包括从第三导电再分配材料3126至一个或多个第一导电部分128的一个或多个通道，例如，一个或多个其他顶侧通孔可包括从第三导电再分配材料3126至第一导电再分配材料396的一个或多个通道，其中第一导电再分配材料396可以与第一芯片第一源/漏接触区356电接触，例如，一个或多个其他顶侧通孔可以包括从第三导电再分配材料3126至第一导电再分配材料396的一个或多个通道，其中第一导电再分配材料396可以与第一芯片栅接触区354电接触。
一个或多个其他顶侧通孔可以包括从第三导电再分配材料3126至第一导电再分配材料396的一个或多个通道，其中，第一导电再分配材料396可以与形成在第二芯片顶侧358上的一个或多个接触垫电接触，例如，一个或多个其他顶侧通孔可以包括从第三导电再分配材料3126至第一导电再分配材料396的一个或多个通道，其中，第一导电再分配材料396可以与第二芯片第一源/漏接触区366电接触，例如，一个或多个其他顶侧通孔可以包括从第三导电再分配材料3126至第一导电再分配材料396的一个或多个通道，其中，第一导电再分配材料396可以与第二芯片栅接触区364电接触。
一个或多个其他顶侧通孔可以包括从第三导电再分配材料3126至第一导电再分配材料396的一个或多个通道，其中，第一导电再分配材料396可以与形成在第三芯片顶侧378上的一个或多个接触垫3114电接触。
一个或多个其他顶侧通孔可以包括从第三导电再分配材料3126至第一导电再分配材料396的一个或多个通道，其中，第一导电再分配材料396可以与第一芯片载体顶侧106电接触。一个或多个其他顶侧通孔可以包括从第三导电再分配材料3126至第一导电再分配材料396的一个或多个通道，其中第一导电再分配材料396可以与第二芯片载体顶侧114电接触。
可以执行通孔填充，以提供接触金属化。可以沉积一个或多个其他顶侧电互连器3132，以填充一个或多个其他顶侧通孔。一个或多个其他顶侧电互连器3132中的至少一个可以包含下列一组材料中的至少一种，所述一组材料包括铜、镍、铁、铜合金、镍合金、铁合金组成。在通孔填充过程中，可以增加顶部和底部Cu层396和398的厚度，从而可以获得从大约10μm至大约200μm的厚度，例如从大约20μm至大约150μm。
可以执行化学活化和/或电流沉积，以提供用于互连器的通孔的金属化。可以执行去污和/或清洁处理，其中一个或多个其他顶侧通孔的表面可以准备进行电镀。可以执行活化处理，其中可以沉积激活层，以便激活一个或多个其他顶侧通孔的侧壁的电镀。激活层可以包括导电层，例如导电有机层或Pd层。随后，可以执行电镀处理，并且可以将形成一个或多个导电互连器的导电材料沉积到一个或多个其他顶侧通孔中。
一个或多个其他顶侧电互连器3132可以使第三导电再分配材料3126与一个或多个第一导电部分128电连接，例如，一个或多个其他顶侧电互连器3132可以使第三导电再分配材料3126与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与第一芯片第一源/漏接触区356电接触，例如，一个或多个其他顶侧电互连器3132可以使第三导电再分配材料3126与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与第一芯片栅接触区354电接触。
一个或多个其他顶侧电互连器3132可以使第三导电再分配材料3126与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与形成在第二芯片顶侧358上的一个或多个接触垫电接触，例如，一个或多个其他顶侧电互连器3132可以使第三导电再分配材料3126与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与第二芯片第一源/漏接触区366电接触，例如，一个或多个其他顶侧电互连器3132可以使第三导电再分配材料3126与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与第二芯片栅接触区364电接触。
一个或多个其他顶侧电互连器3132可以使第三导电再分配材料3126与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与形成在第三芯片顶侧378上的一个或多个接触垫3114电接触。
一个或多个其他顶侧电互连器3132可以使第三导电再分配材料3126与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与第一芯片载体顶侧106电接触。一个或多个其他顶侧电互连器3132可以使第三导电再分配材料3126与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与第二芯片载体顶侧114电接触。
可以执行重新结构化，以便选择性地去除第三导电再分配材料3126和/或形成在其他电绝缘材料3124的顶面3128上的一个或多个其他顶侧电互连器3132中的至少一个的区域。
可选地，还可以对第二导电再分配材料398和底侧导电互连器3118执行重新结构化，例如作为并行处理，如果在工艺390中尚未执行的话。
可以选择性去除其他电绝缘材料3124的顶面3128上的沉积金属层。选择性去除可包括例如通过沉积金属的蚀刻，例如通过用于器件互连器再分配的电流沉积Cu的蚀刻，来选择性去除第三导电再分配材料3126以及一个或多个其他顶侧电互连器3132。
选择性去除可以通过光致抗蚀处理执行。例如，可以将光致抗蚀剂沉积（例如层压）在第三导电再分配材料3126和一个或多个其他顶侧导电互连器3132的表面部分上。换句话说，可以将光致抗蚀剂沉积在其他电绝缘材料3124的顶面3128上。可以例如利用激光直接成像LDI或光刻机的掩模工艺来执行光致抗蚀剂的结构化。可以执行显影，以便可以去除光致抗蚀剂的一个或多个部分，从而形成在其他电绝缘材料3124的顶面3128上的第三导电再分配材料3126的一个或多个区域和/或形成在其他电绝缘材料3124的顶面3128上的一个或多个其他顶侧导电互连器3132的一个或多个表面部分可以进行结构化处理，而其他区域可以免受结构化。结构化处理可包括蚀刻处理，蚀刻处理可用于去除形成在其他电绝缘材料3124的顶面3128上的第三导电再分配材料3126的一个或多个区域3134和/或形成在其他电绝缘材料3124的顶面3128上的一个或多个其他顶侧导电互连器3132的一个或多个表面部分3134。
可以执行剥离处理，以便去除任何残留物和剩余的光致抗蚀剂。因此，一个或多个第三导电部分3136可以形成在电绝缘材料124和其他电绝缘材料3124上。一个或多个第三导电部分3136可包括第三导电再分配材料3126以及一个或多个其他顶侧电互连器3132的多个部分。
一个或多个第三导电部分3136可以与一个或多个第一导电部分128电连接，例如，一个或多个第三导电部分3136可以与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与第一芯片第一源/漏接触区356电接触，例如，一个或多个第三导电部分3136可以与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与第一芯片栅接触区354电接触。
一个或多个第三导电部分3136可以与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与形成在第二芯片顶侧358上的一个或多个接触垫电接触，例如，一个或多个第三导电部分3136可以与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与第二芯片第一源/漏接触区366电接触，例如，一个或多个第三导电部分3136可以与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与第二芯片栅接触区364电接触。
一个或多个第三导电部分3136可以与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与形成在第三芯片顶侧378上的一个或多个接触垫3114电接触。
一个或多个第三导电部分3136可以与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与第一芯片载体顶侧106电接触。一个或多个第三导电部分3136可以与第一导电再分配材料396电连接，其中第一导电再分配材料396可以与第二芯片载体顶侧114电接触。
一个或多个第三导电部分3136可以形成在其他电绝缘材料3124上，其中一个或多个第三导电部分3136可以形成在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上并与其电接触。
因此，一个或多个第三导电部分3136可以包括形成在其他电绝缘材料3124的顶面3128上的第三导电再分配材料3136以及一个或多个其他顶侧导电互连器3132的多个部分。
一个或多个第三导电部分3136可以与第一芯片前侧348和第二芯片前侧358中的至少一个电接触并形成在其上。
一个或多个第三导电部分3136可通过其他电绝缘材料3124与一个或多个第一导电部分128电接触。
一个或多个第三导电部分3136中的每一个可通过其他电绝缘材料3124彼此电绝缘，或穿过电绝缘材料3124或在电绝缘材料上彼此电连接，这取决于器件封装件的电路设计。
至少一个电互连器126和至少一个其他电互连器327可通过电绝缘材料124和其他电绝缘材料3124中的至少一个彼此电绝缘。
在420中，层压层3138可以形成在其他电绝缘材料3124的顶面3128上。层压层3138可以形成在一个或多个第三导电部分3136上。层压层3138可以为器件提供电绝缘。层压层3138可以具有从大约5μm至大约500μm范围内的厚度tL，例如从大约15μm至大约150μm。层压层3138可以包括下列一组材料中的至少一种，所述组包括环氧树脂、阻焊剂、漆。
在430中，可以执行电镀处理。镀层3142可以形成在一个或多个第二导电部分132，例如形成在沉积于电绝缘材料124的底面3104上的第二导电再分配材料398上。镀层3142可包括导电层。镀层3142可包括下列一组材料中的至少一种，所述组包括镍金、钯、镍-金NiAu、镍-钯NiPd、镍-钯-金NiPdAu。镀层3142可以通过电镀而沉积，其中镀层3142可以具有从大约100nm至大约50μm范围内的厚度tP，例如从大约1μm至大约10μm。镀层可以沉积在暴露的第二导电部分132上，以便随后焊接到印刷电路板PCB上，其中PCB可包括金属箔，例如Cu箔。
图5示出了根据实施例的芯片装置502。
芯片装置502（例如芯片封装件）可以包括第一芯片载体104，其中第一芯片载体104可以包括第一芯片载体顶侧106和第一芯片载体底侧108。芯片装置502可以包括第二芯片载体112，其中第二芯片载体112可以包括第二芯片载体顶侧114和第二芯片载体底侧116。芯片装置502可以包括与第一芯片载体顶侧106电连接的第一芯片118（例如半导体芯片，例如半导体晶片）以及与第二芯片载体顶侧114电连接的第二芯片122。芯片装置502可以包括被配置为至少部分地环绕第一芯片载体104和第二芯片载体106的电绝缘材料124。芯片装置502可以包括被配置为穿过电绝缘材料124使第一芯片118与第二芯片122电接触的至少一个电互连器126。芯片装置502可以包括形成在电绝缘材料124上的一个或多个第一导电部分128以及一个或多个第二导电部分132，其中一个或多个第一导电部分128可以形成在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上并与其电接触，并且其中一个或多个第二导电部分132可以形成在第一芯片载体底侧108和第二芯片载体底侧116中的至少一个上并与其电接触。
第一芯片118和第二芯片122都可以包括功率半导体芯片。功率半导体芯片可包括下列一组功率半导体器件中的至少一个功率半导体器件，所述组包括：功率晶体管、功率MOS晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅双极晶体管、晶闸管、MOS可控晶闸管、可控硅整流器、功率肖特基二极管、碳化硅二极管、氮化镓器件。
第一芯片118可以通过形成在第一芯片后侧352上的至少一个接触垫357与第一芯片载体顶侧106电连接。第二芯片122可以通过形成在第二芯片后侧362上的至少一个接触垫368与第二芯片载体顶侧114电连接。
芯片装置502还可以包括第三芯片376，第三芯片设置在第一芯片载体104上并与其电绝缘，并通过至少一个其他电互连器327与第一芯片118电连接。
第三芯片376可以包括半导体逻辑芯片。半导体逻辑芯片包括下列一组半导体逻辑器件中的至少一个半导体逻辑器件，所述组包括：专用集成电路ASIC、驱动器、控制器、传感器、存储器。
第三芯片后侧382可以设置在第一芯片载体104上。
第三芯片376可以通过电绝缘介质384与第一芯片载体104电绝缘。电绝缘介质384可以包括下列一组材料中的至少一种，所述组包括：粘合剂、电绝缘粘合剂、环氧树脂、胶水、浆料、粘合箔。
第一芯片载体104可以包括第一引线框载体。第二芯片载体112可以包括第二引线框载体。
第一芯片载体104和第二芯片载体112中的至少一个可以包含下列一组材料中的至少一种，所述一组材料包括：铜、镍、铁、铜合金、镍合金、铁合金。
电绝缘材料124还可以被配置为至少部分地环绕第一芯片118和第二芯片122。
电绝缘材料124还可以被配置为使第一芯片118和第一芯片载体104与第二芯片122和第二芯片载体112电绝缘。
电绝缘材料124可以形成在第一和第二芯片载体顶侧106、114以及第一和第二芯片载体底侧108、116上。
至少一个电互连器126可以被配置为使第一芯片118通过第一芯片载体104与第二芯片122电接触。
至少一个电互连器126可以被配置为使形成在第二芯片前侧358上的一个或多个接触垫364、366与第一芯片载体104电连接。
至少一个电互连器126可以包括下列一组电互连器中的至少一个，所述组包括：电线、导电线、接合线、夹子、导电夹子、电流沉积互连器。
一个或多个第一导电部分128可以与第一芯片前侧348和第二芯片前侧358中的至少一个电接触并形成在其上。
一个或多个第一导电部分128可以与形成在第一芯片前侧348上的一个或多个接触垫354、356以及形成在第二芯片前侧358上的一个或多个接触垫364、366中的至少一个电接触并形成在其上。
芯片装置502还可以包括被配置为至少部分地环绕一个或多个第一导电部分128的其他电绝缘材料3124。
芯片装置502还可以包括形成在其他电绝缘材料3124上的一个或多个第三导电部分3136，其中一个或多个第三导电部分3136可以形成在第一芯片载体顶侧106和第二芯片载体顶侧114中的至少一个上并与其电接触。
一个或多个第三导电部分3136可以与第一芯片前侧348和第二芯片前侧358中的至少一个电接触并形成在其上。
一个或多个第三导电部分3136可以穿过其他电绝缘材料3124与一个或多个第一导电部分128电接触。
电绝缘材料124和其他电绝缘材料3124中的至少一个可以包括下列一组材料中的至少一种，所述组包括：填充或未填充的环氧树脂、预浸渍复合纤维、强化纤维、层压体、模制材料、热固性材料、热塑性材料、填料颗粒、纤维增强层压体、纤维增强聚合物层压体、具有填料颗粒的纤维增强聚合物层压体，例如玻璃纤维、玻璃颗粒及纳米颗粒。
各种实施例提供了用于形成芯片装置的一种或多种工艺，其中这些工艺也可以用于PCB的制造。
各种实施例提供了一种具有增加且因此更高的集成密度的多芯片封装件。
各种实施例提供了一种具有优良热、电器件性能的模块化封装件。
各种实施例提供了一种用于形成多芯片装置的简化制造工艺。
各种实施例提供了一种用于形成芯片装置的工艺，其中可以实现并行处理，即批量器件的制造。
各种实施例提供了一种芯片装置，包括：第一芯片载体，其包括第一芯片载体顶侧和第一芯片载体底侧；第二芯片载体，其包括第二芯片载体顶侧和第二芯片载体底侧；与所述第一芯片载体顶侧电连接的第一芯片；与所述第二芯片载体顶侧电连接的第二芯片；被配置为至少部分地环绕所述第一芯片载体和第二芯片载体的电绝缘材料；被配置为穿过电绝缘材料使所述第一芯片与所述第二芯片电接触的至少一个电互连器；以及形成在所述电绝缘材料上的一个或多个第一导电部分和一个或多个第二导电部分，其中所述一个或多个第一导电部分形成在所述第一芯片载体顶侧和第二芯片载体顶侧中的至少一个上并与其电接触，并且其中所述一个或多个第二导电部分形成在第一芯片载体底侧和第二芯片载体底侧中的至少一个上并与其电接触。
根据实施例，所述第一芯片和所述第二芯片都包括功率半导体芯片。
根据实施例，所述功率半导体芯片包括一组功率半导体器件中的至少一个功率半导体器件，所述组包括：功率晶体管、功率MOS晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅双极晶体管、晶闸管、MOS可控晶闸管、可控硅整流器、功率肖特基二极管、碳化硅二极管、氮化镓器件。
根据实施例，所述第一芯片通过形成在第一芯片后侧上的至少一个接触垫与所述第一芯片载体顶侧电连接；并且其中所述第二芯片通过形成在第二芯片后侧上的至少一个接触垫与所述第二芯片载体顶侧电连接。
根据实施例，所述芯片装置进一步包括第三芯片，该第三芯片设置在所述第一芯片载体上并与其电绝缘，并通过至少一个其他电互连器与所述第一芯片电连接。
根据实施例，所述芯片装置进一步包括被配置为使所述第三芯片与所述第二芯片电连接的至少一个另外的其他电互连器。
根据实施例，所述第三芯片包括半导体逻辑芯片。
根据实施例，所述半导体逻辑芯片包括一组半导体逻辑器件中的至少一个半导体逻辑器件，所述组包括：专用集成电路ASIC、驱动器、控制器、传感器、存储器。
根据实施例，所述第三芯片后侧设置在所述第一芯片载体上。
根据实施例，所述第三芯片通过电绝缘介质与所述第一芯片载体电绝缘，所述电绝缘介质包括下列一组材料中的至少一种，所述组包括：粘合剂、电绝缘粘合剂、环氧树脂、胶水、浆料、粘合箔、电绝缘有机晶圆背面涂层。
根据实施例，所述第一芯片载体包括第一引线框载体；并且所述第二芯片载体包括第二引线框载体。
根据实施例，所述第一芯片载体和第二芯片载体中的至少一个包括下列一组材料中的至少一种，所述一组材料包括：铜、镍、铁、铜合金、镍合金、铁合金。
根据实施例，所述电绝缘材料进一步被配置为至少部分地环绕所述第一芯片和所述第二芯片。
根据实施例，所述电绝缘材料进一步被配置为使所述第一芯片和第一芯片载体与所述第二芯片和第二芯片载体电绝缘。
根据实施例，所述电绝缘材料形成在所述第一和第二芯片载体顶侧以及所述第一和第二芯片载体底侧上。
根据实施例，所述至少一个电互连器被配置为通过第一芯片载体使所述第一芯片与所述第二芯片电接触。
根据实施例，所述至少一个电互连器被配置为使形成在第二芯片前侧上的一个或多个接触垫与所述第一芯片载体电连接。
根据实施例，所述至少一个电互连器包括下列一组电互连器中的至少一个，所述组包括：电线、导电线、接合线、夹子、导电夹子、电流沉积互连器。
根据实施例，所述一个或多个第一导电部分与第一芯片前侧和第二芯片前侧中的至少一个电接触并形成在其上。
根据实施例，所述一个或多个第一导电部分与下列项中的至少一个电接触并形成在其上：形成在第一芯片前侧上的一个或多个接触垫、以及形成在第二芯片前侧上的一个或多个接触垫。
根据实施例，所述芯片装置进一步包括被配置为至少部分地环绕一个或多个第一导电部分的其他电绝缘材料。
根据实施例，所述芯片装置进一步包括：形成在所述其他电绝缘材料上的一个或多个第三导电部分，其中所述一个或多个第三导电部分形成在所述第一芯片载体顶侧和第二芯片载体顶侧中的至少一个上并与其电接触。
根据实施例，所述一个或多个第三导电部分与第一芯片前侧和第二芯片前侧中的至少一个电接触并形成在其上。
根据实施例，所述一个或多个第三导电部分穿过其他电绝缘材料与一个或多个第一导电部分电接触。
根据实施例，所述电绝缘材料包括下列一组材料中的至少一种，所述组包括：填充或未填充的环氧树脂、预浸渍复合纤维、强化纤维、层压体、模制材料、热固性材料、热塑性材料、填料颗粒、纤维增强层压体、纤维增强聚合物层压体、具有填料颗粒的纤维增强聚合物层压体。
根据实施例，所述芯片装置进一步包括形成在所述一个或多个第二导电部分上的导电镀层。
各种实施例提供了一种形成芯片装置的方法，所述方法包括：使第一芯片与第一芯片载体顶侧电连接，其中所述第一芯片载体包括第一芯片载体顶侧和第一芯片载体底侧；使第二芯片与第二芯片载体顶侧电连接，其中所述第二芯片载体包括第二芯片载体顶侧和第二芯片载体底侧；利用电绝缘材料至少部分地环绕所述第一芯片载体和第二芯片载体；形成至少一个电互连器，以便穿过电绝缘材料使所述第一芯片与所述第二芯片电接触；在所述电绝缘材料上形成一个或多个第一导电部分和一个或多个第二导电部分，其中在所述电绝缘材料上形成一个或多个第一导电部分和一个或多个第二导电部分包括：在所述第一芯片载体顶侧和第二芯片载体顶侧中的至少一个上形成一个或多个第一导电部分并使一个或多个第一导电部分与所述第一芯片载体顶侧和第二芯片载体顶侧中的所述至少一个电接触，以及在所述第一芯片载体底侧和第二芯片载体底侧中的至少一个上形成一个或多个第二导电部分并使一个或多个第一导电部分与所述第一芯片载体底侧和第二芯片载体底侧中的所述至少一个电接触。
根据实施例，所述方法进一步包括：设置第三芯片并使所述第三芯片与所述第一芯片载体电绝缘，并通过至少一个其他电互连器使所述第三芯片与所述第一芯片电连接；以及进一步形成至少一个另外的其他电互连器，以便穿过电绝缘材料使所述第三芯片与所述第二芯片电接触。
根据实施例，所述方法进一步包括：形成一个或多个第一导电部分和一个或多个第二导电部分包括通过电流沉积法形成一个或多个第一导电部分和一个或多个第二导电部分；以及将导电镀层沉积在一个或多个第二导电部分上。
尽管已参照具体实施例具体示出并描述了本发明，但本领域技术人员应理解，在不背离如所附权利要求所定义的本发明的精神和范围的情况下，在本发明中，可以对形式和细节进行各种改变。因此，本发明的范围由所附权利要求来指出，并且旨在覆盖落在权利要求的等效物的含义和范围内的所有改变。

Claims (37)

1.一种芯片装置，包括：
第一芯片载体，其包括第一芯片载体顶侧和第一芯片载体底侧；
第二芯片载体，其包括第二芯片载体顶侧和第二芯片载体底侧；
第一芯片，与所述第一芯片载体顶侧电连接；
第二芯片，与所述第二芯片载体顶侧电连接；
电绝缘材料，被配置为至少部分地环绕所述第一芯片载体和所述第二芯片载体；
至少一个电互连器，被配置为穿过所述电绝缘材料使所述第一芯片与所述第二芯片电接触；以及
一个或多个第一导电部分和一个或多个第二导电部分，形成在所述电绝缘材料上，
其中，所述一个或多个第一导电部分形成在所述第一芯片载体顶侧和所述第二芯片载体顶侧中的至少一个上并与其电接触，并且其中，所述一个或多个第二导电部分形成在所述第一芯片载体底侧和所述第二芯片载体底侧中的至少一个上并与其电接触。
2.根据权利要求1所述的芯片装置，
其中，所述第一芯片和所述第二芯片均包括功率半导体芯片。
3.根据权利要求2所述的芯片装置，
其中，所述功率半导体芯片包括一组功率半导体器件中的至少一个功率半导体器件，所述组包括：功率晶体管晶闸管、可控硅整流器、功率肖特基二极管、碳化硅二极管、氮化镓器件。
4.根据权利要求3所述的芯片装置，
其中，所述功率晶体管包括：功率双极晶体管、或功率场效应晶体管；所述晶闸管包括：MOS可控晶闸管。
5.根据权利要求4所述的芯片装置，
其中，所述功率双极晶体管包括：功率绝缘栅双极晶体管。
6.根据权利要求1所述的芯片装置，
其中，所述第一芯片通过形成在第一芯片后侧上的至少一个接触垫与所述第一芯片载体顶侧电连接；并且
其中，所述第二芯片通过形成在第二芯片后侧上的至少一个接触垫与所述第二芯片载体顶侧电连接。
7.根据权利要求1所述的芯片装置，进一步包括：
第三芯片，其设置在所述第一芯片载体上并与其电绝缘，并通过至少一个其他电互连器与所述第一芯片电连接。
8.根据权利要求7所述的芯片装置，进一步包括：
至少一个另外的其他电互连器，配置为使所述第三芯片与所述第二芯片电连接。
9.根据权利要求7所述的芯片装置，
其中，所述第三芯片包括半导体逻辑芯片。
10.根据权利要求9所述的芯片装置，
其中，所述半导体逻辑芯片包括一组半导体逻辑器件中的至少一个半导体逻辑器件，所述组包括：专用集成电路ASIC、驱动器、控制器、传感器、存储器。
11.根据权利要求7所述的芯片装置，
其中，所述第三芯片后侧设置在所述第一芯片载体上。
12.根据权利要求7所述的芯片装置，
其中，所述第三芯片通过电绝缘介质与所述第一芯片载体电绝缘，所述电绝缘介质包含下列一组材料中的至少一种，所述组包括：粘合剂、粘合箔、电绝缘有机晶圆背面涂层。
13.根据权利要求12所述的芯片装置，
其中，所述粘合剂包括：环氧树脂或胶水。
14.根据权利要求1所述的芯片装置，
其中，所述第一芯片载体包括第一引线框载体；并且
其中，所述第二芯片载体包括第二引线框载体。
15.根据权利要求1所述的芯片装置，
其中，所述第一芯片载体和第二芯片载体中的至少一个包含下列一组材料中的至少一种，所述一组材料包括：铜、镍、铁、铜合金、镍合金、铁合金。
16.根据权利要求1所述的芯片装置，
其中，所述电绝缘材料进一步被配置为至少部分地环绕所述第一芯片和所述第二芯片。
17.根据权利要求1所述的芯片装置，
其中，所述电绝缘材料进一步被配置为使所述第一芯片和所述第一芯片载体与所述第二芯片和所述第二芯片载体电绝缘。
18.根据权利要求1所述的芯片装置，
其中，所述电绝缘材料形成在所述第一和第二芯片载体顶侧以及所述第一和第二芯片载体底侧上。
19.根据权利要求1所述的芯片装置，
其中，所述至少一个电互连器被配置为使所述第一芯片通过所述第一芯片载体与所述第二芯片电接触。
20.根据权利要求1所述的芯片装置，
其中，所述至少一个电互连器被配置为使形成在第二芯片前侧上的一个或多个接触垫与所述第一芯片载体电连接。
21.根据权利要求1所述的芯片装置，
其中，所述至少一个电互连器包括下列一组电互连器中的至少一个，所述组包括：导电线、导电夹子、电流沉积互连器。
22.根据权利要求21所述的芯片装置，
其中，所述导电线包括：接合线。
23.根据权利要求1所述的芯片装置，
其中，所述一个或多个第一导电部分与第一芯片前侧和第二芯片前侧中的至少一个电接触并形成在其上。
24.根据权利要求21所述的芯片装置，
其中，所述一个或多个第一导电部分与形成在第一芯片前侧上的一个或多个接触垫以及形成在第二芯片前侧上的一个或多个接触垫中的至少一个电接触并形成在其上。
25.根据权利要求1所述的芯片装置，进一步包括：
其他电绝缘材料，被配置为至少部分地环绕一个或多个第一导电部分。
26.根据权利要求25所述的芯片装置，进一步包括：
一个或多个第三导电部分，形成在所述其他电绝缘材料上，
其中，所述一个或多个第三导电部分形成在所述第一芯片载体顶侧和所述第二芯片载体顶侧中的至少一个上并与其电接触。
27.根据权利要求26所述的芯片装置，
其中，所述一个或多个第三导电部分与第一芯片前侧和第二芯片前侧中的至少一个电接触并形成在其上。
28.根据权利要求26所述的芯片装置，
其中，所述一个或多个第三导电部分穿过所述其他电绝缘材料与一个或多个第一导电部分电接触。
29.根据权利要求1所述的芯片装置，
其中，所述电绝缘材料包括下列一组材料中的至少一种，所述组包括：预浸渍复合纤维、强化纤维、层压体、模制材料、填料颗粒。
30.根据权利要求29所述的芯片装置，
其中，所述层压体包括：纤维增强层压体；所述模制材料包括：热固性材料、热塑性材料。
31.根据权利要求30所述的芯片装置，
其中，纤维增强层压体包括：纤维增强聚合物层压体。
32.根据权利要求31所述的芯片装置，
其中，所述纤维增强聚合物层压体包括：具有填料颗粒的纤维增强聚合物层压体；所述热固性材料包括：环氧树脂。
33.根据权利要求1所述的芯片装置，进一步包括：
导电镀层，形成在所述一个或多个第二导电部分上。
34.根据权利要求4所述的芯片装置，
其中，所述功率场效应晶体管包括：功率MOS晶体管。
35.一种形成芯片装置的方法，所述方法包括：
使第一芯片与第一芯片载体顶侧电连接，其中所述第一芯片载体包括第一芯片载体顶侧和第一芯片载体底侧；
使第二芯片与第二芯片载体顶侧电连接，其中所述第二芯片载体包括第二芯片载体顶侧和第二芯片载体底侧；
利用电绝缘材料至少部分地环绕所述第一芯片载体和所述第二芯片载体；
形成至少一个电互连器，以便穿过所述电绝缘材料使所述第一芯片与所述第二芯片电接触；
在所述电绝缘材料上形成一个或多个第一导电部分和一个或多个第二导电部分，
其中，在所述电绝缘材料上形成一个或多个第一导电部分和一个或多个第二导电部分包括：
在所述第一芯片载体顶侧和第二芯片载体顶侧中的至少一个上形成所述一个或多个第一导电部分并使所述一个或多个第一导电部分与所述第一芯片载体顶侧和第二芯片载体顶侧中的所述至少一个电接触；以及
在所述第一芯片载体底侧和第二芯片载体底侧中的至少一个上形成所述一个或多个第二导电部分并使所述一个或多个第二导电部分与所述第一芯片载体底侧和第二芯片载体底侧中的所述至少一个电接触。
36.根据权利要求35所述的方法，进一步包括：
设置第三芯片并使所述第三芯片与所述第一芯片载体电绝缘，并通过至少一个其他电互连器使所述第三芯片与所述第一芯片电连接；以及
进一步形成至少一个另外的其他电互连器，以便穿过所述电绝缘材料使所述第三芯片与所述第二芯片电接触。
37.根据权利要求35所述的方法，进一步包括：
形成一个或多个第一导电部分和一个或多个第二导电部分包括通过电流沉积法形成一个或多个第一导电部分和一个或多个第二导电部分；以及
将导电镀层沉积在所述一个或多个第二导电部分上。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8916968B2 (en) * 2012-03-27 2014-12-23 Infineon Technologies Ag Multichip power semiconductor device
US8648473B2 (en) * 2012-03-27 2014-02-11 Infineon Technologies Ag Chip arrangement and a method for forming a chip arrangement
US9064869B2 (en) 2013-08-23 2015-06-23 Infineon Technologies Ag Semiconductor module and a method for fabrication thereof by extended embedding technologies
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
US9349680B2 (en) 2014-01-05 2016-05-24 Infineon Technologies Austria Ag Chip arrangement and method of manufacturing the same
US9437516B2 (en) * 2014-01-07 2016-09-06 Infineon Technologies Austria Ag Chip-embedded packages with backside die connection
DE102014104013A1 (de) * 2014-03-24 2015-09-24 Infineon Technologies Austria Ag Leistungshalbleiterbauteil
US9355942B2 (en) * 2014-05-15 2016-05-31 Texas Instruments Incorporated Gang clips having distributed-function tie bars
US9673170B2 (en) 2014-08-05 2017-06-06 Infineon Technologies Ag Batch process for connecting chips to a carrier
US9681558B2 (en) 2014-08-12 2017-06-13 Infineon Technologies Ag Module with integrated power electronic circuitry and logic circuitry
DE102014114520B4 (de) * 2014-10-07 2020-03-05 Infineon Technologies Austria Ag Ein elektronisches Modul mit mehreren Einkapselungsschichten und ein Verfahren zu dessen Herstellung
US10211158B2 (en) 2014-10-31 2019-02-19 Infineon Technologies Ag Power semiconductor module having a direct copper bonded substrate and an integrated passive component, and an integrated power module
DE102015101440B4 (de) * 2015-02-02 2021-05-06 Infineon Technologies Ag Halbleiterbauelement mit unter dem Package angeordnetem Chip und Verfahren zur Montage desselben auf einer Anwendungsplatine
JP6862087B2 (ja) * 2015-12-11 2021-04-21 株式会社アムコー・テクノロジー・ジャパン 配線基板、配線基板を有する半導体パッケージ、およびその製造方法
TWI603456B (zh) * 2016-09-30 2017-10-21 矽品精密工業股份有限公司 電子封裝結構及其製法
CN109830470B (zh) * 2017-11-23 2023-11-24 比亚迪半导体股份有限公司 智能功率模块
EP3591346B1 (de) * 2018-07-02 2020-11-11 Dr. Johannes Heidenhain GmbH Verfahren zur herstellung einer lichtquelle für eine sensoreinheit einer positionsmesseinrichtung sowie eine positionsmesseinrichtung
EP3591345B1 (de) * 2018-07-02 2020-11-11 Dr. Johannes Heidenhain GmbH Verfahren zur herstellung einer lichtquelle für eine sensoreinheit einer positionsmesseinrichtung sowie eine positionsmesseinrichtung
US11114410B2 (en) 2019-11-27 2021-09-07 International Business Machines Corporation Multi-chip package structures formed by joining chips to pre-positioned chip interconnect bridge devices
US20210225783A1 (en) * 2020-01-16 2021-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor device package and the method of manufacturing the same
DE102020215388A1 (de) * 2020-12-04 2022-06-09 First Sensor AG Chipmodul, Verwendung des Chipmoduls, Prüfanordnung sowie Prüfverfahren

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200520115A (en) * 2003-12-09 2005-06-16 Advanced Semiconductor Eng Packaging method of multi-chip module
CN1675765A (zh) * 2002-07-15 2005-09-28 国际整流器公司 高功率mcm封装
CN101136395A (zh) * 2006-08-30 2008-03-05 株式会社电装 包括两片带有多个电子元件的衬底的功率电子封装件
CN101162716A (zh) * 2006-10-11 2008-04-16 新光电气工业株式会社 具有内置式电子元件的基板及其制造方法
JP2008166821A (ja) * 2006-12-29 2008-07-17 Advanced Chip Engineering Technology Inc Ｒｆモジュールパッケージ及びその形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6137165A (en) 1999-06-25 2000-10-24 International Rectifier Corp. Hybrid package including a power MOSFET die and a control and protection circuit die with a smaller sense MOSFET
US20060001145A1 (en) * 2004-07-03 2006-01-05 Aptos Corporation Wafer level mounting frame with passive components integration for ball grid array packaging
US7227198B2 (en) 2004-08-11 2007-06-05 International Rectifier Corporation Half-bridge package
DE102006049949B3 (de) 2006-10-19 2008-05-15 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips auf unterschiedlichen Versorgungspotentialen und Verfahren zur Herstelllung desselben
US20080136002A1 (en) * 2006-12-07 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
WO2009020467A1 (en) * 2007-08-07 2009-02-12 Skyworks Solutions, Inc. Near chip scale package integration process
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8120158B2 (en) 2009-11-10 2012-02-21 Infineon Technologies Ag Laminate electronic device
US8664043B2 (en) 2009-12-01 2014-03-04 Infineon Technologies Ag Method of manufacturing a laminate electronic device including separating a carrier into a plurality of parts
KR101855294B1 (ko) * 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
US8648473B2 (en) * 2012-03-27 2014-02-11 Infineon Technologies Ag Chip arrangement and a method for forming a chip arrangement

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1675765A (zh) * 2002-07-15 2005-09-28 国际整流器公司 高功率mcm封装
TW200520115A (en) * 2003-12-09 2005-06-16 Advanced Semiconductor Eng Packaging method of multi-chip module
CN101136395A (zh) * 2006-08-30 2008-03-05 株式会社电装 包括两片带有多个电子元件的衬底的功率电子封装件
CN101162716A (zh) * 2006-10-11 2008-04-16 新光电气工业株式会社 具有内置式电子元件的基板及其制造方法
JP2008166821A (ja) * 2006-12-29 2008-07-17 Advanced Chip Engineering Technology Inc Ｒｆモジュールパッケージ及びその形成方法

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