KR20190003930A - 브레이징된 전기 전도성 층을 포함하는 칩 캐리어를 구비한 몰딩된 패키지 - Google Patents

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볼프람 하블
안젤라 케슬러
마르크 파비에르
안톤 푸가초우
찰스 림베르트-리비에르
마이클 시엘라프
마르코 소브코위아크
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인피니언 테크놀로지스 아게
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45565—Single coating layer
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/45617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45624—Aluminium (Al) as principal constituent
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    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract

칩 캐리어(102)와, 이 칩 캐리어(102) 상에 장착된 적어도 하나의 전자 칩(104)과, 적어도 하나의 전자 칩(104)에 전기적으로 결합된 전기 전도성 접촉 구조(106)와, 전기 전도성 접촉 구조(106)의 일부, 그리고 칩 캐리어(102) 및 적어도 하나의 전자 칩(104)의 적어도 일부를 캡슐화하는 몰드-타입 인캡슐런트(108)를 포함하는 패키지(100)가 제공되는데, 칩 캐리어(102)는, 자신의 맞은편 주 표면들(opposing main surfaces) 상에서 적어도 부분적으로 제각기의 브레이징된 전기 전도성 층(124,126)으로 피복된 열 전도성 및 전기 절연성 코어(122)를 포함한다.

Description

브레이징된 전기 전도성 층을 포함하는 칩 캐리어를 구비한 몰딩된 패키지{MOLDED PACKAGE WITH CHIP CARRIER COMPRISING BRAZED ELECTRICALLY CONDUCTIVE LAYERS}
본 발명은 패키지, 전자 장치, 패키지를 제조하는 방법 및 사용 방법에 관한 것이다.
전자 부품, 특히 전자 칩을 위한 몰드 구조와 같은 인캡슐런트 재료는 패키지가 더 이상 부품의 성능을 크게 저해하지 않는 수준까지 진화하였다. 패키지 제작 동안 전자 부품을 캡슐화하면 이들 부품을 환경으로부터 보호할 수 있다.
통상적으로, 하나 이상의 칩이 장착되고, 이어서 몰드 화합물로 캡슐화되는 칩 캐리어로서 직접 구리 본딩(Direct Copper Bonding: DCB) 기판이 사용되었다. DCB 기판은, 자신 상에 2개의 얇은 구리층을 갖는 세라믹 코어로 구성된다. DCB 기술에서, 구리층은 공융 방법(eutectic method)에 의해, 즉 단순히 구리층을 세라믹 코어의 주 표면 위에 올려놓고 구리의 융점보다 약간 아래로(예를 들어, 약 1065°C의 온도로) 가열함으로써 세라믹 코어에 연결된다. 그 결과, 구리층은 세라믹 코어에 직접 연결된다. 그에 따라 형성된 패키지는 적절한 열 성능뿐만 아니라, 전기적 및 기계적 신뢰성 측면에서도 적절한 성능을 보여준다.
그러나, 패키지의 열 성능뿐만 아니라 전기적 및 기계적 신뢰성을 더욱 향상시킬 여지가 여전히 있다.
적절한 열 성능을 갖는 기계적으로 및 전기적으로 신뢰할 수 있는 패키지가 필요할 수 있다.
예시적인 실시예에 따르면, 칩 캐리어와, 이 칩 캐리어 상에 장착된 적어도 하나의 전자 칩과, 적어도 하나의 전자 칩에 전기적으로 결합된 전기 전도성 접촉 구조와, 전기 전도성 접촉 구조의 일부, 그리고 칩 캐리어 및 적어도 하나의 전자 칩의 적어도 일부를 캡슐화하는 몰드-타입 인캡슐런트를 포함하는 패키지가 제공되는데, 칩 캐리어는, 자신의 반대편 주 표면들(opposing main surfaces) 상에서 적어도 부분적으로 제각기의 브레이징된(brazed)(즉, 브레이징에 의해 형성된) 전기 전도성 층으로 피복된 열 전도성 및 전기 절연성 코어를 포함한다.
다른 예시적인 실시예에 따르면, 열 전도성 및 전기 절연성 코어를 포함하는 칩 캐리어- 열 전도성 및 전기 절연성 코어는 자신의 반대편 주 표면 상에서 적어도 부분적으로 제각기의 브레이징된 전기 전도성 층으로 피복됨 -(특히, 활성 금속 브레이징된(AMB) 기판)과, 칩 캐리어 상에 장착된(특히 소결된) 적어도 하나의 전자 칩과, 몰딩 동안 몰드 플래시(mold flash)를 방지하기 위해 칩 캐리어를 몰드 도구를 향해 누르기 위한 터치다운 영역으로 구성된 적어도 하나의 다운홀더 섹션(특히, 적어도 3개의 다운홀더 섹션)을 포함하는 (특히 리드프레임 타입의) 전기 전도성 접촉 구조를 포함하는 포함하는 패키지가 제공된다.
또 다른 예시적인 실시예에 따르면, 전술한 특징들을 갖는 둘 이상의 (특히, 상호연결된) 패키지를 포함하는 전자 장치가 제공된다(특히 패키지들 중 하나의 전원 단자들 중 하나는 패키지들 중 다른 하나의 전원 단자들 중 하나에 전기적으로 연결될 수 있다).
또 다른 예시적인 실시예에 따르면, 패키지를 제조하는 방법이 제공되는데, 이 방법은 열 전도성 및 전기 절연성 코어의 반대편의 주 표면들 각각 상에 각각의 전기 전도성 층을 브레이징하여 상기 주 표면들 상에서 적어도 부분적으로 각각의 전기 전도성 층으로 열 전도성 및 전기 절연성 코어를 피복함으로써 칩 캐리어를 형성하는 단계와, 칩 캐리어 상에 적어도 하나의 전자 칩을 장착하는 단계와, 전기 전도성 접촉 구조를 적어도 하나의 전자 칩에 전기적으로 연결하는 단계와, 전기 전도성 접촉 구조의 일부, 그리고 칩 캐리어 및 적어도 하나의 전자 칩의 적어도 일부를 몰드 타입 인캡슐런트로 캡슐화하는 단계를 포함한다.
또 다른 예시적인 실시예에 따르면, 전술한 특징들을 갖는 패키지 또는 전술한 특징들을 갖는 전자 장치는 자동차 애플리케이션에, 특히 차량의 동력 전달 장치(power train)에, 보다 구체적으로는 차량의 동력 전달 장치 내의 인버터로서 사용된다.
예시적인 실시예에 따르면, 몰딩에 의해 캡슐화되는 패키지가 제공되는데, 이 패키지는 전기 전도성 층들과 이들 사이의 열 전도성 및 전기 절연성 코어를 갖는 칩 캐리어를 구비하고, 전술한 코어와 층들은 브레이징에 의해 연결된다. (공융 방법 또는 솔더링에 의해서보다) 브레이징을 통해 전기 전도성 층과 열 전도성 및 전기 절연성 코어 간에 연결을 구축하면, 패키지의 전기 신뢰성이 크게 개선될 수 있는 한편 동시에 확연한 열 확산 역량 및 높은 기계적 완결성을 갖는 패키지를 얻을 수 있다. 패키지의 개선된 전기 신뢰성은, 열 전도성 및 전기 절연성 코어 상에 전기 전도성 층을 브레이징함으로써 전기 전도성 층과 열 전도성 및 전기 절연성 코어 간의 계면에 공동 또는 빈 공간이 형성되는 경향이 크게 줄어들 수 있다는 사실로부터 얻어진다. 통상적으로, 이러한 공동은 부분적 방전의 매우 교란적인 현상으로 인해 전기적 신뢰도를 제한한다. 부분 방전 현상은 두 개의 전도체 사이의 공간을 이어주지 않는 고전압 스트레스 하의 전기 절연의 작은 부분의 국부적인 유전 파괴로서 표현될 수 있다. 전기 전도성 층을 열 전도성 및 전기 절연성 코어 상에 브레이징하여 패키지 내의 부분적 방전을 억제함으로써, 예시적인 실시예에 따른 패키지는 특히 고전압 애플리케이션(특히, 전차(traction))에 적절하다. 동시에, 브레이징된 구성요소를 갖는 칩 캐리어는 박리 위험없이 몰딩을 통해 캡슐화될 수 있어, 고도의 기계적 완결성을 또한 달성할 수 있음이 판명되었다. 또한, 브레이징되고 따라서 실질적으로 공극이 없는 구성요소를 갖는 전술한 칩 캐리어는 패키지의 동작 동안 하나 이상의 전자 칩에 의해 생성된 대량의 열을 제거할 수 있다. 전술한 장점들은 패키지를 자동차 애플리케이션을 위해, 예를 들어 전기로 구동되는 차량에서 전원 패키지로서 구현하는 경우 특히 두드러진다.
추가의 예시적인 실시예에 대한 설명
본 출원에서, "패키지"라는 용어는 특히 적어도 하나의 외부 전기 접점을 갖는 적어도 하나의 부분적으로 또는 완전히 캡슐화된 전자 칩을 나타낼 수 있다.
본 출원에서, "전자 칩"이라는 용어는 특히 전자 기능을 제공하는 칩(특히, 반도체 칩)을 나타낼 수 있다. 전자 칩은 능동 전자 부품일 수 있다. 일 실시예에서, 전자 칩은 제어기 칩, 프로세서 칩, 메모리 칩, 센서 칩 또는 MEMS(micro-electromechanical system)로서 구성된다. 다른 실시예에서, 전자 칩은 전원 반도체 칩으로서 구성될 수도 있다. 따라서, 전자 칩(예를 들어, 반도체 칩)은 예를 들어 자동차 분야에서 전원 애플리케이션용으로 사용될 수 있고, 예를 들어 적어도 하나의 집적된 절연 게이트 바이폴라 트랜지스터(IGBT) 및/또는 다른 타입의 적어도 하나의 트랜지스터(예를 들어, MOSFET, JFET 등) 및/또는 적어도 하나의 집적 다이오드를 구비할 수 있다. 이러한 집적 회로 소자는 예를 들어 실리콘 기술로 제조될 수 있거나 또는 와이드 밴드갭 반도체(예를 들어, 실리콘 카바이드, 질화 갈륨 또는 실리콘 상 질화 갈륨)에 기초하여 만들어질 수 있다. 반도체 전원 칩은 하나 이상의 전계효과 트랜지스터, 다이오드, 인버터 회로, 하프 브리지, 풀 브리지, 드라이버, 논리 회로, 추가 장치 등을 포함할 수 있다. 전자 칩은 아무것도 없는 다이(naked die)이거나 또는 이미 패키징되거나 캡슐화된 것일 수 있다.
본 출원에서, "인캡슐런트(encapsulant)"라는 용어는 특히, 기계적 보호, 전기 절연, 및 선택적으로는 동작 동안에 열 제거에 대한 기여를 제공하기 위해 전자 칩 및 칩 캐리어의 일부를 둘러싸는 실질적으로 전기적으로 절연성이고 바람직하게는 열 전도성인 물질을 나타낼 수 있다. 이러한 인캡슐런트는 예를 들어 몰드 화합물일 수 있다.
본 출원에서, "몰드-타입 인캡슐런트"라는 용어는 특히, 전자 칩, 칩 캐리어 및 전기 전도성 접촉 구조의 적어도 일부 주위에 액상 상태 또는 점성 상태로 도포될 수 있고 그런 다음 고체의 전기 절연 캡슐화를 형성하도록 경화되거나 딱딱해질 수 있는 물질(플라스틱 물질, 특히 수지 기반 물질, 보다 구체적으로는 에폭시 수지 기반 물질일 수 있음)을 나타낼 수 있다. 액상 또는 점성의 몰드 물질이 원하지 않는 영역으로 흘러들어가는 것을 막기 위해, 몰드 물질은 몰드 물질을 경화시키거나 또는 딱딱하게 만든 후에만 제거되는 몰드 도구 사이에 공급될 수 있다.
본 출원에서, "브레이징"이라는 용어는 특히, 2개 이상의 항목(이들 중 적어도 하나는 금속 재료임)이 필러 재료(filler material)를 녹여 이를 접합부(joint) 내로 흘려보냄으로써 함께 접합되는 물질 접합 프로세스를 나타낼 수 있는데, 필러 재료는 인접한 재료보다 낮은 융점을 갖는다. 브레이징은 작업물을 녹이는 것을 포함하지 않는 점에서 용접(welding)과는 다르며, 또한 더 높은 온도(특히, 적어도 600°C)를 사용하면서도 솔더링에서보다 훨씬 밀착된 부분(much more closely fitted part)을 요구한다는 점에서 솔더링과도 다르다. 브레이징 동안, 필러 재료는 모세관 작용에 의해 밀착된 부분 사이의 갭 내로 유입되어 공극을 남기지 않고 이 갭을 사실상 완전하게 채운다. 은과 같은 금속 요소가 필러 재료로서 사용될 수 있다. 의도한 사용 또는 적용 방법에 따라 다양한 합금이 또한 필러 재료 또는 브레이징 구조로서 사용될 수 있다. 특정 애플리케이션을 위한 필러 재료는 연결될 물질을 적실 수 있고 연결될 물질보다 낮은 온도에 녹을 수 있는 능력에 기초하여 선택될 수 있다. 이러한 합금 타입의 필러 재료에 대한 예는 구리-은, 구리-아연, 구리-주석 또는 금-은이다.
이하, 패키지, 장치 및 방법의 추가의 실시예가 설명될 것이다.
일 실시예에서, 전기 전도성 층들 중 적어도 하나는 열 전도성 및 전기 절연성 코어의 두께보다 큰 두께를 갖는다. 브레이징을 통해 칩 캐리어를 제조함으로써, 매우 두꺼운 전기 전도성 층(특히 구리 시트)을 제공하는 것이 가능해진다. 전기 전도성 층들의 개개의 두께는 열 전도성 및 전기 절연성 코어의 두께보다 훨씬 클 수 있다. 결과적으로, 더 큰 부피의 높은 열 전도성의 구리 재료가 제공될 수 있기 때문에, 전체적으로 칩 캐리어의 열 제거 성능은 상당히 개선될 수 있다. 이러한 개선된 열 확산 능력으로 인해, 더 높은 전류 값으로 패키지를 작동시킬 수도 있다.
일 실시예에서, 전기 전도성 층들 중 적어도 하나는 0.4mm 초과, 특히 0.5 mm 초과, 보다 구체적으로는 0.6 mm 초과의 두께를 갖는다. 전기 전도성 층, 특히 구리 시트는 공융 방법보다는 브레이징에 의해 열 전도성 및 전기 절연성 코어에 연결될 때 0.8 mm 초과의 두께를 가질 수도 있다. 이와 대조적으로, 열 전도성 및 전기 절연성 코어는 0.4 mm 미만, 특히 0.35 mm 미만의 두께를 갖는 층일 수 있다. 열 전도성 및 전기 절연성 코어는 0.3 mm 미만의 층 두께를 가질 수도 있다.
실시예에서, 전기 전도성 층들 중 적어도 하나는 금속층, 특히 구리 층 또는 구리를 포함하는 합금이다. 구리는 높은 열 전도성을 가지며 몰드 재료에 잘 부착된다.
실시예에서, 열 전도성 및 전기 절연성 코어는 세라믹 코어이다. 따라서, 신뢰할 수 있는 전기 절연성과 높은 열 전도율을 함께 갖는 세라믹 재료가 칩 캐리어의 중앙에 구현될 수 있다. 예를 들어, 이러한 세라믹 코어는 질화규소 코어일 수 있다. 코어용의 다른 적절한 세라믹 재료는 질화 알루미늄 또는 산화 알루미늄이다. 특히, 열 전도성 및 전기 절연성 본체는 적어도 20 W/mK의 열 전도율을 갖는 재료로 이루어질 수 있다. 예를 들어, 열 전도성 및 전기 절연성 본체의 열전도율은 20W/mK 내지 200W/mK의 범위일 수 있다.
실시예에서, 패키지는 열 전도성 및 전기 절연성 코어와 전기 전도성 층들 간의 층 또는 패드로서, 특히 은을 포함하거나 은으로 구성된 브레이징 구조 또는 필러 재료를 포함한다. 이러한 브레이징 패드는 열 전도성 및 전기 절연성 코어를 브레이징을 통해 전기 전도성 층들 중 각각에 상호연결하도록 구성된 필러 재료로 구성될 수 있다. 예를 들어, 브레이징 구조는 은 또는 은 합금을 포함할 수 있다. 브레이징 구조는 금속 페이스트(metallic paste)로 이루어질 수 있다.
실시예에서, 칩 캐리어는 활성 금속 브레이징된(AMB) 기판이다. 활성 금속 브레이징은 금속을 세라믹에 접합시킬 수 있는 형태의 브레이징으로서 표현될 수 있다. 따라서, 활성 금속 브레이징된(AMB) 기판은 순수 구리가 고온의 진공 브레이징 공정을 통해 브레이징되는 세라믹 절연체(특히, Si3N4, 즉, 실리콘 질화물)로 이루어진 코어를 포함할 수 있다. AMB 기판의 사용은 높은 신뢰성, 열 발산, 및 부분 방전에 대한 안전한 보호가 요구되는 자동차 애플리케이션, 전차 및 고전압 DC 변속기 분야에서 특히 중요한 이점을 제공한다. 두꺼운 구리 층(0.8mm 이상)에 의해 제공되는 높은 열용량 및 열 확산뿐 아니라 실리콘 질화물의 높은 열 전도율(90W/mK)로 인해 AMB 기판은 고전력 전자 장치 응용 분야에 매우 적합하다. AMB 기판은 상대적으로 얇은 실리콘 질화물 세라믹스 상에 매우 두꺼운 구리 금속을 형성하는 것을 가능하게 하는데 이는 매우 높은 전류 용량 및 매우 양호한 열 분산을 제공한다.
실시예에서, 인캡슐런트와 접촉하는 칩 캐리어의 표면의 적어도 일부는 접착 촉진 표면을 갖는다. 칩 캐리어의 표면, 또는 적어도 몰드 타입 인캡슐란트와 접촉하는 칩 캐리어의 적어도 일부 표면이 몰드 타입 인캡슐런트와의 접착을 촉진하도록 구체적으로 적응되는 경우, 패키지의 박리 위험이 추가로 감소될 수 있고, 패키지의 기계적 완결성이 더욱 개선될 수 있다. 특히, 캡슐화 내부의 전기 전도성 층의 표면은 접착력을 증가시키기 위해 구체적으로 처리될 수 있다.
예를 들어, 접착 촉진 표면은 거친 표면을 포함한다. 캡슐화전에 표면을 거칠게 하는 것은 각각의 전기 전도성 층과 인캡슐런트 재료 사이의 접착력이 상당히 향상 될 수 있다는 이점을 갖는다. 이것은 패키지의 구성요소의 박리를 효과적으로 억제한다. 바람직하게는, 표면을 거칠게 하는 것은 칩 캐리어에 전자 칩(들)을 부착하기 전에 수행될 수 있는데, 그 이유는 이것은 바람직하게 거칠기 과정에 사용될 수 있는 화학 물질과의 상호작용으로 인한 손상으로부터 민감한 전자 칩을 보호하기 때문이다. 거칠게 하는 것은 예를 들어 거칠게 될 각각의 표면에 대한 레이저 처리, 플라즈마 처리 또는 화학적 처리에 의해 달성될 수 있다. 특히, 구리를 거칠게하는 과정은 각각의 전기 전도성 층과 몰드 화합물 사이의 접착력을 향상시키는 강력한 도구이다.
추가적으로 또는 대안으로, 접착 촉진 표면은 접착 촉진 코팅, 특히 무기물 코팅 및/또는 유기물 코팅을 포함할 수 있다. 각각의 전기 전도성 층의 금속 표면 상에 대한 몰드 화합물의 접착을 촉진시키기 위한 이러한 무기물 코팅은 예를 들어, 아연-크롬, 몰리브덴-크롬, 또는 몰리브덴- 아연과 같은 합금 및/또는 금속 산화물을 이용한 코팅을 포함할 수 있다. 적절한 유기물 코팅의 예는 실란이다.
실시예에서, 적어도 하나의 전자 칩을 바라보는 전기 전도성 층들 중 하나 는 소결 층, 특히 패터닝된 소결 층으로 피복된다. 따라서, 칩은 소결 층을 통한 소결에 의해 칩 캐리어 상에 장착될 수 있다. 다이싱(dicing) 전에 소결된 페이스트 또는 필름이 웨이퍼(여전히 일체형으로 연결되어 있는 다중의 전자 칩을 포함함)에 예비 도포되는 소결 필름 부착 프로세스를 사용할 수도 있다. 웨이퍼/소결 필름 스택은 다이/필름 스택을 선택하고 배치하기 이전에 다이싱 테이프 상에 장착되고 동시에 절단될 수 있다.
추가적으로 또는 대안적으로, 적어도 하나의 전자 칩을 외면하는(facing away) 전기 전도성 층들 중 하나는 소결가능 또는 소결된 층으로 피복된다. 예를 들어, 히트 바디 또는 히트싱크가 소결에 의해 전기 전도성 층들의 각각의 외부 표면에 연결될 수 있다.
패키지에 대해 언급한 위치들 중 하나 또는 둘 모두에 대해 소결 연결(특히, 은 소결 연결)을 구축함으로써, 매우 얇은 소결 구조(예를 들어, 50㎛ 미만, 예컨대 30㎛의 두께를 가짐)와의 기계적으로 신뢰성 있는 연결을 형성할 수 있어 효과적인 열 전도를 위한 적절한 열 커플링을 보장한다. 후자의 언급된 두께는 소결된 다이 본드 상호연결부를 형성하는 경우 특히 적절하다. 그러나, 히트싱크 층에 대한 패키지의 경우, 소결 본드 라인의 두께는 상당히 클 수 있는데, 예를 들어, 적어도 100㎛일 수 있다. 이러한 더 큰 두께는 소결 접합부(sinter joint)가 패키지 내의 뒤틀림을 수용할 수 있게 한다. 또한, 이러한 소결 구조는 매우 균일한 두께로 형성될 수 있고, 이에 의해 열 전도성의 관점에서 약한 영역을 방지한다. 이 외에도, 소결 연결은 상대적으로 낮은 온도(예컨대, 300°C 미만, 예를 들어, 약 250°C)에서 구축될 수 있어, 패키지의 구성요소를 열 과부하로 인한 손상으로부터 보호할 수 있다. 또한, 소결 온도가 비교적 낮기는 하지만, 형성된 소결 연결부의 바람직하지 않은 재-용융이 현저히 높은 온도까지 방지된다.
실시예에서, 전기 전도성 접촉 구조의 적어도 두 개의 플레이트 섹션이 인캡슐런트를 넘어 연장되어 전자 칩의 전력 단자를 형성하고, 전기 전도성 접촉 구조의 적어도 하나의 리드 섹션(lead section)은 인캡슐런트를 넘어 연장되어 전자 칩의 신호 단자를 형성한다. 또한, 적어도 두 개의 플레이트 섹션은 상이한, 특히 반대편의 측면들에서 인캡슐런트 너머 연장될 수 있다. 또한, 적어도 하나의 리드 섹션은 적어도 두 개의 플레이트 섹션 중 하나와 동일한 측면에서 인캡슐런트 너머 연장될 수 있다. 예를 들어, 리드 섹션 및/또는 플레이트 섹션의 두께는 200 ㎛ 내지 800 ㎛, 예컨대 300 ㎛ 내지 600 ㎛일 수 있다.
실시예에서, 동일한 측면에서 인캡슐런트 너머 연장되는 적어도 두 개의 플레이트 섹션 중 하나 및 적어도 하나의 리드 섹션은, 패키지의 상기 플레이트 섹션들이 전기적으로 연결되는 경우 적어도 하나의 리드 섹션이 동일한 다른 패키지의 적어도 두 개의 플레이트 섹션 중 다른 하나의 리세스 내에 위치하도록, 구성된다. 이는 예를 들어 하프-브리지(half-bridge)를 형성하기 위해 상이한 패키지의 소형 상호연결을 가능하게 한다.
실시예에서, 적어도 두 개의 플레이트 섹션 중 적어도 하나는 인캡슐런트의 측면 길이의 적어도 50%, 특히 적어도 80%를 따라 연장된다. 따라서, 패키지의 치수를 크게 증가시키지 않으면서 낮은 오믹(ohmic) 구성이 얻어질 수 있다.
실시예에서, 적어도 두 개의 플레이트 섹션 중 적어도 하나는 특히 웨이브 프로파일을 갖는 국부적으로 상승된 굴곡부(a locally raised bend portion)를 포함한다. 이러한 웨이브 프로파일 또는 상승된 피쳐는 페이즈 아웃 상호연결(phase out interconnect)을 가능하게 할 수 있고 패키지의 응력 완화에 기여할 수 있다.
실시예에서, 적어도 하나의 리드 섹션은 적어도 두 개의 플레이트 섹션에 실질적으로 수직으로 연장된다. 이를 통해 소형의 패키지 설계가 도출된다.
실시예에서, 적어도 두 개의 플레이트 섹션 중 적어도 하나는 버스 바 배열에 연결되도록 구성되되, 패키지에 흐르는 전류와 관련된 자속이 적어도 부분적 자속 상쇄를 위해 반대 방향으로 버스 바 배열을 통과하는 전류의 자속에 결합되도록 한다. 이렇게 하면 기생 인덕턴스가 낮은 패키지를 얻을 수 있다.
실시예에서, 적어도 하나의 전자 칩을 외면하는 전기 전도성 층들 중 하나는 히트싱크에 부착된다. 칩 캐리어의 노출된 또는 외부 표면에 히트싱크를 부착하면 패키지의 열 성능을 향상시킬 수 있다. 일 실시예에서, 이러한 히트싱크는 냉각 핀을 갖는 냉각 판일 수 있다. 다른 실시예에서, 유체 냉각(특히 수냉)이 그러한 부착된 히트싱크에서 구현될 수 있다.
실시예에서, 열 전도성 및 전기 절연성 코어는 패키지의 전자 환경에 대해 적어도 하나의 전자 칩을 전기적으로 절연시키도록 구성된다. 특히, 패키지의 내부와 외부 사이의 임의의 전기 전도성 연결은 열 전도성 및 전기 절연성 코어에 의해 가능하지 않지만, 패키지의 내부와 외부 사이의 적절한 열 커플링은 가능할 수 있다.
실시예에서, 칩 캐리어는 패키지의 외부 표면의 일부를 형성한다. 보다 구체적으로, 전기 전도성 층들 중 하나는 패키지의 외부 표면의 일부를 형성할 수 있는데, 즉 인캡슐런트 너머 연장될 수 있다. 이는 패키지의 방열, 열 제거 및 열 확산 기능을 더욱 향상시킨다. 실시예에서, 칩 캐리어의 노출된 구리 표면은 니켈, 은, 금, 팔라듐 또는 주석으로 피복될 수 있다.
실시예에서, 적어도 하나의 전자 칩은 적어도 하나의 반도체 전원 칩을 포함한다 . 예를 들어, 절연 게이트 바이폴라 트랜지스터(IGBT) 칩이 스위치로서 제공될 수 있다 . 추가적으로 또는 대안적으로, 집적된 다이오드를 갖는 전자 칩이 제공될 수 있다.
실시예에서, 패키지 또는 전자 장치는 인버터 회로로서 구성된다. 이러한 전원 인버터는 직류(DC)을 교류(AC)를 변경하는 회로로 표현될 수 있다. 바람직하게는, 이러한 인버터는 차량의 동력전달 장치에서 구현될 수 있다.
실시예에서, 전기 전도성 접촉 구조는 리드프레임(leadframe)이다. "리드 프레임"이라는 용어는 특히, 전자 칩에 접촉할 수 있고 따라서 원하는 전기적 연결을 달성할 수 있는, 특히 구리 또는 구리 합금으로 구성된 전기 전도성 플레이트 구조를 나타낸다.
실시예에서, 전기 전도성 접촉 구조는 몰딩 중에 몰드 도구를 향해 칩 캐리어를 아래로 누르도록 구성된 적어도 하나의 다운홀더 섹션을 포함한다. 이러한 다운홀더 섹션(특히, 칩 캐리어의 4개의 에지 영역에 4개의 다운홀드 섹션이 제공될 수 있음)은 클램프 또는 스프링으로 구성된 전기 전도성 접촉 구조의 핀일 수 있다. (예를 들어, 캡슐화 동안 몰드 도구에서) 아래로 눌려지면, 다운홀더 섹션(들)은 몰드 화합물이 칩 캐리어 아래로 흐르는 것을 방지하도록 칩 캐리어를 아래로 누를 수 있다. 이러한 조치를 취함으로써, 캡슐화 후에, 패키지의 하부 주 표면의 적어도 일부분이 칩 캐리어의 전기 전도성 층들 중 하나의 노출된 표면에 의해 형성되는 것이 확실하게 보장될 수 있다. 따라서, 이는 작동 중에 패키지의 내부로부터의 적절한 열 제거의 관점에서 유리하다.
실시예에서, 몰딩 중에, 노출된 표면 상에 몰드 재료의 과다한 배출을 방지하기 위해 노출된 금속층 아래에 필름을 도포하는 것이 가능하다(필름 보조 몰딩).
실시예에서, 패키지는 전기 전도성 요소, 특히 적어도 하나의 전자 칩을 전기 전도성 접촉 구조에 전기적으로 연결하고 및/또는 칩 캐리어를 전기 전도성 접촉 구조에 전기적으로 연결하는 본드 와이어, 본드 리본 및 클립 중 적어도 하나를 포함한다. 클립은 각각의 전자 칩의 상부 주 표면 및 칩 캐리어의 상부 주 표면에 연결될 각각의 평면 섹션을 갖는 3차원으로 휘어진 플레이트 타입 연결 요소(예를 들어 리드프레임의 일부로 또한 구현될 수 있음)일 수 있다. 이러한 클립은 패키지의 구성요소들이 매우 간단하게 연결될 수 있게 한다. 이러한 클립에 대한 대안으로서, 한쪽 단부가 각각의 전자 칩 또는 캐리어 칩의 상부 주 표면에 연결되고 반대편의 다른 단부는 전기 전도성 접촉 구조(예를 들어, 리드프레임)에 전기적으로 연결된 가요성의 전기 전도성 와이어 또는 리본 형상의 본체인 본드 와이어 또는 본드 리본을 사용할 수 있다. 본드 리본은 와이어 본딩에 비해 면적 당 보다 높은 전류 밀도를 제공한다는 장점을 갖는다. 따라서, 이것은 낮은 기생 인덕턴스 및 보다 높은 전류 운반 능력을 획득할 수 있게 한다. 본드 리본은 알루미늄으로 또는 알루미늄과 구리의 결합으로 제조될 수 있다. 본드 리본 또는 와이어본드 재료는 알루미늄 합금으로 만들어질 수 있다.
실시예에서, 인캡슐런트는 몰드 화합물, 특히 수지-기반 몰드 화합물을 포함한다. 몰딩에 의한 캡슐화를 위해, 플라스틱 재료가 사용될 수 있다. 바람직하게는, 인캡슐런트는 에폭시 재료를 포함할 수 있다. 예를 들어 열 전도율을 향상시키기 위한 필러 입자(예컨대, SiO2, Al2O3, Si3N4, BN, AlN, 다이아몬드 등)가 인캡슐런트의 에폭시계 매트릭스에 매립될 수 있다.
실시예에서, 모듈 또는 패키지는 하프 브리지, 캐스코드 회로, 서로 병렬로 연결된 전계 효과 트랜지스터 및 바이폴라 트랜지스터로 구성된 회로, 또는 전원 반도체 회로로 구성될 수 있다. 따라서, 예시적인 실시예에 따른 패키징 아키텍처는 매우 다른 회로 개념의 요구사항과 호환가능하다.
실시예에서, 모듈 또는 패키지는 리드프레임 접속된 전원 모듈, 트랜지스터 아웃라인(TO) 전자 컴포넌트, 쿼드 플랫 노 리드 패키지(Quad Flat No Leads Package)(QFN) 전자 컴포넌트, 소형 아웃라인(a Small Outline)(SO) 전자 컴포넌트, 소형 아웃라인 트랜지스터(SOT) 전자 컴포넌트, 및 얇은 소형 아웃라인 패키지(TSOP) 전자 컴포넌트로 구성된 그룹 중의 하나로서 구성된다. 따라서, 예시적인 실시예에 따른 패키지는 표준 패키징 개념과 완전히 호환가능(특히 표준 TO 패키징 개념과 완전히 호환가능)하며, 외면적으로는 고도의 사용자 편리성을 갖는 종래의 전자 컴포넌트로서 나타난다. 실시예에서, 패키지는 전원 모듈, 예를 들어, 몰딩된 전원 모듈로 구성된다. 예를 들어, 전자 컴포넌트의 예시적인 실시예는 지능형 전원 모듈(IPM)일 수 있다.
전자 칩의 기초를 형성하는 기판 또는 웨이퍼로서, 반도체 기판, 바람직하게는 실리콘 기판이 사용될 수 있다. 이와 달리, 실리콘 산화물 또는 다른 절연체 기판이 제공될 수 있다. 또한, 게르마늄 기판이나 III-V-반도체 재료를 구현하는 것도 가능하다. 예를 들어, 예시적인 실시예는 GaN 또는 SiC 기술로, 실리콘 위의 GaN으로, 또는 SiC 카바이드 기판상의 GaN으로 구현될 수 있다.
또한, 예시적인 실시예는 적절한 에칭 기술(등방성 및 이방성 에칭 기술, 특히 플라즈마 에칭, 건식 에칭, 습식 에칭을 포함), 패터닝 기술(리소그래피 마스크를 포함할 수 있음), 증착 기술(화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 원자 층 증착(ALD), 스퍼터링 등)과 같은 표준 반도체 프로세싱 기술을 사용할 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 유사한 부분 또는 요소가 유사한 참조 번호로 표시된 첨부된 도면과 연계하여, 다음의 설명 및 첨부된 청구 범위로부터 명백해질 것이다.
예시적인 실시예의 추가적 이해를 제공하고 명세서의 일부를 구성하도록 포함된 첨부 도면은 예시적인 실시예를 도시한다.
도 1은 예시적인 실시예에 따른 패키지의 3차원 도면을 보여준다.
도 2는 도 1에 따른 패키지의 측면도를 나타낸다.
도 3은 도 1에 따른 패키지의 상면도를 나타낸다.
도 4는 도 1에 따른 패키지의 저면도를 나타낸다.
도 5는 전기적 연결을 도시한 도 1에 따른 패키지의 3차원 도면을 나타낸다.
도 6은 예시적인 실시예에 따른 두 개의 상호연결된 패키지로 구성된 전자 장치의 측면도를 보여준다.
도 7은 캡슐화 이전의 예시적인 실시예에 따른 패키지의 프리폼을 도시한다.
도 8은 소결가능 재료의 패턴화된 층을 갖는 예시적인 실시예에 따른 패키지의 칩 캐리어의 상면도를 나타낸다.
도 9는 예시적인 실시예에 따른 패키지의 리드프레임 터치다운 영역의 확대 이미지를 도시한다.
도 10은 예시적인 실시예에 따른 패키지 제조 방법의 프로세스 흐름을 도시한다.
도 11a, 도 11b 및 도 11c는 예시적인 실시예에 따른 패키지를 위한 상이한 활성 금속 브레이징된(AMB) 기판 공급 포맷을 보여준다.
도 12는 예시적인 실시예에 따라 패키지를 형성하기 위한 리본 및 와이어 본딩을 위한 지지 구조상의 AMB/다이 조립체 상에 배치된 리드프레임을 도시한다.
도 13a 및 도 13b는 예시적인 실시예에 따라 리드가 응력 경감을 위해 패키지의 동작시 휨(flexing)을 가능하게 하는 두 개의 실시예를 보여준다.
도 14는 측 방향으로 형성된 리드를 갖는 다른 예시적인 실시예에 따른 패키지를 도시한다.
도 15는 3개의 칩 연결 리본을 갖는 다른 예시적인 실시예에 따른 패키지의 프리폼을 도시한다.
도 16a, 도 16b 및 도 16c는 컬렉터 리본이 용접된 컬렉터 핀으로 대체된 다른 예시적인 실시예에 따른 패키지의 프리폼을 도시한다.
도 17a는 캡슐화 이전에 클립 설계를 갖는 다른 예시적인 실시예에 따른 패키지의 프리폼을 도시한다.
도 17b는 캡슐화 이전에 클립 설계를 갖는 또 다른 예시적인 실시예에 따른 패키지의 프리폼을 도시한다.
도 18은 실시예에 따른 전원 패키지를 포함하는 차량을 개략적으로 도시한다.
도면에서의 예시는 개략적이다.
추가의 예시적인 실시예를 더 상세하게 설명하기 전에, 예시적인 실시예가 전개되었을 때 토대가 된 본 발명자의 몇몇 기본적인 고려사항이 요약될 것이다.
다양한 전원 인버터 기술이 공개적으로 알려져있다. 인버터 회로는 게이트 구동 회로, 전원 반도체 장치 및 반도체 장치와 외부 냉각 배열 간의 소정의 형태의 전기적 절연부의 조합을 포함할 수 있다. 반도체가 외부 회로에 연결되고 효과적으로 냉각되도록 하기 위해 다양한 솔루션이 사용된다. 이들은 절연 유전체에 장착된 이산 IGBT 장치, 플라스틱 캡슐화된 리드프레임 및 DCB 기반 모듈, 금속 베이스플레이트에 솔더링된 와이어 본딩된 DCB 어셈블리를 포함하는 프레임화된 모듈 기술(framed module technologies) 등을 포함한다.
예시적인 실시예에 따르면, 내장된 전기 격리 및 매우 낮은 접합부 대 히트싱크 열 저항을 갖는 전기 차량 인버터용의 소형의 낮은 인덕턴스 IGBT 패키지가 제공된다. 패키지가 회로에 사용되도록 하기 위해서는, 패키지가 외부 전원 버스 바, 게이트 구동 제어 회로 및 히트싱크에 용이하게 연결되는 경우가 또한 바람직할 수 있다. 매우 유리하게는, 대응하는 몰드 타입 캡슐화 패키지의 칩 캐리어는 열 전도성 및 전기 절연성 코어(바람직하게는 세라믹으로 만들어짐), 및 각각의 브레이징 구조(바람직하게는 은을 포함하거나 은으로 구성됨)를 통해 코어에 브레이징된 두 개의 전기 전도성 층(바람직하게 두꺼운 구리 시트)으로 구성될 수 있다. 이것은 높은 기계적 신뢰성, 높은 전기적 신뢰성 및 적절한 열 성능을 가능하게 한다.
특히, 예시적인 실시예는 내장된 전기 격리를 갖는 고 전력 저 인덕턴스 패키지를 제공한다. 즉, 예시적인 실시예는 내장된 전기 격리 및 매우 낮은 접합부 대 히트싱크 열 저항을 갖는 전기 차량 인버터용의 낮은 인덕턴스 IGBT 패키지를 생성할 수 있게 한다. 이러한 패키지는 전자 환경, 특히 외부 버스 바 및 회로에 용이하게 연결될 수 있다.
낮은 인덕턴스 거동은 내부의 리본 본딩된 상호연결부와 결합된 넓은 에미터 및 컬렉터 전원 리드들의 조합을 통해 달성될 수 있다. 넓은 전원 단자는 버스 바 배열에 솔더링 또는 용접될 수 있다. 버스 바는 낮은 인덕턴스 전류 경로를 가능하게 하기 위해 패키지 위에 배치될 수 있다. 패키지 내로 흐르는 전류와 연관된 자속은 반대 방향으로 버스 바를 통과하는 전류의 자속에 결합될 수 있다. 이것은 부분적 또는 완전한 자속 상쇄, 및 낮은 유효 기생 인덕턴스를 야기할 수 있다.
패키지의 넓은 에미터 및 컬렉터 단자는 두 개의 패키지가 낮은 기생 상호연결을 갖는 소형의 하프-브리지를 형성하도록 함께 용접 또는 솔더링되도록 구성될 수 있다.
실시예에서, 낮은 접합부 대 히트싱크 열 저항은 아래의 수단들 중 하나 또는 이들의 임의의 조합에 의해 획득될 수 있다:
a) 소결된 다이 부착 접합부;
b) 세라믹 코어의 양 측면 상에 두꺼운 구리 층을 갖는 고 전도율의 Si3N4 활성 금속 브레이징된(AMB) 기판. 이를 통해 열 확산이 용이해진다. 세라믹 코어 상에 구리 층을 (솔더링을 하거나, 또는 공융 연결부를 형성하기보다) 적어도 600°C의 온도에서 브레이징하면 세라믹 코어와 구리 층 사이에 에어 갭(air gap)이 형성되는 것을 방지할 수 있고, 이에 의해, 부분 방전이 억제될 수 있으며, 이는 패키지가 고전압 애플리케이션에 매우 적합하게 한다.
c) (특히 소결시 은을 사용한) AMB 기판의 후면 상에서의 소결가능 금속화
d) 패키지를 히트싱크 어셈블리 상에 소결시키는 것
내장된 격리는 칩 캐리어의 열 전도성 및 전기 절연성 코어로서 실리콘 질화물 유전체를 사용함으로써 신뢰성 있는 방식으로 달성될 수 있다. 이러한 실리콘 질화물 유전체는 높은 열 전도성 및 유전 강도를 갖는다.
예시적인 실시예는 전기 차량 및 다른 고 전력 애플리케이션을 위한 저 인덕턴스, 저 저항, 고 전력 밀도 인버터를 가능하게 하도록 설계될 수 있다.
패키지의 예시적인 실시예는 소결된 다이 부착, 저 인덕턴스 전기 상호연결 및 소결가능 노출된 금속화 기판을 조합하여 고 전력 인버터 애플리케이션을 위한 내장된 격리를 갖는 저 저항, 저 인덕턴스 패키지를 생성할 수 있다. 패키지 리드는 두 개의 패키지가 함께 용접되어 하프 브리지 기능을 갖는 소형 전자 장치를 형성할 수 있게 하고 버스 바에 용접될 수 있는 영역을 제공하도록 설계될 수 있다.
예시적인 실시예에 따른 패키지의 장점은 이 패키지가 매우 낮은 인덕턴스, 낮은 열 저항 및 내장된 격리를 갖는다는 것이다.
패키지 상의 리드들은 이들이 매우 압축된 하프 브리지를 형성하게 용접될 수 있도록 설계될 수 있다.
예시적인 실시예에 따른 패키지는 병렬화되어 다양한 전력 레벨을 갖는 인버터 및 다른 전력 애플리케이션을 생성할 수 있다(패키지는 전류 정격을 더 증가시키기 위해 병렬화될 수 있다).
특히, 낮은 열 저항, 저 인덕턴스 및 작은 폼 팩터의 조합은 낮은 중량 및 부피를 갖는 소형의 효율적인 패키지를 제공할 수 있다.
도 1은 예시적인 실시예에 따른 패키지(100)의 3차원 도면을 도시한다. 도 2는 도 1에 따른 패키지(100)의 측면도를 도시한다. 개략적인 제1 상세도(141)는 패키지(100)의 일부분의 단면도를 보여준다. 제2 상세도(143)는 상세도(141)의 일부의 확대도이고, 칩 캐리어(102)와 인캡슐런트(108) 사이의 계면을 도시한다. 제3 상세도(145)는 제2 상세도(143)의 구성에 대한 대안을 나타내고 칩 캐리어(102)와 인캡슐런트(108) 사이의 계면을 보여주는 상세도(141)의 일부분의 확대도이다.
도 1 및 도 2에 따른 패키지(100)는 전원 반도체 모듈로서 구성되고 활성 금속 브레이징된(AMB) 기판으로서 구현된 칩 캐리어(102)를 포함한다. 제1 상세도(141)로부터 알 수 있는 바와 같이, 전원 반도체 칩으로서 구현된 두 개의 전자 칩(104)이 칩 캐리어(102) 상에 장착된다. 리드프레임 타입 전기 전도성 접촉 구조(106)는 본드 리본과 같은 전기 전도성 요소(134)에 의해 전자 칩(104)에 전기적으로 결합된다(자세한 내용은 또한 도 7을 참조).
에폭시 수지 기반 몰드 타입 인캡슐런트(108)는 전기 전도성 접촉 구조(106)의 일부, 칩 캐리어(102)의 일부 및 전체 전자 칩(104)을 캡슐화한다.
제1 상세도(141)로부터 알 수 있는 바와 같이, AMB 기판 타입 칩 캐리어(102)는 실리콘 질화물과 같은 세라믹으로 구현된 중앙의 열 전도성 및 전기 절연성 코어(122)를 포함한다. 열 전도성 및 전기 절연성 코어(122)는 패키지(100)의 환경에 대해 전자 칩(104)을 전기적으로 절연시키면서 동시에 전자 칩(104)으로부터 환경으로의 열 제거에 기여하도록 구성된다. 코어(122)는 자신의 반대편에 있는 주 표면 상에서 각각의 브레이징된 전기 전도성 층(124,126)으로 피복된다. 전기 전도성 층(124,126)은 (예를 들어, 0.8mm의 제각기의 두께(d1 또는 d2)를 갖는) 두꺼운 구리 시트로서 구현된다. 전기 전도성 층(124,126)은 600℃가 넘는 온도에서 그들 사이에 각각의 브레이징 구조(156, 158)를 두고 코어(122)에 브레이징된다. 브레이징 구조(156,158)는 예를 들어 은 페이스트 또는 은 합금 페이스트일 수 있다. 브레이징 연결의 관점에서, 코어(122)와 전기 전도성 층(124, 126) 사이에서 바람직하지 않지만 통상적으로 발생하는 에어 갭의 형성은 확실하게 방지될 수 있다. 이는 부분 방전에 대한 패키지(100)의 보호를 증가시키고, 매우 높은 전압을 이용하는 패키지(100)의 동작을 허용한다.
제1 상세도(141)로부터 알 수 있는 바와 같이, 전기 전도성 층(124,126) 각각은 열 전도성 및 전기 절연성 코어(122)의 보다 작은 두께(d3)(예를 들어, 0.32mm)에 비해 큰 각각의 두께(d1,d2)를 갖는다. 전기 전도성 층(124,126)의 보다 큰 구리 두께(d1,d2)는 패키지(100)의 동작 동안 전자 칩(104)으로부터의 효율적인 열 제거를 촉진시키는데, 그 이유는 구리는 열 전도성이 매우 높기 때문이다.
이제 제2 상세도(143) 및 제3 상세도(145)를 각각 참조하면, 적어도 몰드 타입 인캡슐런트(108)와 접촉하는 칩 캐리어(102)의 금속 표면 부분은 접착 촉진 표면을 갖는다. 제2 상세도(143)로 예시되어 있는 실시예의 경우, 이러한 접착 촉진 표면은 예를 들어 플라즈마 처리, 레이저 처리 또는 화학적 처리를 통해 전기 전도성 층(126)의 표면(172)을 거칠게 함으로써 형성된다. 표면을 거칠게 하면 전기 전도성 층(126)과 인캡슐런트(108) 간의 유효 커플링 영역을 증가시킬 수 있고 따라서 접착을 개선할 수 있다. 제3 상세도(145)로 예시된 실시예의 경우, 접착 촉진 표면은 접착 촉진 코팅(174)(예를 들어, 금속 산화물, 갈바니 증착 아연-크롬 합금 등을 포함을 유기물 코팅, 및/또는 예컨대 실란과 같은 유기물 코팅)에 의해 형성된다. 표면을 거칠게 하는 것과 접착 촉진 코팅(174)을 형성하는 것을 또한 결합할 수 있다. 접착 촉진 표면을 제공함으로써, 칩 캐리어(102)와 인캡슐런트(108) 사이의 접착력이 더욱 개선될 수 있다. 이는 추가적으로 임의의 박리 위험을 억제하고, 따라서 패키지(100)의 전기적 및 기계적 신뢰성을 향상시킨다.
제1 상세도(141)로부터 또한 알 수 있는 바와 같이, 전자 칩(104)을 바라보며 인캡슐런트(108) 내에 완전히 정렬된 상부의 전기 전도성 층(126)은, 예를 들어 30㎛의 작고 균일한 두께를 가질 수 있고 한편의 전자 칩(104)과 다른 한편의 칩 캐리어(102) 사이에 적절한 열 전도성 연결을 구축할 수 있는 소결 층(128)으로 피복된다. 소결 층(128)은 상세도(141)에서 연속적인 층으로(즉, 전자 칩(104) 아래에서 단일 층으로) 도시되어 있지만, 이러한 단일 소결 층(128)을 예를 들어 은으로 구성된 두 개(또는 그 이상의) 증착층으로 분할할 수 있다. 그에 따라, 패키지(100)의 외부 표면의 일부를 형성하고 따라서 전자 칩(104)을 외면하는 보다 낮은 전기 전도성의 층(124)은 소결가능한(즉, 소결되지는 않았지만 예를 들어 도 2에 도시된 히트싱크(132)에 연결하기 위한 소결 연결을 형성할 수 있는) 또는 (예를 들어, 이러한 히트싱크(132)와) 이미 소결된 층(130)을 포함한다. 다시 말해, 전자 칩(104)을 외면하는 전기 전도성 층(124)은 층(130)을 통해 히트싱크(132)에 부착될 수 있어 열 방산 성능을 더 개선한다.
특히 인캡슐런트(108) 바깥에 있는 전기 전도성 접촉 구조(106)의 구성을 이제 참조하면, 도 1 및 도 2는 인캡슐런트(108) 너머 연장되고 전자 칩(104)의 전원 단자를 형성하는 전기 전도성 접촉 구조(106)의 두 개의 플레이트 섹션(110)을 나타낸다. 또한, 전기 전도성 접촉 구조(106)의 두 개의 리드 섹션(112)은 인캡슐런트(108) 너머 연장되고 전자 칩(104)의 신호 단자를 형성한다. 보다 구체적으로, 플레이트 섹션(110)은 반대편의 측면들(114,116)에서 인캡슐런트(108) 너머 연장된다. 이와 대조적으로, 리드 섹션(112)은 플레이트 섹션(110) 중 하나와 동일한 측면(114)에서 인캡슐런트(108) 너머 연장된다. 동일한 측면(114)에서 인캡슐런트(108) 너머 연장되는 리드 섹션(112) 및 두 개의 플레이트 섹션(110) 중 하나는, 리드 섹션(112)이 패키지(100)의 이들 두 개의 플레이트 섹션(110)이 전기적으로 연결되는 경우 동일한 다른 패키지(100)의 다른 반대편의 플레이트 섹션(110)의 리세스(118) 내에 위치하도록, 구성된다. 이들 두 개의 섹션(110) 중 하나는 인캡슐런트(108)의 측면(114,116)의 길이 중 80%가 넘는 길이를 따라 연장된다. 두 개의 플레이트 섹션(110) 중 하나는 응력 완화를 위해 웨이브 프로파일을 갖는 국부적으로 상승된 굴곡 부분(120)을 포함한다. 리드 섹션(112)의 종단부는 두 개의 플레이트 섹션(110)에 직교하며 연장된다. 두 개의 플레이트 섹션(110)은 버스 바 정렬(미도시)에 연결되도록 더 구성되되, 패키지(100) 내로 흐르는 전류와 연관된 자속은 적어도 부분적 자속 상쇄를 위해 반대 방향으로 버스 바 정렬을 통과하는 전류의 자속과 결합되도록 한다. 이것은 패키지(100)의 기생 인덕턴스를 작게 유지시킨다.
도 1은 윤곽을 도시하며 도 2는 저 인덕턴스 패키지(100)의 측면을 도시한다. 따라서, 도 1 및 도 2는 각각 패키지(100)의 3차원 뷰 및 측면 뷰를 보여준다. 패키지(100)는 칩 캐리어(102)로서 격리 유전성 기판을 포함하는 오버몰딩된(인캡슐런트(108)를 참조) 리드프레임 기반 (전기 전도성 접촉 구조(106)를 비교) 패키지(100)로서 구성된다. 플레이트 섹션(110) 형태의 전원 리드는 전류 흐름을 위한 큰 단면적을 유지하고 회로 내의 기생 저항 및 인덕턴스를 작게 유지하도록 설계된다. 리드 섹션(112) 형태의 제어 전극은 전원 단자에 대해 수직으로 돌출되어 이들은 애플리케이션에서 전원 장치 타입 패키지(100) 위에 배치될 수 있는 외부 게이트 구동 회로에 연결될 수 있다.
도 2를 참조하면, 전원 리드 중 보다 큰 것은 상승된 기하학적 굴곡 피쳐를 포함한다(참조번호(120) 참조). 이는 이중 목적을 제공하는데, 첫째, 패키지(100)가 회로의 다른 요소에 연결될 때 기계적 응력 완화 특징을 제공하고, 두 번째로 버스 바(도시되지 않음)에 연결하기 위한 표면을 제공한다.
도 3은 도 1에 따른 패키지(100)의 상면도이다. 도 4는 도 1에 따른 패키지(100)의 저면도이다. 패키지(100)의 상면은 평평하고 패키지(100)의 후면과 동일 평면이다. 패키지(100)의 후면은 히트싱크(132)와 인터페이싱하도록 설계된 노출된 금속화된 표면을 갖는다. 노출된 금속화된 표면은 전원 반도체 다이로서 구현된 전자 칩(104)이 장착되는 활성 금속 브레이징된 회로로서 구성된 칩 캐리어(102)의 일부이다. 노출된 표면은 패키지(100)를 히트싱크(132)에 연결하는데 적합한 물질(층(130)과 비교)로 마감될 수 있다. 매우 낮은 열 저항을 얻기 위해, 층(130)을 사용하여 은 소결된 상호연결부가 형성될 수 있다. 이와 달리, 열 그리스(thermal grease) 또는 솔더와 같은 다른 열 인터페이스 물질이 사용될 수 있다. 층(130)에 의해 제공될 수 있는 은 소결된 상호연결부가 사용되는 경우, 노출된 기판의 후면 상의 바람직한 마감재는 은, 금 또는 팔라듐(즉, 불활성 금속)이다. 다른 실시예에서, 선택적으로 은 도금된 AMB 마감을 생략할 수 있고 아무것도 덮여 있지 않은 구리(bare copper)에 소결시키는 것도 가능하다.
도 4를 참조하면, 노출된 금속화된 표면은 도포시 높은 연면 거리(high creepage distance)를 달성하기 위해 전원 및 제어 단자(참조번호(110,112)와 비교)로부터 분리된다.
도 5는 플레이트 섹션(110)과 리드 섹션(112)의 전기적 연결을 도시하는 도 1 내지 도 4에 따른 패키지(100)의 3차원도를 보여준다. 도시된 실시예에서, 핀 지정은 다음과 같다: E: 이미터(전원 단자); K : 켈빈(제어 단자, 이미터 감지); G: 게이트(제어 단자); C: 컬렉터.
도 5는 IGBT 장치로서 구성되는 경우 패키지(100)의 핀 배열 구성을 도시한다.
도 6은 예시적인 실시예에 따른 2개의 상호연결된 패키지(100)로 구성된 전자 장치(150)의 개략적인 측면도를 도시한다. 패키지(100) 중 하나의 전원 단자 중 하나(참조번호(110)와 비교)는 패키지(100) 중 다른 하나의 전원 단자 중 하나(참조번호(110)와 비교)에 전기적으로 연결될 수 있다. 도 6에 따르면, 2개의 패키지(100)는 (인쇄 회로 보드와 같은) 장착 베이스(151) 상에 장착된다. 이와 달리, 2개의 패키지(100)를 직접(즉, 장착 베이스(151)없이) 연결하는 것도 가능하다. 예를 들어, 전자 장치(100)는 소형의 저 인덕턴스 하프-브리지를 형성할 수 있다.
도 7은 캡슐화 이전의 예시적인 실시예에 따른 패키지(100)를 도시한다. 설명하자면, 도 7에 도시된 프리폼은 인캡슐런트(108)를 구비하지 않은 도 1의 패키지(100)에 대응한다.
도 1은 본 명세서에서 본드 와이어와 본드 리본의 조합을 포함하는, 이미 설명한 전기 전도성 요소(134)의 상세한 구성을 특히 도시한다. 전기 전도성 요소(134)는 전자 칩(104)을 전기 전도성 접촉 구조(106)에 전기적으로 연결하고 전기 전도성 접촉 구조(106)를 칩 캐리어(102)의 전기 전도성 층(126)에 전기적으로 연결한다.
이제, 칩 캐리어(102)에 의해 형성된 패키지의 바닥면으로 아직 경화되지 않은 인캡슐런트(108)가 바람직하지 않게 흘러가는 것을 막기 위해, 몰딩 동안 몰드 도구쪽으로 칩 캐리어(102)를 아래로 누르도록 구성되는 전기 전도성 접촉 구조(106)의 4개의 클램프형 다운홀더 섹션(154)을 참조한다.
따라서, 도 7은 패키지(100)의 내구 구성을 보여준다. 도시된 실시예에서의 패키지(100)는 반도체 기술로 형성된 전자 칩(104)으로서 IGBT 칩 및 다이오드 칩을 포함한다. 전자 칩(104)으로서의 다이오드 다이 및 IGBT 다이는 소결된 다이 부착 물질(참조번호(128)와 비교)을 사용하여 칩 캐리어(102)에 부착된다. 이것은 전자 칩(104)과 칩 캐리어(102) 간의 매우 낮은 열 저항 상호연결을 가능하게 한다. 소결 접합부 형성은 바람직하게 150 W/mK 내지 300 W/mK의 열 전도율을 갖는 접합부를 야기한다. 이것은 일반적으로 60 W/mK 미만의 전도율을 갖는 솔더링 다이 부착 기술을 통해 달성가능한 것보다 상당히 높다.
바람직하게 활성 금속 브레이징된(AMB) 기판으로서 형성되는 칩 캐리어(102)는 패키지(100) 내에서 몇 가지 장점, 즉 (a) 패키지(100)의 후면과 전자 칩(104) 간의 전기적 격리를 제공하는 점, (b) 전자 칩(104)의 캐소드와 컬렉터 간의 전기적 상호연결을 제공하는 점, (c) 열을 확산시키기 위해 전자 칩(104) 아래에 전기 전도성 층(126)의 형태의 두꺼운 구리 층을 제공하는 점, (d), 전자 칩(104)과 패키지(100)의 후면 간에 열 경로를 제공하는 점, (e) 코어(122)와 제각기의 전기 전도성 층(124,126) 사이에 바람직하지 않은 에어 갭이 형성되는 것을 방지하여, 부분적인 방전 현상에 대해 신뢰성있는 보호를 제공하는 점을 제공한다. 패키지(100)에 사용되는 칩 캐리어(102)를 구성하는 스택의 두께 및 조성은 0.8 mm Cu / 0.32 mm Si3N4 /0.8 mm Cu이다.
칩 캐리어(102)를 형성하는 AMB 기판은 대략 90 W/mK의 열 전도율을 갖는 실리콘 질화물(Si3N4) 유전체를 코어(122)로서 포함한다. 이것은 일반적으로 24 W/mK 내지 26 W/mK의 열 전도율을 갖는 Al2O3 유전체의 것보다 훨씬 높다. 따라서, 칩 캐리어(102)로서 AMB 기판을 사용하게 되면 케이스에 대해 보다 낮은 열 저항 접합(Rth j-c)을 갖는 패키지(100)를 얻을 수 있다. AMB 기판에 대한 브레이징 프로세스 및 더 높은 균열 강인함(higher fracture toughness)은 기판에 더 두꺼운 구리 층(예를 들어, 0.8 mm)이 도포될 수 있게 한다. 이를 통해, 본 명세서에서 전원 반도체 다이로 구현되는 전자 칩(105) 아래의 열 확산도가 증가하게 되고, 또한 2개의 전자 칩(104)의 후면과 컬렉터 단자 간의 전류 경로에서의 전기 전도 손실이 줄어든다.
도 8은 소결가능 재료의 패턴화된 층(128)을 갖는 예시적인 실시예에 따른 패키지(100)의 칩 캐리어(102)의 평면도이다.
도 8은 본 실시예에서 칩 캐리어(102)로서 사용된 AMB 기판의 설계를 도시한다. 전기 전도성 층(126)을 구성하는 기판 상단의 구리 층은 이하에서 자세히 설명되는 리드프레임 터치다운 영역, 즉 다운홀더 섹션(154)을 위한 공간을 허용하도록 에칭된 4개의 코너(153)를 갖는 하나의 연속적인 층으로서 구현된다. 전기 전도성 층(126)을 구성하는 상단의 구리 트래킹 층은 은 소결된 다이 부착 기술이 사용될 수 있도록 도포된 은 금속화된 마감재(층(128) 참조)를 갖는다. 층(128)에 따른 은 영역은 바람직하게 이것이 필요한 곳에만 적용될 수 있다. 예를 들어, 은 물질 층(128)은 소결된 다이 부착 물질이 접촉부를 형성하는 영역에만 도포될 수 있다. 모든 다른 영역은 무은으로 유지될 수 있는데, 그 이유는 패키지(100)의 구성물들을 캡슐화하는 인캡슐런트(108)로서 사용되는 수지 기반, 특히 에폭시 수지 기반의 모딩 화합물은 은보다는 아무것도 덮여 있지 않은 구리(bare copper)에 더 잘 부착될 수 있기 때문이다. 층(128)에 따른 은 마감은 0.1 ㎛ 내지 0.5 ㎛의 두께를 가질 수 있고, 선택에 따라 니켈로 구성된 하부 층을 포함할 수 있다. 은 소결을 위해, AMB 표면에 금이나 팔라듐 마감을 사용하는 것도 가능하다.
다시 도 7을 참조하면, 패키지(100)의 내부 구조는 컬렉터 리드와 AMB 구리 트래킹 층 사이의 전기적 상호연결을 형성하기 위해 전기 전도성 요소(134)로서 리본 본드를 사용할 수 있다. 설명된 실시예에서, 예를 들어 컬렉터 상호연결부를 위해 3개의 2 mm x 0.3 mm 알루미늄 본드를 사용하는 것이 가능할 수 있다. 리본 본드는 낮은 저항과 낮은 인덕턴스 상호연결을 제공한다. 리본 본딩 프로세스를 사용함으로써 얻어지는 하나의 추가 장점은 본딩 프로세스가 예를 들어 ± 10 %일 수 있는 AMB 기판의 비교적 큰 두께 변동을 수용할 수 있다는 것이다.
리본 본드 상호연결부가 또한 IGBT의 에미터 전극과 이미터 전원 핀 사이에 낮은 인덕턴스 및 낮은 저항의 전기적 상호연결을 제공하기 위해 전기 전도성 요소(134)로서 사용될 수 있다. 이 경우, 패키지(100)는 상호연결부를 형성하기 위해 2개의 2mm x 0.3mm 알루미늄 본드를 구현할 수 있다. 실시예에서, 리본 본드는 스티치 본드들의 조합을 사용하여, IGBT 이미터와 다이오드 애노드 전극을 이미터 핀에 연결시킬 수 있다. 리본 본드를 사용함으로써, 알루미늄 와이어에 비해 넓은 도통 단면적 및 빠른 처리 속도를 제공할 수 있다(그 이유는 와이어에 비해 더 적은 수의 리본 본드로도 충분하기 때문이다). 리본 본드는 다른 상호연결 기술에 비해 덜 복잡한 상단 금속 구조와 함께 반도체 다이가 사용될 수 있게 해준다.
인캡슐런트(108)를 형성하는 오버몰딩 프로세스 동안에 칩 캐리어(102)으로서 AMB 기판의 두께 공차를 수용하는 것도 고려할 수 있다. 몰드 도구가 상위 두께 명세에서 AMB 기판을 칩 캐리어(102)로서 수용하도록 설정되는 경우, 보다 얇은 칩 캐리어(102)를 사용하면 몰딩 프로세스 동안 패키지(100) 아래에 갭이 야기될 수 있고 또한 노출된 AMB 기판 타입 칩 캐리어(102) 상에 몰드 화합물이 과도하게 전달될 수 있다. 그러나, AMB 기판의 후면, 즉 그 상에 형성되는 전기 전도성 층(124 또는 130)은 소결 프로세스가 히트싱크(132)를 부착하는 동안 성공적인 경우 몰드 블리드 또는 플래시(mold bleed or flash)로부터 자유롭다. 이것을 염두에 두면, 패키지(100)의 리드프레임 타입의 전기 전도성 접촉 구조(106)는 다운홀더 섹션(154) 형태의 리드프레임 상의 터치다운 피쳐를 갖도록 설계될 수 있다(도 7을 비교). 이들 다운홀더 섹션(154)은 몰딩 프로세스 동안 칩 캐리어(102), 즉 본 실시예에서는 AMB 기판의 4개의 코너(153)에 압력을 가할 수 있고 몰드 도구가 닫혀지는 경우 몰드 도구 상에서 AMB 기판을 누를 수 있다. 이것은 노출된 칩 캐리어(102)의 후면 상으로의 과도한 몰드 플래시 및 수지 블리드(resin bleed)를 방지한다. 다운홀더 섹션(154)의 형태의 터치다운 피쳐는 또한 스프링으로서 동작할 수 있고 AMB 기판으로서 구현되는 경우 칩 캐리어(102)의 두께 변동을 수용할 수 있다.
도 9는 예시적인 실시예에 따른 패키지(100)의 다운홀더 섹션(154)으로서 구현된 리드프레임 터치다운 영역의 확대 이미지를 보여준다.
도 10은 예시적인 실시예에 따른 패키지(100)를 제조하는 방법의 프로세스 흐름을 도시한다. 도 10은 낮은 인덕턴스 반도체 패키지(100)를 제조하는데 사용되는 높은 레벨의 프로세스 흐름을 나타낸다 . 그러나, 다른 실시예에서는 도시된 프로세스 흐름에 대한 대안도 가능하다. 예를 들어, 접착 촉진제 단계 전에 하나 이상의 추가 프로세스 단계가 사용될 수 있다. 예를 들어, 접착 촉진제를 도포하기 전에 표면을 준비하기 위해 플라즈마 세정 프로세스가 사용될 수 있다.
도 11a, 도 11b 및 도 11c는 예시적인 실시예에 따라 패키지(100)를 위한 칩 캐리어(102)로서의 상이한 활성 금속 브레이징된(AMB) 기판 공급 포맷을 보여준다. 패키지(100)의 제조시 칩 캐리어(102)로서 사용되는 AMB 기판은 서브패널 또는 마스터카드 상의 개별화된 유닛 또는 회로들의 어레이에 제공될 수 있다. 도 11a 내지 도 11c는 사용될 수 있는 회로 포맷을 보여준다. 패널 수율, 사용되는 개별화 방법 및 이용가능한 생산 라인에 따라 기판의 특정 선택이 행해질 수 있다.
도 12는 예시적인 실시예에 따라 패키지(100)를 형성하기 위해 리본 및 와이어 본딩을 위한 (즉, 전기 전도성 요소(134)를 형성하기 위한) 지지 구조 상의 AMB 기판/다이 어셈블리(즉, 전자 칩(104)이 장착된 칩 캐리어(102)) 상에 배치되는 일반적인 리드프레임을 전기 전도성 접촉 구조(106)의 프리폼으로서 보여준다.
도시된 리드프레임은 2개의 업 버전(two up version)이다. 리드프레임은 스트립 당 10개 이상의 유닛을 수용할 수 있다.
소결 층(128)을 형성하기 위해, 예를 들어 스텐실 인쇄 또는 스크린 인쇄를 사용하여 칩 캐리어(102)로서의 AMB 기판 상에 소결 페이스트를 인쇄할 수 있다. 소결 페이스트가 기판에 도포된 후에, 어셈블리는 공기 중에서 건조되어 페이스트로부터 용매를 제거할 수 있다. 페이스트를 건조시킨 후, 전자 칩(104)은 다이 본더(die bonder)를 사용하여 소결 층(128)을 구성하는 소결 페이스트 상에 배치될 수 있다. 다이 본더는 소결 층(128)을 구성하는 건조된 페이스트에 대한 전자 칩(104)의 접착력을 증가시키기 위해 핫 픽업 팁 및 가열된 척(hot pick up tip and heated chuck)을 구비할 수 있다.
그런 다음 다이/기판 어셈블리를 소결 프레스에 넣을 수 있다. 소결 동안, 온도와 압력 모두가 어셈블리의 앞면과 뒷면에 동시에 적용될 수 있다. 소결 압력 은 8 MPa 내지 30 MPa 범위일 수 있다. 소결 온도는 200°C 내지 250°C의 범위일 수 있다.
그러나 압력을 가하기 전에 다이 또는 전자 칩(104)을 습식 소결 페이스트 내에 배치하고 어셈블리를 건조시키는 것도 가능하다.
소결 후에, 어셈블리는 AMB 표면의 구리 산화물 및 다이 표면상의 임의의 잔류물을 제거하기 위해 세정될 수 있다. 그런 다음 회로 어셈블리는 개개의 회로로 개별화될 수 있다. 이는 예를 들어 스크라이브 및 브레이크 프로세스(scribe and break processes), 기계적 또는 레이저 다이싱을 사용하여 수행될 수 있다. 그런 다음 개개의 회로를 캐리어 구조로 조립할 수 있다. 전기 전도성 접촉 구조(106)로서의 리드 프레임은 리본 본딩 전에 AMB 어셈블리 상에 배치될 수 있다. 도 12는 리본 본딩 프로세스에 사용될 수 있는 캐리어 구조를 도시한다.
리본 본딩(더 일반적으로는 전기 전도성 요소(134)의 형성) 동안, 3개의 2mm x 0.3mm 리본 본드가 컬렉터 리드와 AMB 구리 트래킹 사이에 적용될 수 있다. 또한, 2개의 2 mm x 0.3 mm 리본 본드가 IGBT 이미터, 다이오드 애노드 및 이미 핀 사이에 형성될 수 있다.
그런 다음, 리드프레임은 와이어 본딩을 위한 카세트로 이동될 수 있다. 와이어 본딩 동안, 14 밀리미터 직경의 알루미늄 와이어가 사용되어 게이트 및 이미터 감지 리드를 IGBT 다이로서 역할을 하는 전자 칩(104) 상의 각각의 패드에 연결한다. 접착 촉진제는 이 단계에서 어셈블리에 적용되어 AMB/다이/리드프레임 어셈블리에 대한 몰드 화합물 타입 인캡슐런트(108)의 접착력을 향상시킬 수 있다. 접착 촉진을 위해 취할 수 있는 조치는 표면을 거칠게 하는 것 및/또는 연결 표면을 무기물 코팅으로 피복하는 것이다. 접착 촉진은 또한 실란과 같은 유기물 코팅에 의해 달성될 수 있다.
패키지(100)의 프리폼은 인캡슐런트(108)를 형성하기 위해 오버몰딩될 수 있다. 예를 들어, 칩 캐리어(102)의 노출될 표면으로 전달되는 수지 블리드 및 몰드 플래시를 더 줄이기 위해 테이프 기반 몰딩 프로세스가 사용될 수 있다. 칩 캐리어(102)의 노출된 표면은 디플래시 프로세스(deflash process)를 사용하여 몰드 플래시 및 수지 블리드로부터 세정될 수 있다. 이것은 화학적 프로세싱, 매체 연마, 레이저 기반 프로세스 또는 이들의 조합을 포함할 수 있다.
소결에 적합한 패키지 외부 표면을 갖는 노출된 AMB 기판을 준비하기 위해, 어셈블리는 소결가능 층(130)을 형성하도록 은 도금과정을 거칠 수 있다. 도포되는 은 도금 두께는 0.1 ㎛ 내지 0.45 ㎛의 범위에 있을 수 있다. 샘플은 레이저 마크, 절단/형성 및 개별화 작업을 거쳐 최종 테스트를 위해 캐리어 구조로 옮겨 질 수 있다. 전기 테스트 동안, 정적 테스트, 동적 테스트 및 격리 테스트의 조합이 수행될 수 있다. 이 테스트에 합격한 샘플은 패키지화되어 추후 사용을 위해 트레이에 선적된다.
도 13a 및 도 13b는 예시적인 실시예에 따른 패키지(100)의 작동시 휘어짐을 가능하게 하는 리드(181)에 대한 2개의 실시예를 도시한다. 도 13a 및 도 13b에 따른 리드 설계는 응력 완화에 기여할 수 있다. 도 2에 도시된 상승된 기계적 응력 완화 피쳐(참조번호(120)와 비교)는 도 13a 및 도 13b에 도시된 지오메트리를 갖는 평평한 2차원 구조로 대체될 수 있다. 이들 피쳐는 기계적 응력 완화를 개선할 수 있고 리드프레임 타입의 전기 전도성 접촉 구조(106)에 대한 제조 비용을 낮출 수 있다. 따라서, 도 13a 및 도 13b는 동작시 리드(181)가 휘어질 수 있게 하는 리드(181)의 대안적 설계를 보여준다.
도 14는 측방향으로 형성된 리드 섹션(112)의 단부를 갖는 또 다른 예시적인 실시예에 따른 패키지(100)를 도시한다.
도 14의 참조번호(185)에 따른 리드프레임 설계의 폭(L)은 수직 게이트 및 이미터 감지 리드를 수용하는데 필요한 공간으로 인해 비교적 크다(도 14의 우측 상의 리드 섹션(112)과 비교, 참조번호(189)를 참조). 도 14의 참조번호(187)로 도시되어 있는 방식으로 이들 리드의 위치를 변경함으로써, 감소된 폭(l)을 갖는 리드프레임을 사용할 수 있다. 설명하자면, 리드가 남북 방향으로 굽어지는 설계(참조번호(185)와 비교)와 대조적으로 리드를 동서 방향으로 구부리는 것(참조 번호(185)와 비교)이 가능하다. 따라서, 도 14의 참조번호(187)에 따른 실시예는 리드프레임의 패킹 밀도를 개선하기 위해 측방향으로 형성된 리드를 제공한다.
도 15는 전기 전도성 요소(134)로서 3개의 리본을 갖는 다른 예시적인 실시예에 따른 패키지(100)의 프리폼을 도시한다. 도 15의 실시예는 고전력 애플리케이션에 특히 적절하다.
도 15에 따른 패키지(100)의 전력 처리 능력은 IGBT로서 구현된 전자 칩(104)의 다이 크기를 증가시킴으로써 향상될 수 있다. 전자 칩(104)의 폭을 수정하여, 도 15에 도시되어 있는 바와 같이 추가의 전기 전도성 요소(134)로서의 제3 리본 본드가 IGBT 다이를 구성하는 전자 칩(104) 상에 배치될 수 있게 할 수 있다. 제3 본드를 다이오드 애노드 전극에 배치하는 것이 어려운 경우, 이 제3 본드는 다이오드를 건너뛰어 IGBT 전극에 직접 접촉하도록 구성될 수 있다.
예시적인 실시예에서 컬렉터와 이미터 상호연결부의 저항을 감소시키기 위한 추가 옵션은 다음을 포함한다:
1. 이중 리본을 사용(예를 들어, 하나의 리본을 제2 리본에 연결)하여, 전류의 병렬 경로를 생성하고 저항을 절반으로 줄인다.
2. 알루미늄 클래드 구리 리본을 사용하여 낮은 저항 리본 본드를 가능하게 한다. 구리는 알루미늄보다 상당히 낮은 저항률 갖는다.
3. 리본을 알루미늄 클래드 구리 와이어으로 교체한다. 위와 같이, 구리/알루미늄 클래드 와이어는 매우 낮은 저항을 갖는다.
4. 리본을 구리 와이어로 교체한다(이 경우, 추가의 상부 금속화가 제공될 수 있음).
또한, 알루미늄 클래드 구리 와이어를 구현하면 전원 사이클링의 안정성이 한층 향상될 수 있다.
도 16a, 도 16b 및 도 16c는 컬렉터 리본이 용접된 컬렉터 핀으로 대체된 다른 예시적인 실시예에 따른 패키지(100)의 프리폼을 도시한다.
컬렉터 상호연결 저항을 줄이기 위한 옵션은 컬렉터 리본 본드를 용접된 리드로 교체하는 것을 포함한다. 도 15는 그러한 개념을 도시한다. AMB 기판과 접촉하는 컬렉터의 영역은 AMB 기판의 두께 공차를 수용하도록 가요성을 갖는 것이 바람직할 수 있다. 이것은 예를 들어 다운홀더 섹션(154)이 제공되는 터치다운 영역 내에서 리드프레임의 두께를 감소시킴으로써 달성될 수 있다.
예시적인 실시예에 따른 패키지(100)의 전력 밀도를 더 증가시키기 위한 추가의 가능성은 전기 전도성 요소(134)를 구성하는 리본 본딩된 상호연결부를 구리 클립(도 17a의 참조번호(176)를 비교)으로 교체하는 것을 포함한다. 이러한 클립(176)을 제공함으로써 클립(176)과 다이 에지/단말 구조 사이의 전기장을 더 감소시킬 수 있다. 특히, 용접된, 소결된 또는 솔더링된 컬렉터 리드를 갖는 이미터 구리 클립 설계를 제공하는 것이 가능할 수 있다.
도 17a는 캡슐화 이전의 또 다른 예시적인 실시예에 따른 패키지(100)의 프리폼을 도시한다.
도 17a에 따르면, 리드프레임으로서 또한 구성된 전기 전도성 접촉 구조(106)는 한편으로 전기 전도성 접촉 구조(106)와, 다른 한편으로 전자 칩(104)의 상부 주 표면 및 칩 캐리어(102)의 전기 전도성 층(126) 간에 전기 전도성 연결을 구축하기 위한 연결 요소(134)로서 클립(176)을 포함한다. (도시된 실시예에서 리드프레임의 필수 부분을 형성하는) 클립(176)이 마련되는 것을 감안하면, 도 7에서 전기 전도성 연결 요소(134)로서 사용되는 리본은 불필요해질 수 있다. 또한, 전기 전도성 연결 요소(134) 중 일부는 도 17a에 따른 본드 와이어로서 구현된다. 클립(176) 내에 몇몇 선택적 홀(178)이 형성된다. 한편으로 클립(176)과 다른 한편으로는 전자 칩(104) 및 전기 전도성 층(126) 간의 전기 전도성 연결은 제각기의 솔더링 구조(180)에 의해, 즉 솔더링에 의해 구축될 수 있다. 그러나, 상호연결은 용접에 의해서도 만들어질 수 있다.
도 17b는 캡슐화 이전의 클립 설계를 갖는 또 다른 예시적인 실시예에 따른 패키지(100)의 프리폼을 도시한다. 도 17b의 실시예는, 도 17b에 따르면 클립(176)이 리드프레임 타입의 전기 전도성 접촉 구조(106)와 별개로 제공되는 점(즉, 이 전기 전도성 접촉 구조(106)와 일체형으로 형성되지 않는 점)에서 도 17a에 따른 실시예와 다르다. 도 17b에 따르면, 클립(176)은 전자 칩(104)을 전기 전도성 접촉 구조(106)에 전기적으로 연결하기 위해, 또한 칩 캐리어(102)의 전기 전도성 층(126)을 전기 전도성 접촉 구조(106)에 전기적으로 연결하기 위해 제공된다. 도 17b에 따르면, 전기 전도성 층(126)은 2개의 섬 모양의 분리된 층 부분(126a, 126b)으로 구성된다.
도 18은 예시적인 실시예에 따라, 전원 패키지(100) 또는 이러한 패키지(100)를 하나 이상 포함하는 전자 장치(150)를 포함하는 차량(160)을 개략적으로 도시한다. 보다 구체적으로, 전자 장치(150)용 전원 패키지(100)는 전기 모터/배터리 블록(164)에 기능적으로 결합될 수 있는 동력 전달 장치(162)의 일부를 형성할 수 있다. 따라서, 예시적인 실시예에 따른 패키지(100) 또는 전원 모듈은 자동차 애플리케이션에 사용될 수 있다. 보다 구체적으로, 이러한 패키지(100)(또는 다수의 이러한 패키지(100)로 구성된 전자 장치(150))는 차량(160)(예를 들어, 전기 차량)의 동력 전달 장치(162)에 사용될 수 있다. 패키지(100) 또는 전자 장치(150)는 동력 전달 장치(162)에서 인버터로서 기능할 수 있다.
용어 "포함하는"은 다른 구성요소 또는 특징을 배제하지 않으며 "단수"의 표현은 복수를 배제하지 않는다는 것을 유의해야 한다. 또한, 상이한 실시예들과 관련하여 설명된 요소들은 결합될 수 있다. 또한, 참조 부호는 청구범위를 한정하는 것으로 해석되어서는 안된다는 점에 유의해야 한다. 또한, 본 출원의 범위는 본 명세서에 기재된 프로세스, 머신, 제조에 대한 특정 실시예, 및 물질, 수단, 방법 및 단계를 조성한 특정 실시예에 한정되는 것으로 의도되지 않는다. 따라서, 첨부된 청구범위는 그러한 프로세스, 머신, 제조와, 물질, 수단, 방법 및 단계의 조성을 그들의 범위 내에 포함하고자 한다.

Claims (32)

  1. 패키지(100)로서,
    칩 캐리어(102)와,
    상기 칩 캐리어(102) 상에 장착된 적어도 하나의 전자 칩(104)과,
    상기 적어도 하나의 전자 칩(104)에 전기적으로 결합된 전기 전도성 접촉 구조(106)와,
    상기 전기 전도성 접촉 구조(106)의 일부, 및 상기 칩 캐리어(102) 및 상기 적어도 하나의 전자 칩(104)의 적어도 일부를 캡슐화하는 몰드 타입 인캡슐런트(108)를 포함하되,
    상기 칩 캐리어(102)는 열 전도성 및 전기 절연성 코어(122)를 포함하고, 상기 열 전도성 및 전기 절연성 코어(122)는 자신의 반대편 주 표면 상에서 적어도 부분적으로 제각기의 브레이징된 전기 전도성 층(124,126)으로 피복되는
    패키지(100).
  2. 제1항에 있어서,
    상기 전기 전도성 층(124,126) 중 적어도 하나는 상기 열 전도성 및 전기 절연성 코어(122)의 두께(d3)보다 큰 두께(d1,d2)를 갖는
    패키지(100).
  3. 제1항 또는 제2항에 있어서,
    상기 전기 전도성 층(124,126) 중 적어도 하나는 0.4mm보다 큰, 특히 0.5mm보다 큰, 보다 구체적으로는 0.6mm보다 큰 두께(d1,d2)를 갖는
    패키지(100).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전기 전도성 층(124,126) 중 적어도 하나는 금속 층, 특히 구리 층, 또는 구리를 포함하는 합금인
    패키지(100).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 열 전도성 및 전기 절연성 코어(122)는 세라믹 코어이고, 특히 실리콘 질화물, 알루미늄 질화물 및 알루미늄 산화물로 구성된 그룹 중 하나를 포함하거나 이 하나로 구성되는
    패키지(100).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 열 전도성 및 전기 절연성 코어(122)와 상기 전기 전도성 층(124,126) 사이에 특히 은을 포함하거나 이 은으로 구성된 브레이징 구조(156,158)를 포함하는
    패키지(100).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 칩 캐리어(102)는 활성 금속 브레이징된(AMB) 기판인
    패키지(100).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 인캡슐런트(108)와 접촉하는 상기 칩 캐리어(102)의 표면의 적어도 일부는 상기 칩 캐리어(102)와 상기 인캡슐런트(108) 간의 접착을 촉진하는 접착 촉진 표면을 갖는
    패키지(100).
  9. 제8항에 있어서,
    상기 접착 촉진 표면은 거칠게된 표면(172), 및 접착 촉진 코팅(174), 특히 유기물 코팅 및/또는 유기물 코팅으로 구성된 그룹 중 적어도 하나를 포함하는
    패키지(100).
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전자 칩(104)을 바라보는 상기 전기 전도성 층(124,126) 중 하나는 소결 층(128), 특히 패턴화된 소결 층(128)으로 피복되는
    패키지(100).
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전자 칩(104)을 외면하는(facing away) 상기 전기 전도성 층(124,126) 중 하나는 소결가능 또는 소결된 층(130)으로 피복되는
    패키지(100).
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전자 칩(104)을 외면하는 상기 전기 전도성 층(124,126) 중 하나는 히트싱크(132)에 부착되는
    패키지(100).
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 열 전도성 및 전기 절연성 코어(122)는 상기 패키지(100)의 전자 환경에 대해 상기 적어도 하나의 칩(104)을 전기적으로 격리시키도록 구성되는
    패키지(100).
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 칩 캐리어(102)는 상기 패키지(100)의 외부 표면의 일부를 형성하는
    패키지(100).
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 전기 전도성 접촉 구조(106)의 적어도 2개의 플레이트 섹션(110)은 상기 인캡슐런트(108) 너머 연장되고 상기 전자 칩(104)의 전원 단자를 형성하고, 상기 전기 전도성 접촉 구조(106)의 적어도 하나의 리드 섹션(112)은 상기 인캡슐런트(108) 너머 연장되고 상기 전자 칩(104)의 적어도 하나의 신호 단자를 형성하는
    패키지(100).
  16. 제15항에 있어서,
    상기 적어도 2개의 플레이트 섹션(110)은 상이한, 특히 반대편에 있는 측면(114,116)에서 상기 인캡슐런트(108) 너머 연장되는
    패키지(100).
  17. 제16항에 있어서,
    상기 적어도 하나의 리드 섹션(112)은 상기 적어도 2개의 플레이트 섹션(110) 중 하나와 동일한 측면(114)에서 상기 인캡슐런트(108) 너머 연장되는
    패키지(100).
  18. 제17항에 있어서,
    상기 동일한 측면(114)에서 상기 인캡슐런트(108) 너머 연장되는 상기 적어도 하나의 리드 섹션(112) 및 상기 적어도 2개의 플레이트 섹션(110) 중 하나는, 상기 패키지(100)의 상기 플레이트 섹션(110)이 전기적으로 연결된 경우 상기 적어도 하나의 리드 섹션(112)이 동일한 다른 패키지(100)의 상기 적어도 2개의 플레이트 섹션(110)의 다른 하나의 리세스(118) 내에 위치하도록, 구성되는
    패키지(100).
  19. 제15항 내지 제18항 중 어느 한 항에 있어서,
    상기 적어도 2개의 플레이트 섹션(110) 중 적어도 하나는 상기 인캡슐런트(108)의 측면(114,116) 길이의 적어도 50%, 특히 적어도 80%를 따라 연장되는
    패키지(100).
  20. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 적어도 2개의 플레이트 섹션(110) 중 적어도 하나는 특히 웨이브 프로파일을 갖는 국부적으로 상승된 굴곡 부분(120)을 포함하는
    패키지(100).
  21. 제15항 내지 제20항 중 어느 한 항에 있어서,
    상기 적어도 하나의 리드 섹션(112)의 적어도 일부는 상기 적어도 2개의 플레이트 섹션에 실질적으로 수직으로 연장되는
    패키지(100).
  22. 제15항 내지 제21항 중 어느 한 항에 있어서,
    상기 적어도 2개의 플레이트 섹션(110) 중 적어도 하나는 버스 바 배열에 연결되도록 구성되되, 상기 패키지(100) 내로 흐르는 전류와 연관된 자속은 적어도 부분적 자속 상쇄를 위해 반대 방향으로 상기 버스 바 배열을 통과하는 전류의 자속에 결합되도록 하는
    패키지(100).
  23. 제1항 내지 제22항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전자 칩(104)은 적어도 하나의 반도체 전원 칩, 특히 적어도 하나의 절연 게이트 바이폴라 트랜지스터 칩을 포함하는
    패키지(100).
  24. 제1항 내지 제23항 중 어느 한 항에 있어서,
    상기 전기 전도성 접촉 구조(106)는 리드프레임을 포함하는
    패키지(100).
  25. 제1항 내지 제24항 중 어느 한 항에 있어서,
    상기 전기 전도성 접촉 구조(106)는 몰딩 동안 몰드 도구를 향해 상기 전자 칩(102)을 아래로 누르도록 구성되는 적어도 하나의 다운홀더 섹션(154)을 포함하는
    패키지(100).
  26. 제1항 내지 제25항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전자 칩(104)을 상기 전기 전도성 접촉 구조(106)에 전기적으로 연결하고 및/또는 상기 칩 캐리어(102)를 상기 전기 전도성 접촉 구조(106)에 전기적으로 연결하는 전기 전도성 요소(134), 특히 적어도 하나의 본드 와이어, 적어도 하나의 본드 리본, 및 적어도 하나의 클립(176) 중 적어도 하나를 포함하는
    패키지(100).
  27. 제1항 내지 제26항 중 어느 한 항에 있어서,
    상기 인캡슐런트(108)는 수지 기반 몰드 화합물, 특히 에폭시 수지 기반 몰드 화합물을 포함하는
    패키지(100).
  28. 패키지(100)로서,
    열 전도성 및 전기 절연성 코어(122)를 포함하는 칩 캐리어(102)- 상기 열 전도성 및 전기 절연성 코어(122)는 자신의 반대편 주 표면 상에서 적어도 부분적으로 제각기의 브레이징된 전기 전도성 층(124,126)으로 피복됨 -, 특히 활성 금속 브레이징된(AMB) 기판과,
    상기 칩 캐리어(102) 상에 장착된, 특히 소결된 적어도 하나의 전자 칩(104)과,
    몰딩 동안 몰드 플래시를 방지하기 위해 상기 칩 캐리어(102)를 몰드 도구를 향해 누르기 위한 터치다운 영역으로 구성되는 적어도 하나의 다운홀더 섹션(154), 특히 적어도 3개의 다운홀더 섹션(154)을 포함하는 특히 리드프레임 타입의 전기 전도성 접촉 구조(106)를 포함하는
    패키지(100).
  29. 청구항 제1항 내지 제28항 중 어느 한 항에 따른 패키지(100)를 적어도 두 개 포함하는 전자 장치(150)로서,
    특히 상기 패키지(100) 중 하나의 전원 단자(110) 중 하나는 상기 패키지(100)의 다른 하나의 전원 단자(110) 중 하나에 전기적으로 연결되는
    전자 장치(150).
  30. 제29항에 있어서,
    상기 전자 장치(150)는 하프-브리지, H-브리지, 3개의 하프-브리지의 배열, 4개의 하프-브리지의 배열, 및 인버터로 구성된 그룹 중 적어도 하나로 구성되는
    전자 장치(150).
  31. 패키지(100)를 제조하는 방법으로서,
    열 전도성 및 전기 절연성 코어(122)의 반대편의 주 표면들 각각 상에 각각의 전기 전도성 층(124,126)을 브레이징하여 상기 주 표면들 상에서 적어도 부분적으로 상기 각각의 전기 전도성 층(124,16)으로 상기 열 전도성 및 전기 절연성 코어(122)를 피복함으로써 칩 캐리어(102)를 형성하는 단계와,
    상기 칩 캐리어(102) 상에 적어도 하나의 전자 칩(104)을 장착하는 단계와,
    전기 전도성 접촉 구조(106)를 상기 적어도 하나의 전자 칩(104)에 전기적으로 연결하는 단계와,
    상기 전기 전도성 접촉 구조(106)의 일부, 및 상기 칩 캐리어(102) 및 상기 적어도 하나의 전자 칩(104)의 적어도 일부를 몰드 타입 인캡슐런트(108)로 캡슐화하는 단계를 포함하는
    방법.
  32. 청구항 제1항 내지 제28항 중 어느 한 항에 따른 패키지(100) 또는 청구항 제29항 또는 제30항에 따른 전자 장치(150)를 자동차 애플리케이션, 특히 차량(160)의 동력 전달 장치(162)에, 보다 구체적으로는 차량(160)의 동력 전달 장치(162)에서 인버터로서 사용하는 방법.
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