CN103326681B - 用于输出缓冲器的放大器、信号处理设备和放大器电路 - Google Patents

用于输出缓冲器的放大器、信号处理设备和放大器电路 Download PDF

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Abstract

本发明提供了一种用于输出缓冲器的放大器、信号处理设备和放大器电路。所述用于输出缓冲器的放大器包括：运算放大器，包括第一输入端、第二输入端和输出端，运算放大器被构造为产生输入偏置电流，对施加到第一输入端和第二输入端的信号之间的电压差进行放大，并输出放大的电压差；和自偏置电路，连接到第一输入端和第二输入端，自偏置电路被构造为当施加到第一输入端和第二输入端的信号之间的电压差等于或大于预定电压时产生第一电流路径和第二电流路径，在第一电流路径或第二电流路径上产生尾电流，将产生的尾电流加入到运算放大器的输入偏置电流中，其中，第二输入端连接到输出端。

Description

用于输出缓冲器的放大器、信号处理设备和放大器电路
本申请要求于2012年3月21日在韩国知识产权局提交的第10-2012-0028962号韩国专利申请的权益，该申请的公开通过引用完全包含于此。
技术领域
示例实施例涉及一种放大器，更具体地讲，涉及一种用于输出缓冲器的放大器和使用该放大器的信号处理设备。
背景技术
运算放大器是用于信号处理设备中的输出缓冲器的放大器的示例。运算放大器具有两个输入端和一个输出端，将施加到第一输入端和第二输入端的电压之间的电压差放大，并输出放大的电压差。由于信号处理设备的驱动频率增大，提高用于输出缓冲器的放大器的转换速率(slew rate)的研究会是有用的。
发明内容
根据一些实施例，本公开提供了一种用于输出缓冲器的放大器，所述放大器可通过采用自适应型自偏置电路提高放大器的转换速率。
本公开还提供了一种使用用于输出缓冲器的放大器的信号处理设备，所述放大器可通过采用自适应型自偏置电路提高放大器的转换速率。
根据一个实施例，提供了一种用于输出缓冲器的放大器，所述放大器包括：运算放大器，包括第一输入端、第二输入端和输出端，运算放大器被构造为产生输入偏置电流，对施加到第一输入端和第二输入端的信号之间的电压差进行放大，并输出放大的电压差；自偏置电路，连接到第一输入端和第二输入端，自偏置电路被构造为当施加到第一输入端和第二输入端的信号之间的电压差等于或大于预定电压时产生第一电流路径和第二电流路径，在第一电流路径或第二电流路径上产生尾电流，将产生的尾电流加入到运算放大器的输入偏置电流中，其中，第二输入端连接到输出端。
如果施加到第一输入端和第二输入端的信号之间的电压差小于预定电压，则第一电流路径和第二电流路径可均为断开的。
自偏置电路可通过使用电流镜电路将在第一电流通路或第二电流通路上产生的尾电流加入到运算放大器的输入偏置电流中。
根据另一实施例，提供了一种信号处理设备，所述信号处理设备包括：数字至模拟转换器(DAC)，构造为将数字图像信号转换成模拟图像信号；用于输出缓冲器的放大器，构造为对模拟图像信号进行放大并将放大的模拟图像信号提供给显示面板，其中，所述放大器包括：运算放大器，包括第一输入端、第二输入端和输出端，运算放大器被构造为产生输入偏置电流，对施加到第一输入端和第二输入端的信号之间的电压差进行放大，并输出放大的电压差；自偏置电路，连接到第一输入端和第二输入端，自偏置电路被构造为当施加到第一输入端和第二输入端的信号之间的电压差等于或大于预定电压时产生第一电流路径和第二电流路径，在第一电流通路或第二电流通路上产生尾电流，将产生的尾电流加入到运算放大器的输入偏置电流中，其中，第二输入端连接到输出端。
根据又一实施例，提供了一种用于半导体装置的放大器电路。所述放大器电路包括：运算放大器，包括输入电路和输出端，输入电路包括第一输入端、第二输入端、第一节点和第二节点，运算放大器被构造为对施加到第一输入端的第一输入电压和施加到第二输入端的第二输入电压之间的电压差进行放大，并被构造为通过输出端输出放大的电压差；第一自偏置电路，连接到第一输入端、第二输入端、第一节点和第二节点，第一自偏置电路被构造为当施加到第二输入端的第二输入电压大于施加到第一输入端的第一输入电压时产生第一电流通路；第二自偏置电路，连接到第一输入端、第二输入端、第一节点和第二节点，第二自偏置电路被配置为当施加到第一输入端的第一输入电压大于施加到第二输入端的第二输入电压时产生第二电流通路，其中，第二输入端连接到输出端。
附图说明
通过下面结合附图进行的详细描述，示例性实施例将更清楚地被理解，在附图中：
图1是根据一个实施例的显示***的结构的框图；
图2示出根据示例性实施例的图1中示出的源极驱动器的结构；
图3示出根据示例性实施例的图2中示出的输出缓冲器电路的结构；
图4示出根据一个实施例的图3中示出的用于输出缓冲器电路的放大器的结构；
图5是根据一个实施例的图4中示出的运算放大器的结构的框图；
图6是根据一个实施例的图5中示出的放大电路的详细的框图；
图7示出根据一个实施例的图4中的运算放大器的详细的电路结构；
图8是根据一个实施例的图4中示出的自偏置电路的结构的框图；
图9示出了根据一个实施例的图4中的自偏置电路的详细的电路结构，所述自偏置电路连接到图4中的运算放大器的输入电路；
图10A至图10D示出了在图9中的电路中产生的主信号(primary signal)的示例性波形；
图11示出根据另一实施例的图4中的自偏置电路的详细的电路结构，所述自偏置电路连接到图4中的运算放大器的输入电路；
图12A至图12D示出了在图11中的电路中产生的主信号的示例性波形。
具体实施方式
将参照附图更充分地描述本公开的示例实施例。
然而，本公开可以以很多不同的形式实施，并不应该被解释为限于在此阐述的实施例。相同的标号表示相同的元件。在附图中，为了便于解释，与元件的实际尺寸相比可能会放大这些元件，并且这些元件的比例可能会夸大或缩小。
这里使用的术语仅出于描述具体实施例的目的，而并不意图限制本公开。如这里所使用的，除非上下文明确另外指出，否则单数形式也意图包括复数形式。还将理解的是，当在说明书中使用术语“包含”或“包括”时，说明存在所述特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
将理解的是，尽管在此参照本公开的元件可使用术语第一、第二、A、B等，但是这些元件并不应该被解释为受到这些术语的限制，除非上下文另外指明。例如，在不脱离本公开的范围的情况下，第一元件可被命名为第二元件，第二元件可被命名为第一元件。这里，术语“和/或”包括一个或多个所指事物的任意组合和全部组合。
除非另外定义，否则这里使用的所有术语(包括技术术语和科技术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语例如在通用的字典中定义的术语应该被解释为具有与相关领域的上下文中它们的意思相同的意思，而不是理想地或者过于正式地解释它们的意思。
图1示出了根据一个实施例的显示***1000的结构。
如图1所示，显示***1000包括时序控制器110、源极驱动器120、栅极驱动器130和显示面板140。
例如，显示面板140可为液晶显示(LCD)面板。时序控制器110产生控制源极驱动器120和栅极驱动器130所使用的控制信号，并处理从外部接收的图像数据，以将处理的图像数据发送到源极驱动器120。
源极驱动器120可接收时序控制器110提供的图像数据，可产生与接收的图像数据对应的模拟灰度级信号，并可将模拟灰度级信号输出到显示面板140的源极线Y1至Yn。
响应于时序控制器110提供的控制信号，栅极驱动器130顺序地启用(enable)显示面板140的栅极线G1至Gm。
因此，在显示面板140的启用的栅极线G1至Gm布置的多个液晶单元中的每个液晶单元中，根据施加到源极线Y1至Yn的模拟灰度级信号的电压来调节液晶的光学性能，从而可显示图像。
图2示出根据示例性实施例的图1中示出的源极驱动器120的结构。
如图2所示，源极驱动器120包括移位寄存器电路210、数据锁存电路220、数字至模拟转换器(DAC)230和输出缓冲器电路240。
移位寄存器电路210控制多条数字图像数据DATA顺序存储在数据锁存电路220中的时间。响应于时钟信号HCLK，移位寄存器电路210使接收的水平开始信号DIO移位。
响应于水平开始信号DIO，数据锁存电路220接收并存储从时序控制器110(见图1)传输的数字图像数据DATA。当完成对应于一条水平线的图像数据DATA的存储时，响应于输出控制信号CLK1，数据锁存电路220可输出图像数据DATA。
DAC 230接收从数据锁存电路220输出的数字图像数据DATA，并且响应于输出控制信号CLK1输出与数据图像数据DATA对应的模拟灰度级信号。
输出缓冲器电路240对DAC 230输出的模拟灰度级信号进行缓冲，并输出缓冲的模拟灰度级信号。
图3示出根据示例性实施例的图2中示出的输出缓冲器电路240的结构。
如图3所示，输出缓冲器电路240可包括用于输出缓冲器的放大器310A和310B、输出控制开关SO1和SO2、共享开关SCS1至SCS4、电阻器Resd1和Resd2以及二极管D1至D4。
将被施加到显示面板140的第一数据线(见图1)的灰度级电压作为输入电压Vin1被施加到用于输出缓冲器的放大器310A。用于输出缓冲器的放大器310A对输入电压Vin1进行缓冲并输出缓冲的输入电压Vin1作为第一驱动电压Vout1。
将被施加到显示面板140的第二数据线(见图1)的灰度级电压作为输入电压Vin2被施加到用于输出缓冲器的放大器310B。用于输出缓冲器的放大器310B对输入电压Vin2进行缓冲，并输出缓冲的输入电压Vin2作为第二驱动电压Vout2。
输出缓冲器电路240通过使用具有良好的电流驱动能力的放大器310A和310B来执行缓冲操作，从而当流经负载(例如，显示面板140的数据线和像素电容器)的负载电流增大时，输出缓冲器电路240可以以预定的电压电平提供输出信号。
输出控制开关SO1和SO2是用于控制输出信号从用于输出缓冲器的放大器310A或310B到显示面板140的第一数据线或第二数据线的供应的开关。
共享开关SCS1至SCS4形成电荷共享路径。电荷共享功能允许显示面板140的数据线在将被驱动的栅极线(即，将被显示的线)改变时临时相互连接，并允许数据线共享电荷。因此，可减少驱动数据线的放大器310A和310B的驱动负担。
电阻器Resd1和Resd2是保护内部器件免于静电的元件。当高电压被施加到输出端Y1和Y2时，二极管D1至D4也是保护内部器件免于静电的元件。
图4示出根据一个实施例的图3中示出的输出缓冲器电路240的放大器310A或310B的结构。然而，图4中示出的放大器310A或310B不限于被应用于源极驱动器，而可应用于各种电子装置(例如，稳压器、功率放大器、各种驱动器电路等)的输出缓冲器。
如图4所示，根据本实施例的放大器310A或310B可包括自偏置电路410和运算放大器420。
自偏置电路410可包括分别连接到运算放大器420的第一输入端IN1和第二输入端IN2的第一电流路径和第二电流路径。当施加到第一输入端IN1和第二输入端IN2的信号之间的电压差等于或大于预定电压(例如，V＝Vthn+|Vthp|,Vthn＝“NMOS晶体管”或连接到第一输入端IN1的“NMOS晶体管”的阈值电压，Vthp＝“PMOS晶体管”或连接到第二输入端IN2的“PMOS晶体管”的阈值电压)时，自偏置电路410在第一电流路径或第二电流路径上产生尾电流，并将产生的尾电流传输到运算放大器420。
运算放大器420可包括第一输入端IN1、第二输入端IN2和输出端OUT。运算放大器420基于添加有从自偏置电路410传输的尾电流的偏置电流对施加到第一输入端IN1和第二输入端IN2的信号之间的电压差进行放大，并将放大的电压差输出到输出端OUT。
用于输出缓冲器的放大器310A或310B的运算放大器420的第二输入端IN2可连接到输出端OUT。
图5是根据一个实施例的图4中示出的运算放大器420的结构的框图。
如图5所示，运算放大器420可包括输入电路510、放大电路520和输出电路530。
输入电路510基于添加有从自偏置电路410传输的尾电流的偏置电流输出施加到第一输入端IN1和第二输入端IN2的信号之间的电压差引起的差分电流。输入电路510的第二输入端IN2连接到输出电路530的输出端OUT。因此，输入电路510输出由施加到第一输入端IN1的输入电压Vin和施加到第二输入端IN2的输出电压Vout之间的电压差引起的差分电流。例如，第一输入端IN1可为正端(+)，第二输入端IN2可为负端(-)。可选择地，第一输入端IN1可为负端(-)，而第二输入端IN2可为正端(+)。
放大电路520将从输入电路510输出的差分电流相加，对由相加的差分电流引起的电压进行放大。
输出电路530将从放大电路520输出的输出电压Vout输出到输出端OUT。
图6根据一个实施的是图5中示出的放大电路520的详细的框图。
如图6所示，放大电路520可包括电流加法电路520A、浮动电流源520B和AB类(class-AB)控制电路520C。
电流加法电路520A对从输入电路510的两对差分晶体管输出的差分电流进行相加。
浮动电流源520B控制放大电路520以通过接收偏置电压来产生预定偏置电流。
AB类控制电路520C增大运算放大器420的增益。
现在将描述包括在图4中示出的用于输出放大器的放大器310A或310B中的运算放大器420的详细电路图。
图7示出根据一个实施例的图4中的运算放大器420的详细的电路结构。
输入电路510(见图5)是折叠级联式运算跨导放大器(OTA)。折叠级联式OTA将电压差转换成电流并传输该电流。
输入电路510可包括PMOS晶体管MP1、MP2和MP3以及NMOS晶体管MN1、MN2和MN3，并通过接收输入电压Vin和输出电压Vout来输出差分电流。
输入电路510可包括：第一差分输入电路，包括PMOS晶体管MP1和PMOS晶体管MP2；第二差分输入电路，包括NMOS晶体管MN1和NMOS晶体管MN2。PMOS晶体管MP3和NMOS晶体管MN3分别将偏置电流提供给第一差分输入电路和第二差分输入电路。
PMOS晶体管MP3根据第一偏置电压VB1将第一偏置电流施加到第一差分输入电路，NMOS晶体管MN3根据第二偏置电压VB2将第二偏置电流施加到第二差分输入电路。
第一差分输入电路和第二差分输入电路根据差分输入信号分别使第一偏置电流和第二偏置电流分开，并将作为差分电流的分开的电流输出到电流加法电路520A。
即，输入电路510将输入电压Vin和输出电压Vout之间的电压差转换成电流，并将该电流输出到电流加法电路520A。
参照图4至图7，输入电路510可包括：第一对差分放大晶体管MP1和MP2，连接到第一偏置电流流经的第一分支；第二对差分放大晶体管MN1和MN2，连接到第二偏置电流流经的第二分支。在此，自偏置电路410产生的尾电流所流经的分支可并联连接到第一分支或第二分支。
电流加法电路520A是包括PMOS晶体管MP4、MP5、MP6和MP7以及NMOS晶体管MN4、MN5、MN6和MN7的电流镜电路。
电流加法电路520A将从输入电路510输入的差分电流相加。电流加法电路520A的NMOS晶体管MN4、MN5、MN6和MN7连接到第一差分输入电路，PMOS晶体管MP4、MP5、MP6和MP7连接到第二差分输入电路。
PMOS晶体管MP4和PMOS晶体管MP5串联连接在电源电压VDD和浮动电流源520B之间，PMOS晶体管MP6和PMOS晶体管MP7串联连接在电源电压VDD和AB类控制电路520C之间。NMOS晶体管MN4和NMOS晶体管MN5串联连接在接地端VSS和浮动电流源520B之间，并且NMOS晶体管MN6和NMOS晶体管MN7串联连接在接地端VSS和AB类控制电路520C之间。第三偏置电压VB3被施加到PMOS晶体管MP4和MP6中的每个的栅极端，第四偏置电压VB4被施加到NMOS晶体管MN4和MN6中的每个的栅极端。
浮动电流源520B具有PMOS晶体管MP8和NMOS晶体管MN8并联连接的构造。PMOS晶体管MP8和NMOS晶体管MN8中的每个通过分别接收第五偏置电压VB5和第六偏置电压VB6来产生预定的静态偏置电流。浮动电流源520B可由单个电流源构成，而不是由PMOS晶体管MP8和NMOS晶体管MN8构成。
AB类控制电路520C具有这样的构造，即，PMOS晶体管MP9和MP10与NMOS晶体管MN9和MN10并联连接。第七偏置电压VB7施加到PMOS晶体管MP9的栅极端，第八偏置电压VB8施加到NMOS晶体管MN10的栅极端。NMOS晶体管MN9和PMOS晶体管MP10中的每个的栅极端和漏极端相互连接。因此，NMOS晶体管MN9和PMOS晶体管MP10执行诸如二极管的电路的操作。
如果没有设置NMOS晶体管MN9和PMOS晶体管MP10，则当用高电压驱动运算放大器420时，运算放大器420的增益降低。即，当运算放大器420的电源电压VDD高时，施加到上拉节点pu和下拉节点pd的电压之间的差增大。这致使PMOS晶体管MP9和NMOS晶体管MN10中的每个的漏-源电压增大。漏-源电压的增大导致PMOS晶体管MP9和NMOS晶体管MN10的击穿现象。击穿现象导致在PMOS晶体管MP9和NMOS晶体管MN10中的每个的漏极端中产生的小信号电阻急剧减小。由于小信号电阻与放大器的增益成比例，所以小信号电阻的减小与放大器的增益的减小有关。
因此，当NMOS晶体管MN9串联连接到NMOS晶体管MN10并且PMOS晶体管MP10串联连接到PMOS晶体管MP9时，施加到上拉节点pu和下拉节点pd的电压之间的差会被分散。这导致PMOS晶体管MP9和MP10及NMOS晶体管MN9和MN10中的每个的漏-源电压降低，从而小信号电阻可增大。小信号电阻的增大与放大器增益的增大相关，从而运算放大器420的增益会升高。
另外，当运算放大器420产生大增益时，NMOS晶体管MN9和PMOS晶体管MP10防止输出电压由于***电路之间的寄生电容分量而产生畸变。
输出电路530可包括电容器C1和C2、PMOS晶体管MP11及NMOS晶体管MN11。输出电路530通过接收从AB类控制电路520C输出的放大电压来产生输出信号。电容器C1和C2使输出信号的频率特性稳定。即，电容器C1和C2可防止输出信号振荡。
输出电路530的PMOS晶体管MP11的源极端连接到电源电压VDD，输出电路530的PMOS晶体管MP11的栅极端连接到上拉节点pu，输出电路530的PMOS晶体管MP11的漏极端连接到输出端OUT和NMOS晶体管MN11的漏极端。NMOS晶体管MN11的源极端连接到接地端VSS，NMOS晶体管MN11的栅极端连接到下拉节点pd，NMOS晶体管MN11的漏极端连接到输出端OUT和PMOS晶体管MP11的漏极端。
通过第一偏置电压VB1和第二偏置电压VB2使上述的输入电路510偏置，从而用于输出缓冲器的放大器的转换速率可表示为等式1：
转换速率＝(IDCbias)/Cc …(1)
其中，IDCbias是第一偏置电压VB1或第二偏置电压VB2产生的DC偏置电流值，Cc是输出电路530的电容器C1或C2的电容值。
本公开提供了一种如图4所示的通过组合自偏置电路410和运算放大器420来提高用于输出缓冲器的放大器的转换速率的方案。
根据一个实施例，图8是图4中示出的自偏置电路410的结构的框图。
如图8所示，自偏置电路410包括产生第一电流路径810X和第二电流路径810Y的电路以及第一电流镜电路820X和第二电流镜电路820Y。
第一电流路径810X和第二电流路径810Y中的每个形成在电源轨VDD(例如，电源电压VDD)和接地轨VSS(例如，接地端VSS)之间。第一电流路径810X和第二电流路径810Y中的每个连接到运算放大器420的第一输入端IN1和第二输入端IN2。由于用于输出缓冲器的放大器的运算放大器420的第二输入端IN2连接到输出端OUT，所以施加到第二输入端IN2的电压是从输出端OUT输出的输出电压Vout，并且施加到第一输入端IN1的信号的电压是输入电压Vin。
在一个实施例中，在第一电流路径810X和第二电流路径810Y中的每个上，多个晶体管可以以级联结构连接在电源轨VDD和接地轨VSS之间，并且至少一对NMOS晶体管和PMOS晶体管可被设计为共享级联结构中的源极端。例如，第一输入端IN1可连接到包括在共享源极端的NMOS晶体管和PMOS晶体管对中的NMOS晶体管的栅极端，第二输入端IN2可连接到包括在共享源极端的NMOS晶体管和PMOS晶体管中的PMOS晶体管的栅极端。另外，第二输入端IN2可连接到包括在共享源极端的NMOS晶体管和PMOS晶体管对中的NMOS晶体管的栅极端，第一输入端IN1可连接到包括在共享源极端的NMOS晶体管和PMOS晶体管中的PMOS晶体管的栅极端。
在另一实施例中，在第一电流路径810X和第二电流路径810Y中的每个上，多个晶体管可以以级联结构连接在电源轨VDD和接地轨VSS之间，并且电路可被设计为将第一输入端IN1连接到连接在级联结构中的一个晶体管的栅极端并且将第二输入端IN2连接到连接在级联结构中的所述一个晶体管的源极端。
当施加到第一输入端IN1和第二输入端IN2的信号的电压之间的差等于或大于预定电压(例如，V＝Vthn+|Vthp|,Vthn＝“NMOS晶体管”或连接到第一输入端IN1的“NMOS晶体管”的阈值电压，Vthp＝“PMOS晶体管”或连接到第二输入端IN2的“PMOS晶体管”的阈值电压)时，自偏置电路410可在第一电流路径810X或第二电流路径810Y上产生尾电流。当施加到第一输入端IN1和第二输入端IN2的信号的电压之间的差小于预定电压时，第一电流路径810X和第二电流路径810Y均可被断开。
在第一电流路径810X上产生的尾电流可经第一电流镜电路820X被传输到运算放大器420的输入电路510，并且在第二电流路径810Y上产生的尾电流可经第二电流镜电路820Y被传输到运算放大器420的输入电路510。具体地讲，在第一电流路径810X和第二电流路径810Y上产生的尾电流经第一电流镜电流820X和第二电流镜电路820Y可被添加到运算放大器420的输入电路510产生的输入偏置电流中。
现在，将详细描述根据各种实施例的自偏置电路410的电路结构。
图9示出根据一个实施例的图4中的自偏置电路410的详细的电路结构，该自偏置电路410连接到图4中的运算放大器的输入电路。
现在将描述连接到图9中示出的运算放大器420的输入电路510的自偏置电路410的详细的电路结构。为了便于解释，图5中的输入电路被包括在图9中。
在一个实施例中，在第一电路路径810X'上，四个晶体管(例如，PMOS晶体管MP_1X和MP_2X及NMOS晶体管MN_1X和MN_2X)以级联结构连接在电源轨VDD和接地轨VSS之间。
PMOS晶体管MP_1X的源极端连接到电源轨VDD，PMOS晶体管MP_1X的栅极端和漏极端连接到节点nd_1x，NMOS晶体管MN_1X的漏极端连接到节点nd_1x，NMOS晶体管MN_1X的源极端连接到节点nd_3x，NMOS晶体管MN_1X的栅极端连接到第二输入端IN2，PMOS晶体管MP_2X的源极端连接到节点nd_3x，PMOS晶体管MP_2X的漏极端连接到节点nd_2x，PMOS晶体管MP_2X的栅极端连接到第一输入端IN1，NMOS晶体管MN_2X的栅极端和漏极端连接到节点nd_2x，NMOS晶体管MN_2X的源极端连接到接地轨VSS。
由于输入电压Vin被施加到第一输入端IN1并且输出电压Vout被施加到第二输入端IN2，所以输出电压Vout被施加到NMOS晶体管MN_1X的栅极端，输入电压Vin被施加到PMOS晶体管MP_2X的栅极端。
在一个实施例中，在第二电流路径810Y'上，四个晶体管(例如，PMOS晶体管MP_1Y和MP_2Y及NMOS晶体管MN_1Y和MN_2Y)以级联结构连接在电源轨VDD和接地轨VSS之间。
PMOS晶体管MP_1Y的源极端连接到电源轨VDD，PMOS晶体管MP_1Y的栅极端和漏极端连接到节点nd_1y，NMOS晶体管MN_1Y的漏极端连接到节点nd_1y，NMOS晶体管MN_1Y的源极端连接到节点nd_3y，NMOS晶体管MN_1Y的栅极端连接到第二输入端IN2，PMOS晶体管MP_2Y的源极端连接到节点nd_3y，PMOS晶体管MP_2Y的漏极端连接到节点nd_2y，PMOS晶体管MP_2Y的栅极端连接到第一输入端IN1，NMOS晶体管MN_2Y的栅极端和漏极端连接到节点nd_2y，NMOS晶体管MN_2Y的源极端连接到接地轨VSS。
由于输入电压Vin被施加到第一输入端IN1并且输出电压Vout被施加到第二输入端IN2，所以输入电压Vin被施加到NMOS晶体管MN_1Y的栅极端，并且输出电压Vout被施加到PMOS晶体管MP_2Y的栅极端。
在一个实施例中，第一电流镜电路820X'的PMOS晶体管MP_3X和NMOS晶体管MN_3X分别与第一电流路径810X'的PMOS晶体管MP_1X和NMOS晶体管MN_2X结合，并且PMOS晶体管MP_3X和NMOS晶体管MN_3X将第一电流路径810X'上产生的尾电流添加到输入电路510的输入偏置电流。
具体地讲，PMOS晶体管MP_3X的源极端连接到电源轨VDD，PMOS晶体管MP_3X的栅极端连接到节点nd_1x，PMOS晶体管MP_3X的漏极端连接到节点ps，NMOS晶体管MN_3X的源极端连接到接地轨VSS，NMOS晶体管MN_3X的栅极端连接到节点nd_2x，NMOS晶体管MN_3X的漏极端连接到节点ns。
第一偏置电压VB1引起的偏置电流和PMOS晶体管MP_3X测量的尾电流被施加到节点ps。因此，尾电流可被添加到第一偏置电压VB1引起的偏置电流中。
第二偏置电压VB2引起的偏置电流和NMOS晶体管MN_3X形成的尾电流被施加到节点ns。因此，尾电流可被添加到第二偏置电压VB2引起的偏置电流中。
在一个实施例中，第二电流镜电路820Y'的PMOS晶体管MP_3Y和NMOS晶体管MN_3Y与第二电流路径810Y'的PMOS晶体管MP_1Y和NMOS晶体管MN_2Y结合，并且PMOS晶体管MP_3Y和NMOS晶体管MN_3Y将第二电流路径810Y'上产生的尾电流添加到输入电路510的输入偏置电流。
具体地讲，PMOS晶体管MP_3Y的源极端连接到电源轨VDD，PMOS晶体管MP_3Y的栅极端连接到节点nd_1y，PMOS晶体管MP_3Y的漏极端连接到节点ps，NMOS晶体管MN_3Y的源极端连接到接地轨VSS，NMOS晶体管MN_3Y的栅极端连接到节点nd_2y，并且NMOS晶体管MN_3Y的漏极端连接到节点ns。
第一偏置电压VB1引起的偏置电流和PMOS晶体管MP_3Y形成的尾电流被施加到节点ps。因此，尾电流可被添加到第一偏置电压VB1引起的偏置电流。
第二偏置电压VB2引起的偏置电流和NMOS晶体管MN_3Y形成的尾电流被施加到节点ns。因此，尾电流可被添加到第二偏置电压VB2引起的偏置电流。
现在，将描述在第一电流路径810X'和第二电流路径810Y'上产生尾电流的操作。
在第一电流路径810X'上，如果NMOS晶体管MN_1X的栅源电压Vgs等于或大于NMOS晶体管MN_1X的阈值电压Vthn，则NMOS晶体管MN_1X将节点nd_1x和节点nd_3x电连接，如果不是，则NMOS晶体管MN_1X不将节点nd_1x与节点nd_3x电连接。
因此，NMOS晶体管MN_1X的电连接条件可表示为不等式2：
Vout-Vx≥Vthn ...(2)
其中，Vx是从图9中示出的节点nd_3x检测的电压，Vthn是NMOS晶体管MN_1X的阈值电压。
PMOS晶体管MP_2X的电连接条件可表示为不等式3：
Vx-Vin≥|Vthp| ...(3)
其中，Vthp是PMOS晶体管MP_2X的阈值电压。
为了实现第一电流路径810X'的电连接，需要满足作为NMOS晶体管MN_1X和PMOS晶体管MP_2X的电连接条件的不等式2和3。
因此，第一电流路径810X'的电连接条件可表示为不等式4：
Vout-Vin≥Vthn+|Vthp| ...(4)
在不等式5所示的条件下，第一电流路径810X'被断开。
Vout-Vin<Vthn+|Vthp| ...(5)
接下来，在第二电流路径810Y'上，当NMOS晶体管MN_1Y的栅源电压Vgs等于或大于NMOS晶体管MN_1Y的阈值电压Vthn时，形成NMOS晶体管MN_1Y的电连接，如果不是，则NMOS晶体管MN_1Y被截止。
因此，NMOS晶体管MN_1Y的电连接条件可表示为不等式6：
Vin-Vy≥Vthn ...(6)
其中，Vy是从图9中示出的节点nd_3y检测的电压，Vthn是NMOS晶体管MN_1Y的阈值电压。
PMOS晶体管MP_2Y的电连接条件可表示为不等式7：
Vy-Vout≥|Vthp| ...(7)
其中，Vthp是PMOS晶体管MP_2Y的阈值电压。
为了实现第二电流路径810Y'的电连接，需要满足作为NMOS晶体管MN_1Y和PMOS晶体管MP_2Y的电连接条件的不等式6和7。
因此，第二电流路径810Y'的电连接条件可表示为不等式8：
Vin-Vout≥Vthn+|Vthp| ...(8)
在不等式9中示出的条件下，第二电流路径810Y'被断开。
Vin-Vout<Vthn+|Vthp| ...(9)
假设NMOS晶体管MN_2X和MP_2Y的阈值电压的绝对值与NMOS晶体管MN_1X和MN_1Y的阈值电压相同为Vth，如果输入电压Vin和输出电压Vout之间的电压差小于2Vth，则第一电流路径810X'和第二电流路径810Y'均断开。如果输入电压Vin和输出电压Vout之间的电压差等于或大于2Vth，则选择性地形成第一电流连接810X'或第二电流路径810Y'的电连接。
流经电连接的第一电流连接810X'或第二电流路径810Y'的电流可被定义为尾电流。尾电流通过包括在第一电流镜电路820X'和第二电流镜电路820Y'中的晶体管MP_3X、MN_3X、MP_3Y和MN_3Y被添加到输入电路510的输入偏置电流中。
图10A示出了根据使用图9中示出的自偏置电路410的用于输出缓冲器的放大器的输入电压Vin和输出电压Vout之间的电压差在第一电流路径810X'上产生的尾电流Ix和在第二电流路径810Y'上产生的尾电流Iy。
图10A中示出的电流Ibias表示根据作为DC偏置电压的第二偏置电压VB2流经NMOS晶体管MN3的漏极的输入偏置电流。
图10B示出了作为输入到不包括图9中示出的自偏置电路410的用于输出缓冲器的放大器的第一输入端IN1的信号的电压的输入电压Vin的波形以及作为输出到不包括图9中的自偏置电路410的用于输出缓冲器的放大器的输出端OUT的信号的电压的输出电压Vout的波形。
图10C示出了当图10B中示出的输入电压Vin被输入到包括图9中的自偏置电路410的用于输出缓冲器的放大器的第一输入端N1时在第一电流路径810X'上产生的尾电流Ix的波形和在第二电流路径810Y'上产生的尾电流Iy的波形。
图10D示出了包括图9中示出的自偏置电路410的用于输出缓冲器的放大器的输入电压Vin的波形和输出电压Vout的波形。
参照图10B和图10D，图10B示出了不包括图9中的自偏置电路410的用于输出缓冲器的放大器中的输入信号和输出信号的示例性电压波形，图10D示出了包括图9中的自偏置电路410的用于输出缓冲器的放大器中的输入信号和输出信号的电压波形。图10D中的输出信号Vout比图10B中的输出信号Vout更快地跟随输入信号。
另外，包括图9中示出的自偏置电路410的用于输出缓冲器的放大器的转换效率可表示为等式10：
转换效率＝(IDCbias+Itail)/Cc ...(10)
其中，IDCbias是DC偏置电压VB1或VB2产生的DC偏置电流值，Itail是流经图9中的自偏置电路410的第一电流路径810X'或第二电流路径810Y'的电流，Cc是输出电路530的电容器C1或C2的电容值。
参照等式1和等式10，与不包括图9中的自偏置电路410的用于输出缓冲器的放大器的转换效率相比，可提高包括图9中的自偏置电路410的用于输出缓冲器的放大器的转换效率。
图11示出根据另一实施例的图4中的自偏置电路410的详细的电路结构，所述自偏置电路410连接到图4中的运算放大器420的输入电路510。为了便于解释，图5中的输入电路包括在图11中。
在一个实施例中，在第一电流路径810X″上，三个晶体管(例如，PMOS晶体管MP_1X'、PMOS晶体管MP_2X'和NMOS晶体管MN_1X')以级联结构连接在电源轨VDD和接地轨VSS之间。
PMOS晶体管MP_1X'的源极端连接到电源轨VDD，PMOS晶体管MP_1X'的栅极端连接到节点nd_1y'，PMOS晶体管MP_1X'的漏极端连接到节点nd_1x'，PMOS晶体管MP_2X'的源极端连接到节点nd_1x'，PMOS晶体管MP_2X'的漏极端连接到节点nd_2x'，PMOS晶体管MP_2X'的栅极端连接到第一输入端IN1，NMOS晶体管MN_1X'的栅极端和漏极端连接到节点nd_2x'，NMOS晶体管MN_1X'的源极端连接到接地轨VSS。第二输入端IN2连接到节点nd_1x'。
由于输入电压Vin施加到第一输入端IN1并且输出电压Vout施加到第二输入端IN2，所以输入电压Vin施加到PMOS晶体管MP_2X'的栅极端，输出电压Vout施加到作为PMOS晶体管MP_2X'的源极端的节点nd_1x'。
在一个实施例中，在第二电流路径810Y″上，三个晶体管(例如，PMOS晶体管MP_1Y'、NMOS晶体管MN_1Y'和NMOS晶体管MN_2Y')以级联结构连接在电源轨VDD和接地轨VSS之间。
PMOS晶体管MP_1Y'的源极端连接到电源轨VDD，PMOS晶体管MP_1Y'的栅极端和漏极端连接到节点nd_1y'，NMOS晶体管MN_1Y'的漏极端连接到节点nd_1y'，NMOS晶体管MN_1Y'的源极端连接到节点nd_2y'，NMOS晶体管MN_1Y'的栅极端连接到第一输入端IN1，NMOS晶体管MN_2Y'的栅极端连接到节点nd_2x'，NMOS晶体管MN_2Y'的漏极端连接到节点nd_2y'，NMOS晶体管MN_2Y'的源极端连接到接地轨VSS。第二输入端IN2连接到节点nd_2y'。
由于输入电压Vin施加到第一输入端IN1并且输出电压Vout施加到第二输入端IN2，所以输入电压Vin被施加到NMOS晶体管MN_1Y'的栅极端，输出电压Vout被施加到作为NMOS晶体管MN_1Y'的源极端的节点nd_2y'。
与第一电流路径810X″的NMOS晶体管MN_1X'结合的第一电流镜电路820X″的NMOS晶体管MN_2X'将在第一电流路径810X″上产生的尾电流添加到输入电路510的输入偏置电流中。
具体地讲，NMOS晶体管MN_2X'的源极端连接到接地轨VSS，NMOS晶体管MN_2X'的栅极端连接到节点nd_2x'，NMOS晶体管MN_2X'的漏极端连接到节点ns。
由第二偏置电压VB2引起的偏置电流和NMOS晶体管MN_2X'计量的尾电流被施加到节点ns。因此，尾电流可被添加到第二偏置电压VB2引起的偏置电流中。
在一个实施例中，与第二电流路径810Y″的PMOS晶体管MP_1Y'结合的第二电流镜电路820Y″的PMOS晶体管MP_2Y'将在第二电流路径810Y″上产生的尾电流添加到输入电路510的输入偏置电流中。
具体地讲，PMOS晶体管MP_2Y'的源极端连接到电源轨VDD，PMOS晶体管MP_2Y'的栅极端连接到节点nd_1y'，PMOS晶体管MP_2Y'的漏极端连接到节点ps。
由第一偏置电压VB1引起的偏置电流和PMOS晶体管MP_2Y'计量的尾电流被施加到节点ps。因此，尾电流可被添加到由第一偏置电压VB1引起的偏置电流中。
在第一电流路径810X″上，当满足不等式11示出的条件时，形成PMOS晶体管MP_2X'的电连接。
Vout-Vin≥|Vthp| ...(11)
其中，Vthp是PMOS晶体管MP_2X'的阈值电压。
在第二电流路径810Y″上，当满足不等式12中示出的条件时，形成NMOS晶体管MN_1Y'的电连接。
Vin-Vout≥Vthn ...(12)
其中，Vthn是NMOS晶体管MN_1Y'的阈值电压。
假设PMOS晶体管MP_2X'的阈值电压的绝对值和NMOS晶体管MN_1Y'的阈值电压相同且为Vth，如果输入电压Vin和输出电压Vout之间的电压差小于Vth，则第一电流路径810X″和第二电流路径810Y″均被断开。如果输入电压Vin和输出电压Vout之间的电压差等于或大于Vth，则选择性地形成第一电流路径810X″或第二电流路径810Y″的电连接。
如果形成第一电流路径810X″或第二电流路径810Y″的电连接，则尾电流流经第一电流路径810X″或第二电流路径810Y″。通过包括在第一电流镜电路820X″中的NMOS晶体管MN_2X'和包括在第二电流镜电路820Y″中的PMOS晶体管MP_2Y'，尾电流被添加到输入电路510的输入偏置电流中。
图12A示出了根据使用图11中示出的自偏置电路410的用于输出缓冲器的放大器的输入电压Vin和输出电压Vout之间的电压差在第一电流路径810X″上产生的尾电流Ix'和在第二电流路径810Y″上产生的尾电流Iy'。
图12A中示出的电流Ibias表示通过作为DC偏置电压的第一偏置电压VB1流经PMOS晶体管MP3的漏极端的输入偏置电流或通过第二偏置电压VB2流经NMOS晶体管MN3的漏极端的输入偏置电流。
图12B示出了作为输入到不包括图11中示出的自偏置电路410的用于输出缓冲器的放大器的第一输入端IN1的信号的电压的输入电压Vin的波形以及作为输出到不包括图11中的自偏置电路410的用于输出缓冲器的放大器的输出端OUT的信号的电压的输出电压Vout的波形。
图12C示出了当图12B中示出的输入电压Vin被输入到包括图11中的自偏置电路410的用于输出缓冲器的放大器的第一输入端N1时在第一电流路径810X″上产生的尾电流Ix'的波形和在第二电流路径810Y″上产生的尾电流Iy'的波形。
图12D示出了包括图11中示出的自偏置电路410的用于输出缓冲器的放大器的输入电压Vin的波形和输出电压Vout的波形。
参照图12B和图12D，图12B示出了不包括图11中的自偏置电路410的用于输出缓冲器的放大器中的输入信号和输出信号的示例性电压波形，图12D示出了包括图11中的自偏置电路410的用于输出缓冲器的放大器中的输入信号和输出信号的电压波形。图12D中的输出信号Vout比图12B中的输出信号Vout OF更快地跟随输入信号。
通过在第一电流路径810X″上产生的尾电流Ix'和在第二电流路径810Y″上产生的尾电流Iy'，可提高用于输出缓冲器的放大器的转换速率。
图9和图11示出了用MOS晶体管实施的自偏置电路410，然而，自偏置电路410可以用双极性晶体管实施。
如上所述，在一个实施例中，以上描述的一个或多个电路可被用于包括显示面板的***中。例如，各种描述的实施例可用在智能电话、平板电脑、膝上电脑、电视或使用显示面板的其它装置中。显示面板可为例如LCD、LED或其它类型的显示面板。
尽管已经参照本公开的示例性实施例具体地示出和描述了本公开，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可在此做出各种形式和细节上的变化。

Claims (20)

1.一种用于输出缓冲器的放大器，所述放大器包括：
运算放大器，包括第一输入端、第二输入端和输出端，运算放大器被构造为产生输入偏置电流，对施加到第一输入端和第二输入端的信号之间的电压差进行放大，并输出放大的电压差；和
自偏置电路，连接到第一输入端和第二输入端，自偏置电路被构造为当施加到第一输入端和第二输入端的信号之间的电压差等于或大于预定电压时产生第一电流路径或第二电流路径，在第一电流路径或第二电流路径上产生尾电流，将产生的尾电流加入到运算放大器的输入偏置电流中，
其中，第二输入端连接到输出端。
2.根据权利要求1所述的放大器，其中，当施加到第一输入端和第二输入端的信号之间的电压差小于预定电压时，不产生第一电流路径和第二电流路径。
3.根据权利要求1所述的放大器，其中，自偏置电路通过使用电流镜电路将在第一电流路径或第二电流路径上产生的尾电流加入到运算放大器的输入偏置电流中。
4.根据权利要求1所述的放大器，其中，第一电流路径和第二电流路径中的每个包括以级联结构连接在电源轨和接地轨之间的多个晶体管，
其中，所述多个晶体管包括至少一对串联连接的NMOS晶体管和PMOS晶体管，NMOS晶体管和PMOS晶体管共享源极端。
5.根据权利要求4所述的放大器，其中，NMOS晶体管的漏极端连接到第一节点，PMOS晶体管的漏极端连接到比第一节点更靠近接地轨的第二节点。
6.根据权利要求4所述的放大器，其中，第二电流路径的NMOS晶体管的栅极端连接到第一输入端，第二电流路径的PMOS晶体管的栅极端连接到第二输入端，
其中，第一电流路径的NMOS晶体管的栅极端连接到第二输入端，第一电流路径的PMOS晶体管的栅极端连接到第一输入端。
7.根据权利要求1所述的放大器，其中，第一电流路径和第二电流路径中的每个包括四个晶体管的组，所述四个晶体管以级联结构连接在电源轨和接地轨之间，
其中，所述四个晶体管的组包括：第一PMOS晶体管，第一PMOS晶体管的源极端连接到电源轨，第一PMOS晶体管的栅极端和漏极端连接到第一节点；第一NMOS晶体管，第一NMOS晶体管的漏极端连接到第一节点，第一NMOS晶体管的源极端连接到第三节点；第二PMOS晶体管，第二PMOS晶体管的源极端连接到第三节点，第二PMOS晶体管的漏极端连接到第二节点；第二NMOS晶体管，第二NMOS晶体管的栅极端和漏极端连接到第二节点，第二NMOS晶体管的源极端连接到接地轨，和
其中，第一输入端连接到第一NMOS晶体管的栅极端或第二PMOS晶体管的栅极端。
8.根据权利要求7所述的放大器，其中，第一电流路径的第一NMOS晶体管的栅极端连接到第二输入端，第一电流路径的第二PMOS晶体管的栅极端连接到第一输入端，和
其中，第二电流路径的第一NMOS晶体管的栅极端连接到第一输入端，第二电流路径的第二PMOS晶体管的栅极端连接到第二输入端。
9.根据权利要求7所述的放大器，其中，自偏置电路还包括用于电流镜像的第三PMOS晶体管和第三NMOS晶体管，和
其中，第三PMOS晶体管的栅极端连接到第一节点，第三PMOS晶体管的源极端连接到电源轨，第三PMOS晶体管的漏极端连接到施加运算放大器的第一输入偏置电流的节点，第三NMOS晶体管的栅极端连接到第二节点，第三NMOS晶体管的源极端连接到接地轨，第三NMOS晶体管的漏极端连接到施加运算放大器的第二输入偏置电流的节点。
10.根据权利要求1所述的放大器，其中，第一电流路径和第二电流路径中的每个包括以级联结构连接在电源轨和接地轨之间的多个晶体管，和
其中，第一输入端连接到晶体管中的第一晶体管的栅极端，第二输入端连接到第一晶体管的源极端。
11.根据权利要求10所述的放大器，其中，第一电流路径包括第一组三个晶体管，所述三个晶体管以级联结构连接在电源轨和接地轨之间，
其中，所述第一组三个晶体管包括：第一PMOS晶体管，第一PMOS晶体管的源极端连接到电源轨，第一PMOS晶体管的漏极端连接到第一节点，第一PMOS晶体管的栅极端连接到第三节点；第二PMOS晶体管，第二PMOS晶体管的源极端连接到第一节点，第二PMOS晶体管的漏极端连接到第二节点，第二PMOS晶体管的栅极端连接到第一输入端；第一NMOS晶体管，第一NMOS晶体管的栅极端和漏极端连接到第二节点，第一NMOS晶体管的源极端连接到接地轨，
其中，第二输入端连接到第一节点，
其中，第二电流路径通路包括第二组三个晶体管，所述三个晶体管以级联结构连接在电源轨和接地轨之间，
其中，所述第二组三个晶体管包括：第三PMOS晶体管，第三PMOS晶体管的源极端连接到电源轨，第三PMOS晶体管的栅极端和漏极端连接到第三节点；第二NMOS晶体管，第二NMOS晶体管的漏极端连接到第三节点，第二NMOS晶体管的源极端连接到第四节点，第二NMOS晶体管的栅极端连接到第一输入端；第三NMOS晶体管，第三NMOS晶体管的漏极端连接到第四节点，第三NMOS晶体管的源极端连接到接地轨，第三NMOS晶体管的栅极端连接到第二节点，
其中，第二输入端连接到第四节点。
12.根据权利要求11所述的放大器，其中，自偏置电路还包括用于电流镜像的第四PMOS晶体管和第四NMOS晶体管，和
其中，第四PMOS晶体管的栅极端连接到第三节点，第四PMOS晶体管的源极端连接到电源轨，第四PMOS晶体管的漏极端连接到施加运算放大器的第一输入偏置电流的节点，第四NMOS晶体管的栅极端连接到第二节点，第四NMOS晶体管的源极端连接到接地轨，第四NMOS晶体管的漏极端连接到施加运算放大器的第二输入偏置电流的节点。
13.根据权利要求1所述的放大器，其中，运算放大器还包括：
输入电路，构造为基于加入有尾电流的输入偏置电流，输出作为根据施加到第一输入端和第二输入端的信号之间的电压差的差分电流的第一电流和第二电流；
放大电路，构造为对第一电流和第二电流进行相加并对由相加的差分电流引起的电压进行放大；
输出电路，构造为输出放大的电压。
14.根据权利要求13所述的放大器，其中，输入电路包括：第一对差分放大晶体管，连接到第一偏置电流所流经的第一分支；第二对差分电流放大晶体管，连接到第二偏置电流所流经的第二分支，输入电路将尾电流所流经的分支并联连接到第一分支或第二分支。
15.一种信号处理设备，所述信号处理设备包括：
数字至模拟转换器，构造为将数字图像信号转换成模拟图像信号；和
用于输出缓冲器的放大器，构造为对模拟图像信号进行放大并将放大的模拟图像信号提供给显示面板，
其中，所述放大器包括：
运算放大器，包括第一输入端、第二输入端和输出端，运算放大器被构造为产生输入偏置电流，对施加到第一输入端和第二输入端的信号之间的电压差进行放大，并输出放大的电压差；和
自偏置电路，连接到第一输入端和第二输入端，自偏置电路被构造为当施加到第一输入端和第二输入端的信号之间的电压差等于或大于预定电压时产生第一电流路径和第二电流路径，在第一电流路径或第二电流路径上产生尾电流，将产生的尾电流加入到运算放大器的输入偏置电流中，
其中，第二输入端连接到输出端。
16.一种半导体装置的放大器电路，所述放大器电路包括：
运算放大器，包括输入电路和输出端，输入电路包括第一输入端、第二输入端、第一节点和第二节点，运算放大器被配置为对施加到第一输入端的第一输入电压和施加到第二输入端的第二输入电压之间的电压差进行放大，并被配置为通过输出端输出放大的电压差；
第一自偏置电路，连接到第一输入端、第二输入端、第一节点和第二节点，第一自偏置电路被构造为当施加到第二输入端的第二输入电压大于施加到第一输入端的第一输入电压时产生第一电流路径；和
第二自偏置电路，连接到第一输入端、第二输入端、第一节点和第二节点，第二自偏置电路被构造为当施加到第一输入端的第一输入电压大于施加到第二输入端的第二输入电压时产生第二电流路径，
其中，第二输入端连接到输出端。
17.根据权利要求16所述的电路，其中，输入电路被构造为将第一输入电压和第二输入电压之间的电压差转换为电流。
18.根据权利要求17所述的电路，其中，第一自偏置电路包括连接到第二输入电压的第一NMOS晶体管和连接到第一输入电压的第一PMOS晶体管，和
其中，第二自偏置电路包括连接到第一输入电压的第二NMOS晶体管和连接到第二输入电压的第二PMOS晶体管。
19.根据权利要求16所述的电路，其中，当第一输入电压和第二输入电压之间的电压差小于预定电压时不产生第一电流路径和第二电流路径。
20.根据权利要求19所述的电路，其中，预定电压的电平等于第一NMOS晶体管的阈值电压与第一PMOS晶体管的阈值电压的绝对值的和的值，或者等于第二NMOS晶体管的阈值电压与第二PMOS晶体管的阈值电压的绝对值的和的值。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103716049B (zh) * 2013-12-30 2017-10-10 上海贝岭股份有限公司 偏置电流生成电路
US9356562B2 (en) * 2014-01-30 2016-05-31 Apple Inc. Family of slew-enhanced operational transconductance amplifiers
KR102187864B1 (ko) * 2014-08-29 2020-12-07 주식회사 실리콘웍스 디스플레이 구동 장치의 전류 구동 회로
KR102292138B1 (ko) 2014-09-05 2021-08-20 삼성전자주식회사 연산증폭회로 및 이를 포함하는 반도체 장치
DE102014118684A1 (de) * 2014-12-15 2016-06-30 Intel IP Corporation Verstärkerschaltung, Radiofrequenz-Empfänger und mobile Telekommunikationsvorrichtung
CN104660192B (zh) * 2015-01-19 2017-09-15 东南大学 一种固定摆幅高驱动本振波形缓冲器
US9660585B2 (en) 2015-06-17 2017-05-23 Qualcomm Incorporated Class AB amplifier
CN106325352B (zh) * 2015-06-30 2019-01-29 奇景光电股份有限公司 输出级电路
CN105958948A (zh) * 2016-04-26 2016-09-21 西安电子科技大学昆山创新研究院 一种低功耗宽范围跨导运算放大器
US20180061984A1 (en) * 2016-08-29 2018-03-01 Macom Technology Solutions Holdings, Inc. Self-biasing and self-sequencing of depletion-mode transistors
CN107040225B (zh) * 2016-11-01 2022-09-30 北京智芯微电子科技有限公司 一种低噪声放大器及其控制方法
US10284157B2 (en) * 2016-12-28 2019-05-07 Texas Instruments Incorporated Analog driver with built-in wave shaping
KR101846378B1 (ko) 2017-05-18 2018-04-09 주식회사 에이코닉 슬루 레잇 개선회로 및 이를 이용한 버퍼
US10333501B2 (en) * 2017-06-29 2019-06-25 SK Hynix Inc. Buffer circuit and device including the same
CN107146578B (zh) * 2017-07-04 2019-06-07 京东方科技集团股份有限公司 一种驱动补偿电路及驱动补偿方法、显示装置
CN107872202A (zh) * 2017-12-20 2018-04-03 深圳市芯澜电子技术有限公司 一种宽频单片集成式功率放大电路
US11088666B2 (en) * 2018-10-11 2021-08-10 Microchip Technology Incorporated Operational amplifier with controllable output modes
KR102661500B1 (ko) * 2019-06-07 2024-05-03 매그나칩믹스드시그널 유한회사 슬루율을 조절하기 위한 슬루율 조절 회로, 이를 포함하는 버퍼 회로 및 슬루율 조절 방법
KR20220131578A (ko) * 2021-03-22 2022-09-29 매그나칩 반도체 유한회사 슬루율 가속 회로 및 이를 포함하는 버퍼 회로
KR20220143227A (ko) 2021-04-15 2022-10-25 삼성디스플레이 주식회사 출력 버퍼, 데이터 구동부, 및 이를 포함하는 표시 장치
CN116436410B (zh) * 2023-04-11 2023-11-17 许昌学院 一种应用于电动汽车充放电控制***的放大集成电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392485B1 (en) * 1999-09-17 2002-05-21 Matsushita Electric Industrial Co., Ltd. High slew rate differential amplifier circuit
CN1790900A (zh) * 2004-12-16 2006-06-21 日本电气株式会社 差动放大器和使用它的显示装置的数据驱动器
CN101071552A (zh) * 2006-01-13 2007-11-14 三星电子株式会社 输出缓冲器和具有其的用于平板显示器的源极驱动器
CN101237233A (zh) * 2007-01-27 2008-08-06 三星电子株式会社 具有转换速率偏移的输出缓冲器和包括其的源极驱动器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08321734A (ja) 1995-05-24 1996-12-03 Sanyo Electric Co Ltd ビデオアンプ回路
KR100370240B1 (ko) 2000-10-31 2003-02-05 삼성전자 주식회사 안정도와 증폭도 개선을 위한 반도체 메모리 장치의 전류감지 증폭 회로
US6504432B1 (en) * 2001-03-30 2003-01-07 Xilinx, Inc. Tunable, dynamic, and self-biasing differential amplifier and application thereof
US6642791B1 (en) * 2002-08-09 2003-11-04 Lsi Logic Corporation Self-biased amplifier circuit and method for self-basing amplifier circuit
KR100604824B1 (ko) 2003-08-08 2006-07-28 삼성전자주식회사 게이트 바이어스 제어에 의해 임의의 방향성을 갖는비트라인 센스 앰프를 채용하는 메모리 장치 및 그비트라인 센싱 방법
KR100771859B1 (ko) 2004-07-13 2007-11-01 삼성전자주식회사 전류 제어가 용이한 증폭 회로
KR20060088972A (ko) 2005-02-02 2006-08-07 인하대학교 산학협력단 스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인아날로그/디지털 변환장치
EP1863171A1 (en) 2006-05-31 2007-12-05 STMicroelectronics S.r.l. Operational amplifier of class AB
US7642853B2 (en) 2007-08-23 2010-01-05 Qualcomm, Incorporated High-swing operational amplifier output stage using adaptive biasing
JP2009130621A (ja) 2007-11-22 2009-06-11 Toshiba Corp 増幅装置
KR100980347B1 (ko) * 2008-09-05 2010-09-06 주식회사 실리콘웍스 디더링 스위치를 구비하는 증폭기 및 그 증폭기를 사용하는 디스플레이 구동회로
KR101208035B1 (ko) 2008-11-28 2012-12-05 한국전자통신연구원 전력증폭기의 바이어스 회로
KR20110073171A (ko) 2009-12-23 2011-06-29 한국전자통신연구원 트랜스임피던스 증폭기 회로
KR101072456B1 (ko) 2009-12-30 2011-10-11 충북대학교 산학협력단 저전력 내용 주소화 메모리 구동 회로
KR20110098038A (ko) 2010-02-26 2011-09-01 주식회사 하이닉스반도체 반도체 메모리 장치의 입력 버퍼

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392485B1 (en) * 1999-09-17 2002-05-21 Matsushita Electric Industrial Co., Ltd. High slew rate differential amplifier circuit
CN1790900A (zh) * 2004-12-16 2006-06-21 日本电气株式会社 差动放大器和使用它的显示装置的数据驱动器
CN101071552A (zh) * 2006-01-13 2007-11-14 三星电子株式会社 输出缓冲器和具有其的用于平板显示器的源极驱动器
CN101237233A (zh) * 2007-01-27 2008-08-06 三星电子株式会社 具有转换速率偏移的输出缓冲器和包括其的源极驱动器

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KR101916224B1 (ko) 2018-11-08
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