KR101208035B1

KR101208035B1 - 전력증폭기의 바이어스 회로

Info

Publication number: KR101208035B1
Application number: KR1020090028546A
Authority: KR
Inventors: 김성일; 이종민; 민병규; 이경호; 윤형섭; 남은수
Original assignee: 한국전자통신연구원
Priority date: 2008-11-28
Filing date: 2009-04-02
Publication date: 2012-12-05
Also published as: KR20100061283A

Abstract

본 발명의 실시 예에 따른 전력증폭기의 바이어스 회로는 기준 전압을 입력받는 제 1 입력단, 바이어스 제어 전압을 입력받는 제 2 입력단, 상기 제 1 입력단과 제 1 노드 사이에 연결된 바이어스 저항, 상기 제 2 입력단과 제 2 노드 사이에 연결되며, 제 1 노드에 응답하여 전류 통로를 형성하는 제 1 트랜지스터, 상기 제 1 노드와 제 3 노드 사이에 연결되며, 상기 제 2 노드에 응답하여 전류 통로를 형성하는 제 2 트랜지스터 및 상기 제 1 노드와 출력단 사이에 연결되며, 상기 출력단을 통해 바이어스 전류를 출력하기 위한 제 3 트랜지스터를 포함한다.

Description

전력증폭기의 바이어스 회로{BIAS CIRCUIT OF POWER AMPLIFIER}

본 발명은 전자 회로에 관한 것으로, 좀 더 구체적으로 전력증폭기의 바이어스 회로에 관한 것이다.

이동 통신 단말기에서 전력 증폭기는 전력을 많이 소비하는 부품 중의 하나이다. 전력 증폭기는 이동 통신 단말기의 배터리 사용 시간을 결정짓는 중요한 요소이다. 따라서 전력 증폭기는 높은 효율성과 선형성이 요구된다. 이러한 전력 증폭기를 동작시키기 위해서 특정 동작 전류가 필요하다. 따라서 일반적인 전력 증폭기는 동작 전류를 공급하는 바이어스 회로를 가진다.

본 발명의 목적은 전력증폭기의 선형성과 효율성을 최적화시킬 수 있는 전력증폭기의 바이어스 회로를 제공하는 데 있다.

실시 예로서, 상기 전력증폭기의 바이어스 회로는 상기 제 1 노드와 상기 제 2 입력단 사이에 연결된 커패시터를 더 포함한다.

실시 예로서, 상기 전력증폭기의 바이어스 회로는 상기 제 3 노드와 접지 사이에 연결된 저항을 더 포함한다.

실시 예로서, 상기 전력증폭기의 바이어스 회로는 상기 바이어스 저항은 가변한다.

실시 예로서, 상기 전력증폭기의 바이어스 회로는 상기 제 1 트랜지스터, 제 2 트랜지스터, 그리고 제 3 트랜지스터는 비제이티 트랜지스터(BJT transistor)이 다.

본 발명에 의한 전력증폭기의 바이어스 회로는 바이어스 저항을 제어하여 바이어스 전류를 조절할 수 있다. 또한, 바이어스 제어 전압을 제어하여 바이어스 전류를 용이하게 조절할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.

도 1은 본 발명에 따른 전력증폭기의 회로구성도이다. 도 1을 참조하면, 전력증폭기는 증폭트랜지스터(5, Q2)로 전원을 입력한다. 전력증폭기는 트랜지스터(Q2)의 컬렉터단으로부터 출력전류를 얻는다. 입력단(1)은 커패시터(C1, C2)와 인덕터(L1)을 갖는다. 출력단(3)은 커패시터들(C4, C5) 및 인덕터들(L3, L4)를 정합소자로 갖는다. 중간단은 커패시터(C3) 및 인덕터(L2)를 정합소자로 갖는다. 중간단은 전력증폭기의 입출력에 대해 임피던스 정합을 제공한다.

여기서, 입력단(1)의 경우 저항(R1)에 의해 바이어스 된다. 미설명된 인덕터들(Lg1, Lg2)은 접지면의 인덕턴스 성분을 간략히 나타낸다.

출력단(3)에 제공되는 바이어스 제어전압(Vbias)은 증폭트랜지스터(5, Q2)에 입력된다. 바이어스 제어전압(Vbias)이 증가하는 경우에 컬렉터단의 전류가 이에 대응하여 증가한다. 따라서 출력단(3)의 출력전류가 증가된다.

도 2는 본 발명에 따른 전력증폭기의 바이어스 회로를 보여주는 일 예의 회로도이다.

도 2를 참조하면, 바이어스 회로는 두 개의 트랜지스터들(Q3, Q4)과 바이패스 커패시터(C6)으로 구성된다. 두 개의 트랜지스터들(Q3, Q4)은 전류 미러(current mirror)회로를 구성한다.

바이어스 회로에서 입력 전류(Ictrl)는 트랜지스터(Q3)의 컬렉터, 트랜지스터(Q4)의 베이스, 커패시터(C6)의 일단부로 입력된다. 트랜지스터(Q3)의 베이스는 저항(R3)와 연결된다. 트랜지스터(Q4)의 이미터는 저항(R2)을 통해 바이어스 제어 전압(Vbias)을 출력한다.

이러한 전류 미러로부터 증폭트랜지스터(5, Q2)로 입력되는 바이어스 제어 전압(Vbias)은 전류 미러에 제공되는 입력전류(Ictrl)에 따라 변화한다. 따라서 입력 전류(Ictrl)를 조절하여 증폭트랜지스터(5, Q2)의 베이스단에 일정한 소신호 임피던스가 입력된다. 따라서 컬렉터단의 출력전류가 선형적으로 제어될 수 있다.

그런데, 증폭기가 클래스AB로 동작하게 되면 증폭트랜지스터(5, Q2)의 베이스단에 입력되는 대신호 임피던스가 커패시티브(capacitive)해진다. 따라서 대신호 임피던스가 소신호 임피던스보다 커지게 된다. 즉, 출력전력이 증가할수록 바이어스 회로의 임피던스에 걸리는 전압강하가 증가한다. 따라서 증폭트랜지스터(Q2)의 베이스-에미터간 전압이 감소한다. 또한 증폭트랜지스터(Q2)의 세츄레이션(saturation)이 가중된다. 그러므로 전력증폭기의 효율이 저하되고 선형성이 저해된다.

이하의 도 3과 도 4에서는 상술한 문제점을 해결하기 위하여, 본 발명의 다른 바이어스 회로가 상세히 설명된다.

도 3은 본 발명에 따른 전력증폭기의 바이어스 회로의 구성을 보여주는 회로도이다.

도 3을 참조하면, 바이어스 회로는 기준 전압 단자(10), 바이어스 단자(20) 그리고 출력단자(30)를 포함한다. 바이어스 회로는 세 개의 트랜지스터, 두 개의 저항을 포함한다. 이하에서, 본 발명에 따른 전력 증폭기의 구성이 상세히 설명된다.

기준 전압 단자(10)는 바이어스 저항(Rbias)에 연결된다. 바이어스 저항(Rbias)은 커패시터(C1), 트랜지스터(Q1)의 베이스, 트랜지스터(Q2)의 콜렉터, 그리고 트랜지스터(Q3)의 베이스에 연결되어 있다.

바이어스 단자(20)는 커패시터(C1)와 트랜지스터(Q1)의 콜렉터에 연결되어 있다. 트랜지스터(Q1)의 에미터는 트랜지스터(Q2)의 베이스에 연결되어 있다. 트랜지스터(Q1)의 베이스는 트랜지스터(Q2)의 콜렉터 및 트랜지스터(Q3)의 베이스에 연결되어 있다.

트랜지스터(Q2)의 에미터는 저항(R1)과 연결되어 있다. 저항(R1)의 다른 단자는 접지와 연결되어 있다. 트랜지스터(Q2)의 베이스는 트랜지스터(Q1)의 에미터에 연결되어 있다. 트랜지스터(Q2)의 콜렉터는 트랜지스터(Q3)의 베이스, 바이어스 저항(Rbias) 그리고 커패시터(C1)에 연결되어 있다.

트랜지스터(Q3)의 베이스는 트랜지스터(Q2)의 콜렉터, 바이어스 저항(Rbias) 그리고 커패시터(C1)에 연결되어 있다. 트랜지스터(Q3)의 콜렉터는 트랜지스터(Q3)의 베이스에 연결되어 있다. 트랜지스터(Q3)의 이미터는 출력단자(30)에 연결되어 있다.

출력단자(30)는 트랜지스터(Q3)의 이미터에 연결되어 있다. 출력단자(30)는 전력증폭기에 연결되어 바이어스 전류(Ibias)를 전달한다. 이하에서는 본 발명에 따른 바이어스 회로의 동작이 상세히 설명된다.

도 4는 본 발명에 따른 바이어스 회로의 동작을 보여주는 회로도이다.

도 4를 참조하면, 출력단(30)에 파워 트랜지스터(Power Transistor, Q4)가 연결되어 있다. 파워 트랜지스터(Q4)는 전력증폭기에 대응하는 트랜지스터인 것으로 가정된다.

트랜지스터들(Q1 내지 Q3)의 콜렉터에 흐르는 전류들은 각각 제 1 내지 제 3 콜렉터 전류(Ic1 내지 Ic3)라고 가정된다. 트랜지스터들(Q1 내지 Q3)의 베이스에 흐르는 전류들은 각각 제 1 내지 제 3 베이스 전류(Ib1 내지 Ib3)라고 가정된다. 트랜지스터들(Q1 내지 Q3)의 이미터에 흐르는 전류들은 각각 제 1 내지 제 3 이미터 전류(Ie1 내지 Ie3)라고 가정된다. 바이어스 저항(Rbias)에 흐르는 전류는 기준 전류(Iref)라고 가정된다.

또한, 트랜지스터들(Q1 내지 Q3)의 베이스-에미터간 전압들은 각각 제 1 내지 제 3 베이스-에미터 전압(Vbe1 내지 Vbe3)이라고 가정된다. 파워 트랜지스터(Q4)의 베이스-에미터 전압은 제 4 베이스-에미터 전압(Vbe4)이라고 가정된다. 제 3 트랜지스터(Q3)의 베이스와 제 2 트랜지스터(Q2)의 콜렉터가 만나는 노드(A)의 전압은 노드 전압(Va)라고 가정된다.

본 발명에 따른 바이어스 회로는 전력증폭기에 적정한 바이어스 전류(Ibias)를 인가하기 위한 것이다. 본 발명에 따른 바이어스 회로는 적정한 바이어스 전류(Ibias)를 인가하기 위하여 바이어스 제어 전압(Vbias)을 조절한다. 바이어스 제어 전압(Vbias)은 바이어스 단자(20)를 통하여 인가된다. 또한, 바이어스 회로는 적정한 바이어스 전류(Ibias)를 인가하기 위하여 바이어스 저항(Rbias) 또는 저항(R1)을 제어한다.

본 발명에 따른 실시 예에 있어서, 바이어스 저항(Rbias)을 가변시킴으로써 바이어스 전류(Ibias)가 제어된다. 이 경우, 간략한 설명을 위하여, 바이어스 전압(Vbias) 및 저항(R1)은 일정 레벨로 유지된다고 가정한다.

바이어스 단자(20)를 통하여 바이어스 제어 전압(Vbias)이 인가된다. 바이어스 제어 전압(Vbias)은 트랜지스터(Q1)를 활성영역에서 동작시킬 수 있을 정도의 전압(예를 들어, 3V 이상)이라고 가정된다.

바이어스 제어 전압(Vbias)은 트랜지스터(Q1)을 활성영역에서 동작시킨다. 또한 바이어스 제어 전압(Vbias)은 제 1 콜렉터 전류(Ic1)를 일정한 레벨로 유지한다. 트랜지스터(Q1)가 활성영역에서 동작하기 때문에, 제 1 베이스 전류(Ib1)는 제 1 콜렉터 전류(Ic1)에 비하여 무시할 수 있을 정도로 작다. 따라서 제 1 이미터 전류(Ie1)는 제 1 콜렉터 전류(Ic1)와 거의 동일한 레벨을 유지한다. 이는 다음과 같은 수학식으로 표현될 수 있다.

Ic1 ≒ Ie1

트랜지스터(Q1)의 이미터는 트랜지스터(Q2)의 베이스에 연결되어 있다. 따라서, 제 2 베이스 전류(Ib2)는 제 1 이미터 전류(Ie1)와 동일하다. [수학식 1]을 참조하면, 제 1 이미터 전류(Ie1)는 제 1 콜렉터 전류(Ic1)와 거의 동일하다. 따라서 제 2 베이스 전류(Ib2)는 제 1 콜렉터 전류(Ic1)와 거의 동일하다. 이는 다음과 같은 수학식으로 표현될 수 있다.

Ib2 ≒ Ie1 ≒ Ic1

한편, 제 1 콜렉터 전류(Ic1)는 일정한 전류 레벨을 유지한다. 따라서, [수학식 2]를 참조하면, 트랜지스터(Q2)의 베이스에는 제 1 콜렉터 전류(Ic1)의 레벨과 거의 동일한 일정한 레벨의 전류가 인가된다.

한편, 트랜지스터(Q2)는 활성영역에서 동작하기 때문에, 제 2 콜렉터 전류(Ic2)는 제 2 에미터 전류(Ie2)와 거의 동일한 전류 레벨을 갖는다. 제 2 에미터 전류(Ie2)는 제 1 내지 제 4 베이스-에미터 전압들(Vbe(Q1)~Vbe(Q4)) 및 저항(R1)으로 표현할 수 있다. 또한 제 1 내지 제 3 베이스-에미터 전압들은 서로 유사한 전압 레벨을 갖는다. 만약 저항(R1)이 일정한 저항값을 갖는다면, 제 2 콜렉터 전류(Ic2)는 일정한 전류 레벨을 갖는다. 이는 다음과 같은 수학식으로 표현될 수 있다.

Ie2 ≒ Ic2

Ie2 = (Vbe(Q3) + Vbe(Q4) - Vbe(Q1) - Vbe(Q2))/R1

Vbe(Q1) ≒ Vbe(Q2) ≒ Vbe(Q3) ≒ Vbe ≠ Vbe(Q4)

-> Ic2 ≒ (Vbe(Q4) - Vbe)/R1

한편, 기준 전압 단자(10)는 바이어스 회로에 기준 전압(Vref)를 제공한다. 트랜지스터(Q1)가 활성영역에서 동작하기 때문에, 제 1 베이스 전류(Ib1)는 제 1 콜렉터 전류(Ic1)에 비하여 무시할 수 있을 정도로 작다. 따라서, 기준 전류(Iref)는 제 2 콜렉터 전류(Ic2)와 제 3 베이스 전류(Ib3)의 합으로 표현될 수 있다. 이는 다음과 같은 수학식으로 표현될 수 있다.

Iref = Ic2 + Ia +Ib1

->Iref ≒ Ic2 + Ia

-> Ia ≒ Iref - Ic2

[수학식 3] 및 [수학식 4]를 참조하면, 저항(R1)이 변하지 않는다면, 제 2 콜렉터 전류(Ic2)는 일정한 전류 레벨을 유지한다. 따라서, 만약 기준 전류(Iref)가 제어가능하다면, 트랜지스터(Q3)를 향하여 흐르는 전류(Ia)는 조절가능하다. 기준 전류는 기준 전압(Vref), 노드 전압(Va) 그리고 바이어스 저항(Rbias)을 이용하여 표현될 수 있다. 이는 다음과 같은 수학식으로 표현될 수 있다.

Iref = (Vref - Va)/Rbias

한편, 노드 전압(Va)은 트랜지스터(Q3)의 베이스-에미터 전압(Vbe(Q3))과 파 워 트랜지스터(Q4)의 베이스-에미터 전압(Vbe(Q4))의 합으로 나타낼 수 있다. 이를 이용하여 [수학식 4] 내지 [수학식 5]을 결합하여 양변을 정리하면 다음과 같다.

Va = Vbe(Q3) + Vbe(Q4)

Ia ≒ Iref - Ic2

Iref = (Vref - Va)/Rbias

-> Ia ≒ (Vref - Vbe(Q3) - Vbe(Q4))/Rbias - Ic2

[수학식 6]을 참조하면, Vref, Vbe(Q3), Vbe(Q4) 그리고 Ic2는 일정한 레벨을 갖는다. 따라서, 트랜지스터(Q3)를 향하여 흐르는 전류(Ia)는 바이어스 저항(Rbias)을 제어하여 조절가능하다. 한편, 트랜지스터(Q3)의 베이스와 콜렉터는 서로 연결되어 있다. 즉, 트랜지스터(Q3)는 다이오드의 역할을 수행한다. 따라서, 트랜지스터(Q3)를 향하여 흐르는 전류(Ia)는 바이어스 전류(Ibias)에 대응한다. 결과적으로, 바이어스 전류(Ibias)는 바이어스 저항(Rbias)을 조절하여 제어가능하다.

한편, 본 발명은 전력증폭기의 패키지가 끝난 후에 바이어스 저항(Rbias)의 연장선상에 외부저항을 연결할 수 있다. 이는 전력증폭기의 패키지가 끝난 후에 외부저항의 값을 변화시켜 바이어스 전류(Rbias)를 조절할 수 있음을 의미한다. 따라서 전력증폭기의 패키지가 끝난 경우에도, 외부저항의 값을 변화시킴으로써 바이어스 전류(Ibias)가 제어가능하다.

본 발명에 따른 다른 실시 예에 있어서, 저항(R1)을 가변시킴으로써 바이어 스 전류(Ibias)가 제어된다. 이 경우, 간략한 설명을 위하여, 바이어스 전압(Vbias) 및 바이어스 저항(Rbias)은 일정 레벨로 유지된다고 가정한다.

바이어스 단자(20)를 통하여 바이어스 제어 전압(Vbias)이 인가된다. 바이어스 제어 전압(Vbias)은 트랜지스터(Q1)를 활성영역에서 동작시킬 수 있을 정도의 충분한 전압이라고 가정된다.

이 경우의 바이어스 회로의 동작은 상술한 바이어스 저항(Rbias)을 가변시키는 경우의 동작과 유사하다. 따라서, [수학식 1] 내지 [수학식 6]은 동일하게 적용될 수 있다. [수학식 3]과 [수학식 6]을 결합은 다음과 같은 수학식으로 표현될 수 있다.

Ia ≒ (Vref - Vbe(Q3) - Vbe(Q4))/Rbias - (Vbe(Q4) - Vbe)/R1

[수학식 7]을 참조하면, 저항(R1)은 가변될 수 있다. Vref, Vbe(Q3), Vbe(Q4), Vbe 그리고 Rbias는 일정한 레벨을 유지한다. 따라서, 트랜지스터(Q3)를 향하여 흐르는 전류(Ia)는 저항(R1)을 제어하여 조절가능하다. 한편, 트랜지스터를 향하여 흐르는 전류(Ia)는 바이어스 전류(Ibias)와 대응한다. 결과적으로, 바이어스 전류(Ibias)는 바이어스 저항(Rbias)을 조절하여 제어가능하다.

본 발명에 따른 실시 예에 있어서, 바이어스 제어 전압(Vbias)을 가변시킴으로써 바이어스 전류(Ibias)가 제어된다. 이 경우, 간략한 설명을 위하여, 바이어스 저항(Vbias) 및 저항(R1)은 일정 레벨로 유지된다고 가정한다. 구체적으로, 바이어스 전압(Vbias)이 충분히 커서 트랜지스터(Q1)가 활성영역에서 동작하는 경우가 먼 저 설명된다. 이 후에, 바이어스 전압(Vbias)이 작어서 트랜지스터(Q1)가 포화영역에서 동작하는 경우가 설명된다. 이 후에, 바이어스 전압(Vbias)이 서서히 감소하는 경우가 설명된다.

실시 예로서, 먼저 바이어스 전압(Vbias)이 충분히 커서 트랜지스터(Q1)가 활성영역에서 동작하는 경우가 설명된다. 즉, 트랜지스터(Q1)를 활성영역에서 동작시키는 바이어스 전압(Vbias)이 바이어스 단자(20)에 인가된다고 가정한다. 이 경우, 바이어스 회로의 동작은 상술한 바이어스 저항(Rbias)을 가변시키는 경우와 동일하다. 따라서 바이어스 전류(Ibias)는 일정한 레벨의 전류가 출력된다.

다른 실시 예로서, 바이어스 전압(Vbias)이 작어서 트랜지스터(Q1)가 포화영역에서 동작하는 경우가 설명된다. 즉, 트랜지스터(Q1)를 포화영역에서 동작시키는 바이어스 전압(Vbias)이 바이어스 단자(20)에 인가된다고 가정한다.

이 경우, 트랜지스터(Q1)가 포화영역에서 동작하기 때문에, 제 1 콜렉터 전류(Ic1) 및 제 1 이미터 전류(Ie1)는 제 1 베이스 전류(Ib1)에 비하여 무시할 수 있을 정도로 작다. [수학식 2]을 참조하면, 제 2 베이스 전류(Ib2)가 제 1 이미터 전류(Ie1)와 동일하다. 따라서, 트랜지스터(Q1)가 활성영역에서 동작할 때와 비교하여, 트랜지스터(Q2)는 낮은 제 2 베이스 전류(Ib2)를 갖는다. 결과적으로, 트랜지스터(Q1)가 활성영역에서 동작할 때와 비교하여, 트랜지스터(Q2)는 낮은 제 2 콜렉터 전류(Ic2)를 갖는다.

한편, [수학식 4]를 참고하면, 기준 전류(Iref)는 제 2 콜렉터 전류(Ic2)와 제 1 베이스 전류(Ib1)와 트랜지스터(Q3)를 향하여 흐르는 전류(Ia)의 합으로 표현 될 수 있다. 트랜지스터(Q1)는 포화영역에서 동작하기 때문에, 제 2 콜렉터 전류(Ic2)는 제 1 베이스 전류(Ib1)에 비하여 무시될 수 있을 정도로 작다. 이는 다음과 같은 수학식으로 표현될 수 있다.

Iref ≒ Ia + Ib1

[수학식 8]을 참조하면, 기준 전류(Iref)는 트랜지스터(Q3)를 향하여 흐르는 전류(Ia)와 제 1 베이스 전류(Ib1)의 합으로 표현될 수 있다. 이 경우, 기준 전류(Iref)의 대부분은 트랜지스터(Q1)의 베이스로 흐르게 된다. 이는 트랜지스터(Q1)가 포화영역에서 동작하기 때문이다. 즉, 트랜지스터(Q1)가 큰 제 1 베이스 전류(Ib1)를 갖기 때문이다. 또한, 트랜지스터(Q3) 및 트랜지스터(Q4)의 저항이 트랜지스터(Q2)의 베이스의 저항보다 크기 때문이다. 따라서 트랜지스터(Q1)를 향하여 흐르는 전류(Ia)는 제 1 베이스 전류(Ib1)에 비하여 무시될 수 있을 정도로 작다.

한편, 트랜지스터(Q3)를 향하여 흐르는 전류(Ia)는 바이어스 전류(Ibias)와 대응한다. 트랜지스터(Q1)를 향하여 흐르는 전류(Ia)는 제 1 베이스 전류(Ib1)에 비하여 무시될 수 있을 정도로 작다. 따라서, 바이어스 전류(Ibias)는 파워 트랜지스터(Q4)를 턴-온 시킬 수 있을 정도의 전류 레벨을 갖지 못한다. 결과적으로 바이어스 전압(Vbias)이 작아서 트랜지스터(Q1)가 포화영역에서 동작하는 경우에, 파워 트랜지스터(Q4)는 턴-오프된다.

다른 실시 예로서, 바이어스 전압(Vbias)이 서서히 감소하는 경우가 설명된 다. 즉, 처음에는 트랜지스터(Q1)를 활성영역에서 동작 시킬 수 있는 바이어스 전압(Vbias)이 바이어스 단자(20)에 인가된다고 가정한다. 이 후, 바이어스 제어 전압(Vbias)의 레벨이 서서히 감소한다고 가정한다.

바이어스 제어 전압(Vbias)의 레벨이 서서히 감소함에 대응하여, 제 1 콜렉터 전류(Ic1)의 전압 레벨도 서서히 감소한다. <수식 2>를 참조하면, 제 1 콜렉터 전류(Ic1)와 제 2 베이스 전류(Ib2)는 거의 동일한 전류 레벨을 갖는다. 트랜지스터(Q2)가 전류이득(β)을 갖는다면, 제 2 콜렉터 전류는 다음과 같은 수학식으로 표현될 수 있다.

Ic2 ≒ β*Ic1

한편, [수학식 9]를 이용하여, 노드(A)에서의 전류들의 관계는 다음과 같이 표현될 수 있다.

Iref = Ic2 + Ib1 + Ia

Ia = Iref - Ic2 - Ib1

-> Ia ≒ Iref - β*Ic1 - Ib1

[수학식 10]을 참조하면, 트랜지스터(Q3)를 향하여 흐르는 전류(Ia)는 제 1 콜렉터 전류(Ic1) 또는 제 1 베이스 전류(Ib1)를 제어하여 조절가능하다.

제 1 콜렉터 전류(Ic1)와 제 1 베이스 전류(Ib1)는 바이어스 전압(Vbias)에 의하여 제어가능하다. 바이어스 전압(Vbias)이 서서히 감소함에 따라 제 1 콜렉터 전류(Ic1)는 서서히 감소할 것이다. 바이어스 전압(Vbias)이 바이어스 전압(Vbias)이 서서히 감소함에 따라, 제 1 바이어스 전류(Ib1)는 서서히 증가할 것이다

한편, 바이어스 전압(Vbias)이 감소할수록, 제 1 콜렉터 전류(Ic1)는 제 1 베이스 전류(Ib1)에 비하여 무시될 수 있을 정도로 낮은 전류 레벨을 갖는다. 이는 바이어스 전압(Vbias)이 감소함에 따라, 트랜지스터(Q1)가 점점 포화영역에서 동작하기 때문이다. 따라서, 바이어스 전압(Vbias)이 감소할수록, 제 1 베이스 전류(Ib1)가 커지고 트랜지스터(Q3)를 향하여 흐르는 전류는 작아진다.

트랜지스터(Q3)를 향하여 흐르는 전류(Ia)는 바이어스 전류(Ibias)에 대응한다. 결과적으로, 바이어스 전류(Ibias)는 바이어스 제어 전압(Vbias)을 제어하여 조절가능하다.

본 발명의 기술적 사상에 있어서, 본 발명이 이에 한정되지 않음이 이해될 것이다. 예를 들어, 바이어스 저항(Rbias) 및 바이어스 전압(Vbias)이 함께 가변될 수 있다. 또한, 본 발명의 트랜지스터는 비제이티(BJT) 트랜지스터인 경우와 모스(MOS) 트랜지스터인 경우를 포함한다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

도 1은 본 발명에 따른 전력증폭기의 회로구성도이다

도 4는 본 발명에 따른 전력증폭기의 바이어스 회로의 동작을 보여주는 회로도이다.

Claims

기준 전압을 입력받는 제 1 입력단;

바이어스 제어 전압을 입력받는 제 2 입력단;

상기 제 1 입력단과 제 1 노드 사이에 연결된 바이어스 저항;

상기 제 1 노드와 상기 제 2 입력단 사이에 연결된 커패시터;

상기 제 2 입력단과 제 2 노드 사이에 연결되며, 제 1 노드에 응답하여 전류 통로를 형성하는 제 1 트랜지스터;

상기 제 1 노드와 제 3 노드 사이에 연결되며, 상기 제 2 노드에 응답하여 전류 통로를 형성하는 제 2 트랜지스터; 및

상기 제 1 노드와 출력단 사이에 연결되며, 상기 출력단을 통해 바이어스 전류를 출력하기 위한 제 3 트랜지스터를 포함하는 전력증폭기의 바이어스 회로.
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제 1 항에 있어서,

상기 제 3 노드와 접지 사이에 연결된 저항을 더 포함하는 전력증폭기의 바이어스 회로.
제 1 항에 있어서,

상기 바이어스 저항은 가변하는 전력증폭기의 바이어스 회로.
제 1 항에 있어서,

상기 제 1 트랜지스터, 제 2 트랜지스터, 그리고 제 3 트랜지스터는 비제이티 트랜지스터(BJT transistor)인 전력증폭기의 바이어스 회로.