CN103247525A - 用于蚀刻有机硬掩膜的方法 - Google Patents
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Abstract
一种在光刻工艺中蚀刻或者除去低介电常数膜上的有机硬掩膜的方法。该方法包括提供电介质膜，该电介质膜的上方具有待除去的有机硬掩膜，该电介质膜具有不大于约4.0的介电常数，在所述有机硬掩膜的上方引入可电离气体，该可电离气体包括氢气和氧化性气体的混合物，以及对该混合物施加能量以形成该混合物的等离子体。该方法还包括在所述有机硬掩膜的温度超过200℃时，用该等离子体接触所述有机硬掩膜以除去该有机硬掩膜而不实质性损害下面的衬底。
Description
技术领域
本发明涉及用在半导体光刻制造***中的清洁工艺，具体是涉及一种用于从低介电常数膜蚀刻或者去除诸如无定形碳或旋涂碳之类的有机硬掩膜的方法。
背景技术
集成电路（IC）是通过光刻工艺在半导体晶片衬底上制造的。该光刻工艺能使所需电路的掩膜图案或者该图案的一部分通过选定波长的辐射能转移到衬底上的光刻胶膜。那些被吸收的空中图像（aerial image）部分，由于其能量超过了该光刻胶材料的光敏成分中的化学键的临界能量（threshold energy），从而在该光刻胶材料中形成了潜在的图像。该潜在的图像表明该部分光刻胶材料可在显影工艺中被除去（在正性光刻胶的情况下）或者可在显影之后被保留（在负性光刻胶的情况下）以在该光刻胶膜中形成三维的图案。在后续的处理中，所形成的光刻胶膜图案被用作蚀刻掩膜以从该光刻胶层的图案化的开口区域去除下面的衬底。
镶嵌工艺技术（damascene processing techniques）经常被用在集成电路制造中，其涉及在电介质层中的沟槽和孔中形成镶嵌金属导体。使用硬掩膜层中的开口来蚀刻该电介质层的所需部分以形成所述沟槽和孔。该硬掩膜层中的开口是经由蚀刻穿过形成在上覆的光刻胶层中的开口而自身形成的。镶嵌工艺中的硬掩膜可由有机层制得，有机层为例如α-碳（α-carbon）或者阿尔法-碳（alpha-carbon）。
从248纳米波长的光刻发展到193纳米波长的光刻增加了掩膜集成（masking integration）的复杂性，常常需要在待蚀刻的层上沉积多层堆叠层（multilayer stack）。一个例子是三层堆叠层，其中SiON抗反射涂层（ARC）覆盖在无定形碳硬掩膜层上，传统的抗蚀剂能被旋涂于该抗反射涂层上并被处理。在该抗蚀剂被显影后，通过氟干蚀刻工艺将图案转移到SiON层上。该抗蚀剂被去除，连同采用基于氧气的蚀刻工艺以从所述SiON层中的开口去除所述硬掩膜层中的α-碳。然后通过电介质蚀刻工艺将该图案从所述α-碳硬掩膜转移到下面的电介质层，该电介质层在双镶嵌方法中被使用。在蚀刻该电介质层之后，在该晶片处理流程后端形成Cu或者其它金属互连物之前，需去除α-碳硬掩膜层。
Sudijono等人的美国专利6,787,452公开了一种在光刻胶图案化工艺过程中控制关键尺寸的方法，该方法能被用于在双镶嵌结构（dualdamascene structure）中形成孔和沟槽。通过等离子体增强化学气相沉积（PECVD）法将无定形碳ARC沉积到衬底上。该阿尔法-碳层提供了相对于氧化物的高的蚀刻选择性并且被公开为其能够通过使用氧气的等离子体灰化步骤被容易地去除。Ye等人的美国专利6,458,516公开了一种使用氢/氮基的等离子体去除聚合的、有机的掩膜层的方法。
低介电常数（低-k）材料，即那些介电常数通常低于约2.7至3.0的材料，已在镶嵌工艺中被用作位于导电互连物之间的金属间和/或层间电介质，所述导电互连物被用于减少由于电容效应（capacitive effects）所导致的信号传播的延迟。电介质材料的介电常数越低，该电介质的电容就越低，并且该集成电路的RC延迟就越小。通常，低-k电介质为具有一定数量的结合碳（incorporated carbon）的氧化硅基材料，通常被称为碳掺杂氧化物（CDO）。CDO的一个例子是商标为CORAL的碳掺杂氧化物，其来自于加利福尼亚州（California）的圣何塞（San Jose）的Novellus***有限公司。已经发现高度氧化的环境通常不适合用于低-k材料上。当暴露在O2等离子体中时，氧气会清除或者去除该低-k材料中的碳。在许多这种材料中，例如CDO，碳的存在有助于提供低介电常数。因此，氧气在一定程度上从这些材料中除去了碳，这有效地提高了介电常数。随着用于制造集成电路的工艺朝越来越小的尺寸发展以及要求使用具有越来越低的介电常数的电介质材料，已经发现传统的等离子体去除条件（strip plasma conditions）是不合适的。
因此，本技术领域中存在发展一种替代工艺的需要，这种工艺要求能有效除去有机硬掩膜层，例如无定形碳，并且不会去除过多的低-k电介质材料或者不会实质性地改变低-k电介质材料的性质。
发明内容
根据本发明的一个方面，提供了一种在光刻工艺中从晶片衬底蚀刻和/或去除有机硬掩膜的改进的方法。
根据本发明的另一个方面，提供了一种去除有机硬掩膜而不会损害下面的电介质层的方法。
根据本发明的另一个方面，提供了一种去除有机硬掩膜层而不会损害下面的低-k电介质层的方法。
根据本发明的另一个方面，提供了一种去除有机硬掩膜层而不会影响蚀刻到下面的电介质层中的关键尺寸特征的方法。
上述的方面以及根据本发明的公开，对于本领域技术人员来说显而易见的方面能通过本发明公开的一种蚀刻或者去除有机硬掩膜（例如无定形碳有机硬掩膜）的方法来实现，该方法包括提供在其上具有待去除的有机硬掩膜的衬底，在该衬底和有机硬掩膜上方引入包括氢气和氧化性气体的混合物的可电离的气体，以及向该混合物施加能量以形成该混合物的等离子体。然后，该方法包括用该等离子体接触该有机硬掩膜，其中该衬底和有机硬掩膜的温度超过200℃，以去除该有机硬掩膜的至少一部分并暴露该衬底而不实质性损害下面的衬底。
优选地，该有机硬掩膜从下面的衬底上被完全去除。
在另一个方面中，本发明涉及一种在光刻工艺中去除覆盖在低介电常数膜上的有机硬掩膜的方法，该方法包括提供在其上具有待去除的有机硬掩膜的电介质膜，该电介质膜具有不大于约4.0的介电常数，以及用包括已电离的氢气和氧化性气体的混合物的等离子体接触该有机硬掩膜，其中所述电介质膜和有机硬掩膜的温度超过200℃，以去除所述有机硬掩膜而不实质性影响下面的电介质膜。
在进一步的方面中，本发明涉及一种在光刻工艺中蚀刻或者去除覆盖在低介电常数膜上的有机硬掩膜的方法，包括提供在其上具有待去除的有机硬掩膜的电介质膜，该电介质膜具有不超过约4.0的介电常数，在该有机硬掩膜上方引入包括氢气和氧化性气体的混合物的可电离的气体，以及向该混合物施加能量以形成该混合物的等离子体。该方法还包括用该等离子体接触该有机硬掩膜，其中该电介质膜和有机硬掩膜的温度超过200℃，以去除该有机硬掩膜而不实质性损害下面的衬底。
所述有机硬掩膜可以是化学气相沉积的无定形碳，以及所述衬底可以是电介质膜，例如介电值小于约3.0的电介质膜，例如，碳掺杂氧化物电介质膜。
所述有机硬掩膜可以是无定形碳，以及所述电介质膜可具有不大于约2.8的介电常数。
所述氧化性气体可以由二氧化碳源提供。该气体混合物优选基本上不含有氮。
在其它实施方式中，本发明包括具有电介质层的晶片，该电介质层包括多种电介质材料，该多种电介质材料包括位于覆盖电介质下方的堆积（bulk）低-k电介质，该覆盖电介质的k值高于该堆积低-k电介质的k值。在一些实施方式中，该堆积低-k电介质和该覆盖电介质都是低-k电介质。在其它的实施方式中，该堆积低-k电介质是低-k电介质，且该覆盖电介质不是低-k电介质。
在其它实施方式中，所述多种电介质材料可包括不连续的堆积低-k电介质层和覆盖电介质层，或者所述多种电介质材料在所述堆积低-k电介质材料和所述覆盖电介质之间可具有连续的、分级的过渡。
附图说明
通过参照结合附图的详细描述，能够更好地理解本发明，其中：
图1和1A为位于待蚀刻的低-k电介质上方的沉积在晶片衬底上的有机硬掩膜、光刻胶和其它层的立面剖视图。
图2和2A分别是图1和1A中的晶片衬底在蚀刻掉低-k电介质上方的光刻胶、有机硬掩膜和其它层之后的立面剖视图。
图3和3A分别是图2和2A中的晶片衬底在除去被蚀刻的有机硬掩膜层上方的层之后的立面剖视图。
图4和4A分别是图3和3A中的晶片衬底在穿过所述有机硬掩膜层蚀刻低-k电介质之后的立面剖视图。
图5和5A分别是图3和3A中的晶片衬底在通过本发明的高温等离子体方法除去了有机硬掩膜层且没有损害低-k电介质之后的立面剖视图。
图6是显示适于实施本发明的设备的示意图。
图7是显示适于实施本发明的多站去除工具的简单框图。
具体实施方式
将参照附图描述本发明的优选实施例，在附图中相同的数字表示本发明的相同的特征。
本发明涉及用于形成可灰化硬掩膜（AHM）的有机硬掩膜材料的去除，所述有机硬掩膜材料为例如被称为α-碳或者阿尔法-碳或者旋涂硬掩膜的无定形碳硬掩膜。这种硬掩膜可通过化学气相沉积（CVD）、旋涂或者其它技术形成在衬底上。该AHM材料通常主要由例如约50-80重量百分比的碳以及余量为氢和可能的微量的氮组成。用于形成这种膜的原始材料的例子包括CH4和C2H2，或者更一般地说是CxHy，其中x=2至4以及y=2至10。
尽管本发明的方法可被用于从低-k电介质膜有效率且有效地去除有机硬掩膜材料，但该方法并不局限于低-k电介质膜，甚至不局限于电介质。本发明也不限于任何具体种类的低-k电介质。例如，本发明可被有效地适用于k值小于4.0的电介质（也被称为第一代低-k电介质）、k值小于约2.8的电介质（也被称为第二代低-k电介质）和k值小于约2.0的电介质（也被称为超低k电介质）。该低-k电介质可以是多孔的（porous）或者无孔的（后者有时被称为密集低-k电介质）。通常，密集低-k电介质是指那些k值不大于2.8的电介质，低-k多孔电介质是那些k值不大于2.2的电介质。可使用任何合适组分的低-k电介质，包括用氟和/或碳掺杂的二氧化硅基的电介质。也可以使用非二氧化硅基的电介质，例如聚合材料。可使用任何合适的工艺来沉积该低-k电介质，包括旋涂沉积和CVD沉积技术。就形成多孔电介质来说，可以使用任何合适的方法。一种范例的方法包括共同沉积硅基支柱（backbone）和有机致孔剂，并且随后去除该致孔剂成分，留下多孔的电介质膜。其它方法包括溶胶-凝胶技术。合适的低-k膜的具体例子有DowChemicals有限公司售卖的商标为SiLK的碳基旋涂型膜以及Novellus Systems有限公司售卖的商标为CORAL的CVD沉积多孔膜。
优选通过反应性等离子体蚀刻来蚀刻和去除该有机硬掩膜。通常，在等离子体反应室内原位（in situ）执行反应性等离子体蚀刻，其中通过设置在处理室内的电容耦合电极施加射频（RF）能量，该处理室能促进反应性气体的激发和/或分解。等离子体通常形成高度反应性的物质，该物质与该处理室内的不需要的沉积材料反应并将其蚀刻掉。本发明可使用用微波（MW）产生的等离子体、电感耦合等离子体（ICP）或者在平行板反应性离子蚀刻（RIE）反应器中产生的等离子体。
可用于实施本发明的等离子体反应器设备包括用于在处理室内形成真空的真空泵。本发明的设备还包括处理气体入口组件，例如连接到入口管道的增压气瓶，该入口管道与该处理室内的气体分配面板（faceplate）或者喷头连接。半导体晶片衬底或者其它工件被放置在底座或者平台上，该底座或者平台可对该衬底施加偏压力（bias）。RF电源或者其它电源向该气体分配面板或者喷头与该底座之间施加电功率以激发处理气体或者多种气体的混合物以在该面板与底座之间的圆柱形反应区域内形成等离子体。
本发明中使用的可电离的处理气体优选是氢气和包含氧气的或者氧化性的气体例如CO或CO2的混合物。该氧化性气体占该混合物的体积百分比优选约0.5%至10%。优选地，该待电离的气体混合物不包含氮，以避免由氮结合入该膜而对任意下面的CDO电介质层造成的损害，已知这会形成能够与光刻胶反应的氨基，从而导致所谓的抗蚀剂中毒效应（resist poisoningeffect）。敏感的抗蚀剂（sensitive resists），例如193纳米的抗蚀剂，能与氨基反应，氨基会中和该抗蚀剂中的酸性化合物并会阻止这些化合物正常显影以及阻止这些化合物在光刻顺序（lithography sequence）的溶剂去除步骤中被除去，从而会在该晶片的不希望的区域留下残余的抗蚀剂。利用增加的Ar或He，会有一些优点，但是对于H2+CO2等离子体则没有这种优点。在RIE蚀刻工具中使用He或Ar能够提高蚀刻速率或者有利于在该工艺的最后通过溅射除去蚀刻后的聚合物或者经常留在晶片表面25上的其它缺陷。因此，有利于留下干净的晶片表面或者具有更少的亚微米缺陷。
在等离子体蚀刻期间，保持晶片温度超过约200℃是重要的，优选超过250℃，更优选地在约250-350℃的范围内。可通过在该处理室内提供加热元件来实现这样的目的。在操作过程中，由于在该处理室的与可电离的处理气体流入该处理室的一侧相对的一侧产生的真空，等离子体处理气体从真空室的一侧运动到另一侧。该等离子体处理气体扩散到该晶片衬底的表面以去除有机硬掩膜并将挥发的物质朝真空泵组件运送。
如图1所示，晶片20包括蚀刻停止层22，在该蚀刻停止层22上沉积有低-k电介质层24。有机（例如无定形碳）硬掩膜层26被沉积在该低-k电介质层24上。抗蚀剂层32、可选的有机（或旋涂）抗反射涂层（ARC）30和SiOC（通过将CO2与Si(CH3)4反应形成）、SiON或者Si3N4ARC层的电介质ARC层28覆盖在该有机硬掩膜层上。该抗蚀剂层被暴露于器件图案（device pattern）并被显影以除去与该图案相对应的一定量的抗蚀剂材料。如图2所示，剩下的抗蚀剂层32中的开口34然后被用作掩膜以从ARC层28、30和有机硬掩膜层26蚀刻相应的一定量的材料。
该抗蚀剂层和ARC层然后被去除以留下层24上方的有机硬掩膜层以及被蚀刻的图案开口34，如图3所示。该抗蚀剂层和残留物可通过申请号为10/890,653、11/011,273和11/128,930的美国专利所公开的方法除去，这些专利所公开的内容在此通过引用并入到本申请中。一般地，该晶片经受灰化工艺以去除和去除该抗蚀剂层，例如通过转移到等离子体反应器和低-k电介质膜的氢等离子去除。在去除该抗蚀剂层和其它上方的层之后，该有机硬掩膜层然后被用于通过例如反应性离子蚀刻（RIE）蚀刻下面的低-k电介质层，如图4所示，其中开口34被继续向下蚀刻入低-k层24以形成具有壁36的开口。
更普遍的方法是用于待暴露于RIE蚀刻的具有图2所示的层的晶片，而不去除层32、30、28。由于RIE蚀刻通常要求较长的蚀刻时间，在蚀刻停止层22被暴露之前，层32、30、28将会被完全去除。所产生的结构如图4所示。这通过将图2所示的结构暴露于RIE蚀刻中来实现，由此跳过上文以及图3所描述的所需的单独的抗蚀剂/ARC去除步骤，而形成图4中的结构。
该晶片然后经受本发明的高温等离子体清洁方法以除去有机硬掩膜层，使得低-k电介质层不受损害并且可在开口36中接收导电金属。可在与用于所述的氢等离子体灰化工艺相同的反应器中实施该等离子体处理，但是需要使用加热元件以实现所需的反应器温度。随后，如图5所示，该电介质层24的表面25基本上没有α-碳（a-carbon）或者其它有机硬掩膜残留物，并且该电介质层中的蚀刻出的孔或者沟槽36的尺寸不受影响并且也没有经受任何损害，例如被腐蚀的侧壁36’。
在诺发***（Novellus Systems）Iridia200mm蚀刻工具中，包括覆盖在低-k电介质层上的有机硬掩膜层的晶片被加热灯加热到通常280℃的温度。在约1000-3000W范围内的（通常为约1800W的）在2.45GHz的微波功率可被施加到H2/CO2气体混合物，该气体混合物以约500-4000sccm（通常为约1800sccm）的速率流入该室，该室中的压强维持在750-4000毫托（mT）的范围内，通常为1000毫托。在约30至180秒之间的处理时间（通常为约90秒）之后，该有机硬掩膜层被除去，而不会对该低-k电介质层造成实质性损害。
在诺发***Gamma工具中，包括覆盖在低-k电介质层上的有机硬掩膜层的晶片被电阻加热台加热到通常280℃的温度。在约500-3000W范围内的（通常为约2000W）在3.56MHz的RF功率可被施加到H2/CO2气体混合物，该气体混合物以约5000-40000sccm（通常为约20000sccm）的速率流入该室，该室中的压强维持在750-4000毫托的范围内，通常为1100毫托。该工具包含4至6个平台，在蚀刻处理过程中，晶片被移动通过所有的平台。在约20至180秒之间的整个处理或者等离子体暴露时间（通常为约90秒）之后，该有机硬掩膜层被除去，而不会对该低-k电介质层造成实质性损害。
在具有双电源的诺发***Iridia300mm Sierra蚀刻工具中，包括覆盖在低-k电介质层上的有机硬掩膜层的晶片被加热到通常280℃的温度。在约1000-3000W范围内的（通常为约1800W）在2.45GHz的微波功率可被施加到H2/CO2气体混合物，该气体混合物以约500-4000sccm（通常为约1800sccm）的速率流入该室，该室中的压强维持在750-4000毫托的范围内，通常为1000毫托。支撑该晶片的平台位于RF等离子体反应室内，并且被耦合至该RF源，该RF源提供500-2000W范围内的在3.56MHz的功率，例如1000W的功率。在约30至180秒之间的处理时间（通常为约90秒）之后，该有机硬掩膜层被除去，而不会对该低-k电介质层造成实质性损害。
对于其它的清洁任务，可调整所述气体流速、RF源设定、暴露时间和其它参数以实现所需的结果。
因此，本发明提供了一种在光刻工艺中从晶片衬底蚀刻和/或去除有机硬掩膜层的改善的方法，特别是在从低-k电介质层去除无定形碳时从晶片衬底蚀刻和/或去除有机硬掩膜层的改善的方法。本发明能实现这种有机硬掩膜的去除并且不会损害下面的低-k电介质衬底。
其它实施例
除了参照上文的图1至图5描述的实施例外，本发明还有其它的实施例，下面参照图1A-5A、图6和7对其进行描述。
如图1A所示，本发明的另一个实施例包括具有蚀刻停止层22的晶片20，在该蚀刻停止层22上沉积有低-k电介质层24。该电介质层24包括多种电介质材料，该多种电介质材料包括位于覆盖电介质24b下方的堆积（bulk）低-k电介质24a，该覆盖电介质24b的k值高于该堆积低-k电介质24a的k值。在一些实施例中，该堆积低-k电介质24a和该覆盖电介质24b都是低-k电介质。在其它实施例中，该堆积低-k电介质24a是低-k电介质，该覆盖电介质24b不是低-k电介质。
在一些具体的实施例中，该堆积低-k电介质可以是超低-k（ULK）电介质，例如具有的k值为约2.2的电介质，该覆盖电介质可以是具有的k值为约2.9的碳掺杂氧化物（CDO）。
在其它具体实施例中，该堆积层可以是具有的k值为约2.9的碳掺杂氧化物（CDO），该覆盖层可以是具有的k值为约4.0的正硅酸乙酯（tetraethylorthosilicate）（TEOS）。
在其它实施例中，该多种电介质材料可包括不连续的（discrete）堆积低-k电介质和覆盖电介质层；也就是说，单独的、相邻的电介质层。或者，该多种电介质材料在该堆积低-k电介质材料和覆盖电介质材料之间可具有连续的、分级的过渡（graded transition）。这种分级的过渡从该电介质层24的一侧到另一侧可以是基本均匀的。或者从一种电介质到另一种电介质的过渡在该电介质24的总厚度的仅仅一部分上方可以是不均匀的，例如在少于该电介质24的总厚度的50%、或者少于25%、或者少于10%、或者少于5%的厚度上方。
在该低-k电介质层24上沉积有机碳硬掩膜层26。抗蚀剂层32、可选的有机（或旋涂）抗反射涂层（ARC）30和SiOC（通过将CO2与Si(CH3)4反应形成）、SiON或者Si3N4ARC层的电介质ARC层28覆盖在该有机硬掩膜层上。该抗蚀剂层被暴露于器件图案（device pattern）并被显影以除去与该图案相对应的一定量的抗蚀剂材料。如图2A所示，剩下的抗蚀剂层32中的开口34然后被用作掩膜以从ARC层28、30和有机硬掩膜层26蚀刻相应的一定量的材料。
该抗蚀剂层和ARC层然后被去除以留下层24上方的有机硬掩膜层以及被蚀刻的图案开口34，以使得硬掩膜层26下方的电介质层24被暴露，如图3A所示。该抗蚀剂层和残留物可通过申请号为10/890,653、11/011,273和11/128,930的美国专利所公开的方法除去，这些专利所公开的内容在此通过引用并入到本申请中。一般地，该晶片经受灰化工艺以去除和去除该抗蚀剂层，例如通过转移到等离子体反应器和低-k电介质膜的氢等离子体去除。在去除该抗蚀剂层和其它上方的层之后，该有机硬掩膜层26然后被用于通过例如反应性离子蚀刻（RIE）蚀刻下面的低-k电介质层24（24a和24b），如图4A所示，其中开口34被继续向下蚀刻入低-k层24以形成具有壁36的开口，进一步暴露该电介质层24。
更普遍的方法适用于待暴露于RIE蚀刻的具有图2A所示的层的晶片，而不去除层32、30、28。由于RIE蚀刻通常要求较长的蚀刻时间，在蚀刻停止层22被暴露之前，层32、30、28将会被完全去除。所产生的结构如图4A所示。这通过将图2A所示的结构暴露于RIE蚀刻中来实现，由此省略去上文以及图3A所描述的所需的单独的抗蚀剂/ARC去除步骤，而形成图4A中的结构。
该晶片然后经受本发明的高温等离子体清洁方法以除去有机硬掩膜层，使得低-k电介质层不受损害并且可在开口36中接收导电金属。特别需注意的是，在去除该硬掩膜的过程中暴露的低-k电介质24a和/或24b不会被该去除工艺损害。可在与用于所述的氢等离子体灰化工艺相同的反应器中实施该等离子体处理，但是需要使用加热元件以实现所需的反应器温度。随后，如图5A所示，该电介质层24的表面25基本上没有α-碳（α-carbon）或者其它有机硬掩膜残留物，并且该电介质层中的蚀刻出的孔或者沟槽36的尺寸不受影响并且也不会经受任何损害，例如出现被腐蚀的侧壁36’。
装置
任何合适的等离子体反应室设备可被用于实施本发明，包括上文所述的Gamma和Iridia工具。在这方面，进一步来说，一个合适的例子是配置有下游的等离子体设置（plasma setup）的Novellus GammaTM2130工具。图6是显示了下游等离子体设备600的各个方面的示意图，该等离子体设备600适用于在晶片上实施本发明。设备600具有等离子体产生部分611和被喷头组件617分隔的暴露室601。在该暴露室601内，晶片603位于平台（或者台）605上。平台605配备有加热/冷却元件。在一些实施例中，平台605还被配置成用于对晶片603施加偏压力（bias）。利用真空泵经由管道607可使暴露室601内获得低压。气态氢气源（具有或不具有稀释/运载气体）和二氧化碳源（或者其它弱氧化剂）经由入口609将气体流提供入该设备的等离子体产生部分611。等离子体产生部分611的一部分被感应线圈613围绕，该感应线圈被连接至电源615。在操作期间，气体混合物被引入等离子体产生部分611，感应线圈613被通电，从而在等离子体产生部分611产生等离子体。喷头组件617（其具有外加电压）能阻止一些离子流入暴露室601，并允许中性物质流入该暴露室601。如上所提及的，晶片603可以是温控的和/或可施加RF偏压。
在一些实施例中，本发明的设备是专用于从晶片去除光刻胶的去除装置（strip unit）。总的来说，这样的去除装置工具可具有多个晶片处理站，以便多个晶片可以被同时处理。图7为显示多站（multi-station）晶片去除装置工具730的俯视图的简单框图，该去除装置工具可根据本发明而被使用。去除装置工具730具有五个去除站733、735、737、739和741以及一个装载站731。去除装置工具730被配置成使得每个站能够处理一个晶片，因此所有的站可暴露于共同的真空。每个去除站733、735、737、739和741具有其各自的RF电源。装载站731通常配备与该装载站连接的装载闭锁站（load-lock station）以允许将晶片输入到去除装置工具730而不会破坏真空。装载站731还可配备有加热灯以便在将晶片转移到去除站和光刻胶去除之前预热晶片。去除站741通常配置与其连接的装载闭锁站以允许将晶片从去除装置工具730输出而不会破坏真空。机械臂743可将晶片在站与站之间转移。
在示例性的制造模式过程中，晶片以批处理模式被处理。批处理模式能够增加晶片吞吐量，因而在制造过程中被普通使用。在批处理模式中，每个晶片被转移至731、733、735、737、739和741中的每个站，并在所述站内被处理。例如，一种范例的批处理模式工艺以如下方式进行：首先将晶片装载入装载站731，在该装载站，用加热灯对晶片进行预热。然而，机械臂743将该晶片转移至去除站733，在该去除站，晶片被等离子体处理一段期间，以足以去除光刻胶的约1/5。机械臂743然后将该晶片转移至去除站735，在该去除站，晶片被等离子体处理一段期间，以足以去除剩余的光刻胶的约1/5。继续进行这种处理顺序以在去除站737、739和741中处理该晶片。在去除站741，光刻胶被大量去除，然后将晶片从该去除装置工具卸载。
适于实施本发明的其它工具包括可从诺发***有限公司得到的GxTTM和G400TM光刻胶去除工具、可从朗姆研究公司得到的2300FlexTM蚀刻工具、可从Tokyo Electron有限公司得到的TeliusTM蚀刻工具或者可从Applied Materials公司得到的ProducerTM蚀刻工具。
应当理解，上文所描述的设备/工艺可以与光刻图案工具或工艺（lithographic patterning tools or processes）结合使用以制造或生产例如半导体器件、显示装置、LED、光电板等等。一般地，虽然不是必须的，但是这些工具/工艺可以在共同的制造设施被一起使用或实施。作为示例，膜的光刻图案化包括如下步骤中的一些或者全部，每个步骤可用多种可能的工具来实施：（1）用旋涂或者喷涂工具将光刻胶施加在衬底（即基片）上；（2）用加热板或加热炉或UV固化工具固化光刻胶；（3）用例如晶片步进式曝光机（wafer stepper）之类的工具将该光刻胶暴露于可见光或UV或x-射线；（4）利用诸如湿法工作台之类的工具显影该抗蚀剂以便有选择地除去抗蚀剂，从而图案化该光刻胶；（5）通过利用干法或等离子体辅助蚀刻工具将该抗蚀剂图案转移到下面的膜或者衬底中；以及（6）用诸如RF或微波等离子体抗蚀剂去除机之类的工具除去该抗蚀剂。
本发明的另一个方法是被配置成完成本说明书中所描述的方法的设备。一种合适的设备包括用于完成工艺操作的硬件和具有用于控制根据本发明的工艺操作的指令的***控制器。一种合适的等离子体反应室设备，例如Gamma和Iridia工具或者上文描述的其它工具可适用于这种方法。该***控制器一般包括一个或多个存储设备和一个或多个配置成执行这些指令的处理器，以便该设备能够执行根据本发明的方法。包含用于控制根据本发明的工艺操作的指令的计算机可读介质可被耦合至该***控制器。
尽管已经结合具体优选实施例具体描述了本发明，但是根据前述的描述，许多替代性实施方式、修改方式和变型对于本领域技术人员来说是显而易见的。因此，所附的权利要求将包括任何落入本发明的真实范围和精神内的这些替代方式、修改方式和变型。
Claims (18)
1.一种蚀刻或者去除有机硬掩膜的方法，包括：
提供包括暴露的低-k电介质的半导体晶片衬底，其中所述衬底包括位于覆盖电介质下方的堆积低-k电介质，该覆盖电介质具有的k值高于该堆积低-k电介质，并且该衬底上方具有待除去的有机硬掩膜；
在所述衬底和有机硬掩膜的上方引入可电离气体，该可电离气体包括氢气和氧化性气体的混合物；
对该混合物施加能量以形成该混合物的等离子体；以及
用该等离子体接触所述有机硬掩膜以除去该有机硬掩膜的至少一部分而不损害下面的衬底表面或者所述暴露的低-k电介质。
2.根据权利要求1所述的方法，其中所述有机硬掩膜包括化学气相沉积的无定形碳。
3.根据权利要求1所述的方法，其中所述有机硬掩膜包括旋涂碳膜。
4.根据权利要求1所述的方法，其中所述堆积低-k电介质和所述覆盖电介质都是低-k电介质。
5.根据权利要求1所述的方法，其中所述堆积低-k电介质是低-k电介质并且所述覆盖电介质不是低-k电介质。
6.根据权利要求1所述的方法，其中所述低-k电介质具有不大于约3的介电常数。
7.根据权利要求1所述的方法，其中所述低-k电介质具有不大于约2.8的介电常数。
8.根据权利要求1所述的方法，其中所述低-k电介质具有不大于约2.2的介电常数。
9.根据权利要求1所述的方法，其中所述堆积低-k电介质是具有k值约为2.2的超低-k（ULK）电介质，并且所述覆盖电介质是具有k值约为2.9的碳掺杂氧化物（CDO）。
10.根据权利要求1所述的方法，其中所述堆积低-k电介质是具有k值约为2.9的碳掺杂氧化物（CDO），并且所述覆盖电介质是具有k值约为4.0的正硅酸乙酯（TEOS）。
11.根据权利要求1所述的方法，其中所述衬底包括不连续的堆积低-k电介质层和覆盖电介质层。
12.根据权利要求1所述的方法，其中所述衬底包括在所述堆积低-k电介质材料和所述覆盖电介质材料之间的分级的过渡。
13.根据权利要求1所述的方法，其中所述气体混合物是无氮的。
14.根据权利要求1所述的方法，其中所述有机硬掩膜被从下面的衬底上完全除去。
15.根据权利要求1所述的方法，还包括：
将光刻胶施加到所述衬底；
曝光该光刻胶；
使该光刻胶形成图案并将该图案转移到所述衬底上；以及
有选择地从所述衬底除去所述光刻胶。
16.一种用于蚀刻或者除去电介质上的有机硬掩膜的设备，该设备包括：
（a）等离子体反应室装置；以及
（b）控制器，包括用于实施工艺的程序指令，该工艺包括如下步骤：
提供包括暴露的低-k电介质的半导体晶片衬底，其中该衬底包括位于覆盖电介质下方的堆积低-k电介质，该覆盖电介质具有的k值高于该堆积低-k电介质，并且该衬底上方具有待除去的有机硬掩膜；
在所述衬底和有机硬掩膜的上方引入可电离气体，该可电离气体包括氢气和氧化性气体的混合物；
对该混合物施加能量以形成该混合物的等离子体；以及
用该等离子体接触所述有机硬掩膜以除去该有机硬掩膜的至少一部分而不损害下面的衬底表面或者所述暴露的低-k电介质。
17.一种半导体晶片处理***，该***包括：
权利要求16所述的设备，和步进式曝光机。
18.一种非暂时的计算机可读介质，包括用于控制等离子体反应室装置的程序指令，该程序指令包括：
用于提供半导体晶片衬底的代码，该半导体晶片衬底包括暴露的低-k电介质，其中，所述衬底包括位于覆盖电介质下方的堆积低-k电介质，该覆盖电介质具有的k值高于该堆积低-k电介质，并且该衬底上方具有待除去的有机硬掩膜；
用于在所述衬底和有机硬掩膜的上方引入可电离气体的代码，该可电离气体包括氢气和氧化性气体的混合物；
用于对该混合物施加能量以形成该混合物的等离子体的代码；以及
用于使该等离子体接触所述有机硬掩膜以除去该有机硬掩膜的至少一部分而不损害下面的衬底表面或者所述暴露的低-k电介质的代码。
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