CN103151013A - 栅极驱动电路 - Google Patents

Abstract

本发明提出一种栅极驱动电路，其包括多级栅极驱动单元，其中每级栅极驱动单元包括第一至第六开关元件。第三开关元件、第四开关元件、第五开关元件和第六开关元件构成锁存器。锁存器用于通过接收上两级栅极驱动信号及上一级栅极驱动信号，对其锁存器输出的控制信号的电压分别进行第一级、第二级上拉，以提高所述锁存器向第一开关元件的第一控制端输出的电压。本发明的栅极驱动电路可以在栅极驱动单元输出栅极驱动信号的电压的时间段中，使锁存器向第一开关元件的控制端输出一个很高的电压，提高第一开关元件的输出能力，因此在保证输出足够电压的栅极驱动信号的前提下，还可以进一步减小第一开关元件的尺寸，并减少功耗。

Description

栅极驱动电路

技术领域

本发明涉及一种驱动电路，特别涉及一种适用于液晶显示装置的栅极驱动电路。

背景技术

液晶显示装置（Liquid Crystal Display，LCD）具备轻薄、节能、无辐射等诸多优点，因此已经逐渐取代传统的阴极射线管（CRT）显示器。目前液晶显示器被广泛地应用于高清晰数字电视、台式计算机、个人数字助理（PDA）、笔记本电脑、移动电话、数码相机等电子设备中。

以薄膜晶体管（Thin FilmTransistor，TFT）液晶显示装置为例，其包括：液晶显示面板和驱动电路，其中，液晶显示面板包括多条栅极线与多条数据线，且相邻的两条栅极线与相邻的两条数据线交叉形成一个像素单元，每个像素单元至少包括一个薄膜晶体管。而驱动电路包括：栅极驱动电路（gate drive circuit）和源极驱动电路（source drive circuit）。随着生产者对液晶显示装置的低成本化追求以及制造工艺的提高，原本设置于液晶显示面板以外的驱动电路集成芯片被设置于液晶显示面板的玻璃基板上成为了可能，例如，将栅极驱动集成电路设置于阵列基板（Gate IC inArray，GIA）上从而简化液晶显示装置的制造过程，并降低生产成本。

液晶显示面板与驱动电路的基本工作原理为：栅极驱动电路通过与栅极线电性连接的上拉晶体管向栅极线送出栅极驱动信号Gn，依序将每一行的TFT打开，然后由源极驱动电路同时将一整行的像素单元充电到各自所需的电压，以显示不同的灰阶。即首先由第一行的栅极驱动电路通过其上拉晶体管将第一行的薄膜晶体管打开，然后由源极驱动电路对第一行的像素单元进行充电。第一行的像素单元充好电时，栅极驱动电路便将该行薄膜晶体管关闭，然后第二行的栅极驱动电路通过其上拉晶体管将第二行的薄膜晶体管打开，再由源极驱动电路对第二行的像素单元进行充放电。如此依序下去，当充好了最后一行的像素单元，便又重新从第一行开始充电。

但是，由于窄边框和高解析度（即分辨率，resolution）的小尺寸面板的发展，对栅极驱动电路的设计提出了新挑战：一方面，窄的边框限制了栅极驱动电路的尺寸，对应的输出级的上拉晶体管的尺寸（沟道宽长比）也受到限制，由于上拉晶体管的驱动能力与其尺寸成正比（晶体管的驱动能力是用其导电因子来表示的，导电因子的值越大，其驱动能力越强，而导电因子则与晶体管的沟道宽长比成正比），因此若缩小上拉晶体管的尺寸也即降低了上拉晶体管的驱动能力，从而可能导致其输出能力降低，即栅极驱动电路输出的电压降低；另一方面，高解析度的面板使栅极线的负载更大，从而为了保证液晶显示装置的正常显示以及显示质量，甚至需要更强输出能力的上拉晶体管，然而尺寸的限制却使得锁存器输出给上拉晶体管栅极端的电压不足以驱动上拉晶体管向栅极线输出足够的电压，从而造成了栅极驱动电路设计上的一个矛盾。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

本发明要解决的主要技术问题是提供一种栅极驱动电路，以解决现有液晶显示装置小型化以及高解析度发展中栅极驱动电路的上拉晶体管输出能力不足的问题。

为解决上述技术问题，本发明提供了一种栅极驱动电路，包括多级栅极驱动单元，其中每级栅极驱动单元用于分别驱动显示面板上一条对应的栅极线，每级栅极驱动单元包括第一至第六开关元件。所述第一开关元件包括第一通路端、第二通路端和第一控制端，所述第一通路端接收第一时序信号，所述第二通路端作为所述栅极驱动单元的输出端。所述第二开关元件包括第三通路端、第四通路端和第二控制端，所述第三通路端接收参考低电压，所述第二控制端接收第二时序信号，而所述第四通路端与所述第一开关元件的第二通路端相连。所述第三开关元件包括第五通路端、第六通路端和第三控制端电性连接并接收向上相差两级的栅极驱动单元所输出的上两级栅极驱动信号。所述第四开关元件其包括第七通路端、第八通路端和第四控制端，所述第七通路端接收向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号，所述第四控制端与所述第六通路端相连，所述第八通路端通过第一电容与所述第三开关元件的第六通路端相连，所述第四控制端与所述第六通路端相连，所述第八通路端通过第一电容与所述第六通路端相连。所述第五开关元件其包括第九通路端、第十通路端及第五控制端，所述第九通路端及所述第五控制端均与所述第四开关元件的第四控制端相连，所述第十通路端与所述第一开关元件的所述第一控制端相连。所述第六开关元件其包括第十一通路端、第十二通路端及第六控制端，所述第十一通路端接收所述参考低电压，所述第六控制端接收向下相差两级的栅极驱动单元输出的下两级栅极驱动信号，所述第十二通路端与所述第十通路端相连。

本发明的极驱动电路可以在栅极驱动单元输出栅极驱动信号的电压的时间段中，能向第一开关元件的第一控制端输出一个很高的电压，从而提高第一开关元件的输出能力，因此在保证输出足够电压的栅极驱动信号的前提下，还可以进一步减小第一开关元件的尺寸，并减少功耗。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为本发明实施例一中的栅极驱动单元的电路结构图。

图2为实施例一中栅极驱动单元的时序示意图。

图3为本发明一实施例的四级栅极驱动单元的电路结构图。

图4为如图3所示的四级栅极驱动单元的时序示意图。

图5为本发明栅极驱动单元所输出的栅极驱动信号在不同环境温度下的电压对比示意图。

图6为本发明栅极驱动单元中的锁存器输出端输出的控制信号在不同环境温度下的电压对比示意图。

图7为本发明中的四级栅极驱动单元在不同环境温度下的输出模拟结果。

图8为现有技术中栅极驱动单元的电路图。

图9为本发明与现有技术中栅极驱动单元中锁存器所输出的控制信号的电压对比示意图。

图10为本发明与现有技术中栅极驱动单元在不同环境温度下所输出的栅极驱动信号的电压对比示意图。

图11为不同环境温度下本发明与现有技术中栅极驱动单元功耗对比示意图。

图12为本发明实施例二的栅极驱动单元的电路结构图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

尽管本发明使用第一、第二、第三等术语来描述不同的元件、信号、端口、组件或部分，但是这些元件、信号、端口、组件或部分并不受这些术语的限制。这些术语仅是用来将一个元件、信号、端口、组件或部分与另一个元件、信号、端口、组件或部分区分开来。在本发明中，一个元件、端口、组件或部分与另一个元件、端口、组件或部分“相连”、“连接”，可以理解为直接电性连接，或者也可以理解为存在中间元件的间接电性连接。除非另有定义，否则本发明所使用的所有术语（包括技术术语和科学术语）具有与本发明所属领域的普通技术人员所通常理解的意思。

本发明的栅极驱动电路（也称为移位寄存器）包括多级栅极驱动单元（也称为移位寄存单元），每一级的栅极驱动单元分别与显示面板上的每一行栅极线对应电性连接，从而栅极驱动信号依序逐次施加到每行栅极线上，栅极驱动单元之间的连接关系将在下文中做详细阐述。

实施例一

图1为本发明实施例一中的栅极驱动单元的电路结构图。请参见图1，本实施例栅极驱动电路，包括多级栅极驱动单元，栅极驱动单元用于输出栅极驱动信号Gn，以分别驱动显示面板上的一条对应的栅极线。每级栅极驱动单元包括第一开关元件T1、第二开关元件T2、第三开关元件T3、第四开关元件T4、第五开关元件T5和第六开关元件T6。其中，第一开关元件T1作为上拉开关元件，第二开关元件T2作为下拉开光元件，而第三开关元件T3、第四开关元件T4、第五开关元件T5和第六开关元件T6构成锁存器10。

具体地，第一开关元件T1包括第一通路端、第二通路端和第一控制端，第一通路端用于接收第一时钟信号CLKD，第二通路端作为本级栅极驱动单元的输出端以输出栅极驱动信号Gn。

第二开关元件T2包括第三通路端、第四通路端和第二控制端，第二控制端用于接收第二时钟信号CLKA，第三通路端接收参考低电压VGL，而第四通路端与第一开关元件T1的第二通路端相连。在本实施例中，第一开关元件T1为上拉开关元件，第二开关元件T2为下拉开关元件。第三开关元件T3包括第五通路端、第六通路端和第三控制端，第五通路端及第三控制端相连并用于接收向上相差两级的栅极驱动单元所输出的上两级栅极驱动信号Gn-2。第一电容C1的一端与第三开关元件T3的第六通路端相连。第四开关元件T4包括第七通路端、第八通路端和第四控制端，第七通路端用于接收向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号Gn-1，第四控制端与第三开关元件T3的第六通路端相连，第八通路端与第一电容C1的另一端相连。即第一电容C1的两端分别与第三开关元件T3的第六通路端及第四开关元件T4的第八通路端相连。第五开关元件T5包括第九通路端、第五控制端及第十通路端，第九通路端及第五控制端均与第四开关元件T4的第四控制端相连，第十通路端与第一开关元件T1的第一控制端相连并作为锁存器10的输出端。第六开关元件T6包括第十一通路端、第六控制端及第十二通路端，第十一通路端接收参考低电压VGL，第六控制端用于接收向下相差两级的栅极驱动单元所输出的下两级栅极驱动信号Gn+2，且第十二通路端与第五开关元件T5的第十通路端相连。在本实施例中，锁存器10根据向上相差两级的栅极驱动单元所输出的上两级栅极驱动信号Gn-2及向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号Gn-1，以对锁存器10的输出端输出的控制信号Q2分别进行第一级及第二级上拉。

此外，本实施例的栅极驱动单元还可以包括：第七开关元件T7、第八开关元件T8、第二电容C2及第九开关元件T9。

在本实施例中，第七开关元件T7包括第十三通路端、第七控制端和第十四通路端，第七控制端与第一开关元件T1的第一控制端相连，第十三通路端接收参考低电压VGL。第八开关元件T8包括第十五通路端、第八控制端和第十六通路端，第十六通路端与第一开关元件T1的第一控制端相连，第八控制端与第七开关元件T7的第十四通路端相连，第十五通路端接收参考低电压VGL。第二电容C2连接于第一开关元件T1的第一通路端与第八开关元件T8的第八控制端之间。第九开关元件T9包括第十七通路端、第九控制端及第十八通路端，第十七通路端接收参考低电压VGL，第九控制端与第八开关元件T8的第八控制端相连，第十八通路端与第二开关元件T2的第四通路端相连。

在本实施例中，第一至第九开关元件均利用N型晶体管而实现。当然，本领域技术人员可以理解的是，第一至第九开关元件也可以采用其他的开关元件而实现，例如P型晶体管。以下以N型晶体管为例来具体地介绍本发明的工作原理。

请参见图2，其为实施例一中栅极驱动单元的时序示意图，每一级栅极驱动单元的工作过程分为7个阶段：

阶段1：输入的第二时序信号CLKA为高电平时，第二开关元件T2导通，本级栅极驱动单元输出的本级栅极驱动信号Gn的电压通过导通的第二开关T2而被拉低到参考低电压VGL。

阶段2：当向上相差两级的栅极驱动单元所输出的上两级栅极驱动信号Gn-2的电平由低变高时，第三开关元件T3导通，节点Q1被充电，其电压升高；随着节点Q1的电压升高，第四开关元件T4及第五开关元件T5开始导通。由于第五开关元件T5处于导通状态，节点Q1通过导通的第五开关元件T5对锁存器10的输出端，即节点Q2点进行充电，因而锁存器10的输出的控制信号Q2的电压被拉高，从而实现对锁存器10输出的控制信号Q2的第一次上拉。

阶段3：当向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号Gn-1的电平由低到高时，由于第四开关元件T4在阶段2时已经导通，因此在阶段3中，处于高电平的上一级栅极驱动信号Gn-1通过导通的第四开关元件T4对节点Q0进行充电。此时由于第一电容C1的自举作用，随着节点Q0处电压的升高，其可以使Q1点的电压被进一步拉高，节点Q1处电压的进一步拉高，使得第五开关元件T5导通地更加充分，从而使得节点Q2的电压被再次拉高，实现对节点Q2的第二次上拉。值得注意的是，在本发明中，可以直接采用第四开关元件T4的寄生电容作为第一电容C1,或者为了提升上拉效果，还可以采用一个独立的存储电容作为第一电容C1，其中，该独立存储电容与第四开关元件T4的寄生电容并联并共同作为第一电容C1，即第一电容C1等于第四开关元件T4的寄生电容与独立的存储电容之和。

阶段4：第一时序信号CLKD的电平由低到高，由于节点Q2在阶段2-3时电压经过了两次拉升，因此第一开关元件T1导通，栅极驱动单元的输出端的电压被第一时序信号CLKD的高电平拉高。此外，第一开关元件T1的第一控制端及第一通路端之间存在寄生电容，因此，在阶段4，由于在第一开关元件T1的第一控制端及第一通路端之间所形成的寄生电容的自举作用，节点Q2的电压被第三次拉高，从而实现对锁存器10的输出的控制信号Q2的第三次上拉，从而使第一开关元件T1可以进一步充分地导通，并具备一个较高的输出能力。

阶段5：第一时序信号CLKD的电平由高变低，栅极驱动单元的输出端的电压变低。第二时序信号输入端CLKA输出的第二时序信号的电平由低变高，第二开关元件T2导通，本级栅极驱动单元输出的本级栅极驱动信号Gn的电压被拉低到参考低电压VGL，由于在第一开关元件T1的第一控制端及第一通路端之间所形成的寄生电容的自举作用，Q2点被拉低一部分。

阶段6：下拉信号输入端Gn+2输入的信号的电平由低到高，第六开关元件T6导通，Q2点电压被拉低到参考低电压VGL。

阶段7：阶段7后为低电平维持阶段。在阶段5-6时，本级栅极驱动单元所输出的本级栅极驱动信号Gn已经被拉低至低电平，因此，在后续的时间内，即阶段7，需要使本级栅极驱动信号Gn维持在低电平，从而获得理想的波形。

但是，由于第一时钟信号CLKD为时钟信号，其在后续的时间内（即阶段7之后）还会不停地产生脉冲，会对本级栅极驱动单元的输出的栅极驱动信号Gn产生影响，为了消除这些影响，本发明实施例利用开关元件T7-T9来进行改善。

具体地，在后续的时间内，当第一时序信号CLKD由低变高时（即图2所示的第二个及后续的脉冲内），因第一开关元件T1的第一控制端与第一通路端之间的寄生电容的影响，节点Q2处的电压被拉高，且由于第二电容C2的影响，节点QB处的电压也被拉高。受节点Q2处电压的影响，第一开关元件T1导通，第一时序信号CLKD的高电平对本级栅极驱动单元的输出端进行充电，拉升本级栅极驱动信号Gn的电压。

但是，由于第二电容C2和第一开关元件T1的第一控制端与第一通路端之间的寄生电容比较起来更大，因此节点QB处的电压高于节点Q2处的电压，此时第七开关T7、第八开关元件T8及第九开关T9导通。第九开关元件T9导通，Gn点电压可以迅速地被拉低到参考低电压VGL。而第八开关元件T8的导通，节点Q2的电压可以被迅速地拉低至参考低电压VGL，由于Q2点被很快拉低到VGL，第七开关元件T7关闭，QB点会维持在一个相对的高电压。因此，尽管受第一时钟信号CLKD高电平的影响，节点Q2及本级栅极驱动单元的输出端处的电压会被拉升；但是，由于开关元件T7-T9的作用，其可以拉低节点Q2的电压，从而拉低本级栅极驱动单元的输出端的电压，进而使本级栅极驱动信号Gn能够维持在低电平。

同理，当第一时序信号CLKD在第二个及随后的脉冲由高变低时的原理与当第一时序信号CLKD在第二个及随后的脉冲由低变高时，节点Q2及本级栅极驱动信号Gn的电压被拉低到参考低电压VGL的原理相同，在此不再赘述。

通过对本实施例时序控制的描述可以看到，本实施例的栅极驱动单元对锁存器10输出的控制信号Q2的电压进行了三次的上拉（Gn-2信号和Gn-1信号分别实现一次上拉，第一开关元件T1的第一控制端与第一通路端之间的寄生电容实现一次上拉），从而在栅极驱动单元输出高电平的栅极驱动信号Gn的时间段中（阶段4），使锁存器10输出的控制信号Q2保持一个很高的电压，也使得第一开关元件T1具有较强的输出能力。

本实施例栅极驱动单元接收向上相差两级的栅极驱动单元所输出的上两级栅极驱动信号Gn-2、向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号Gn-1、以及向下相差两级的栅极驱动单元所输出的下两级栅极驱动信号Gn+2。即假设本实施例栅极驱动单元是第n级栅极驱动单元，其中，n≥3，其输出的栅极驱动信号为Gn，则向上相差两级的栅极驱动单元所输出的上两级栅极驱动信号为Gn-2，向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号为Gn-1、以及向下相差两级的栅极驱动单元所输出的下两级栅极驱动信号为Gn+2。

值得注意的是，在这种连接方式下，由于第一级栅极驱动单元没有向上相差一级的栅极驱动单元，第一至第二级栅极驱动单元没有向上相差二级的栅极驱动单元，最后两级栅极驱动单元没有向下相差两级的栅极驱动单元，所以第一级栅极驱动单元的上一级栅极驱动信号Gn-1，第一至第二级栅极驱动单元的上两级栅极驱动信号Gn-2，最后两级栅极驱动单元的下两级栅极驱动信号Gn+2均要由外部信号电路提供。

以四级栅极驱动单元为例，如图3所示，其介绍了第一级、第二级以及最后两级栅极驱动单元的驱动原理，其中，图3所示的每一级栅极驱动单元包括M端口、N端口和P端口。对于如图1所示的用于输出栅极驱动信号Gn的栅极驱动单元，M端口是用来接收上两级栅极驱动信号Gn-2，N端口是用来接收上一级栅极驱动信号Gn-1，P端口是用来接收下两级栅极驱动信号Gn+2。而如图3所示，第一级栅极驱动单元没有向上相差两级或一级的栅极驱动单元，因此第一级栅极驱动单元的M端口接收第一外部信号源STV1提供的信号，第一级栅极驱动单元的N端口接收第二外部信号源STV2提供的信号。第二级栅极驱动单元没有向上相差二级的栅极驱动单元，因此第二级栅极驱动单元的M端口接收第二外部信号源STV2提供的信号。第三级栅极驱动单元及第四级栅极驱动单元没有向下相差两级的栅极驱动单元，因此第三级栅极驱动单元的P端口接收第三外部信号源STV3提供的信号，第四级栅极驱动单元的P端口接收第四外部信号源STV4提供的信号。

其中，第一至第四级栅极驱动单元分别接收时序产生电路输出的两个相邻的时序信号，具体地，第一级栅极驱动单元接收时序产生电路提供的第一时序信号CLKD及第二时序信号CLKA。第二级栅极驱动单元接收时序产生电路提供的第二时序信号CLKA及第三时序信号CLKB。第三级栅极驱动单元接收时序产生电路提供的第三时序信号CLKB及第四时序信号CLKC。第四级栅极驱动单元接收时序产生电路提供的第一时序信号CLKD及第四时序信号CLKC。

图4为如图3所示的四级栅极驱动单元的时序示意图。如图3所示，第二时序信号CLKA早于第三时序信号CLKB，、第三时序信号CLKB早于第四时序信号CLKC、第四时序信号CLKC早于第一时序信号CLKD。

请参阅图5，其为本发明栅极驱动单元输出的栅极驱动信号Gn在不同环境温度下的电压对比示意图。如图3所示，在环境温度为-25℃、27℃及80℃下本级栅极驱动信号Gn的电压的图形基本一致。

请参阅图6，其为本发明栅极驱动单元中的锁存器10输出的控制信号Q2在不同环境温度下的电压的对比示意图。如图4所示，在环境温度为-25℃、27℃及80℃下锁存器10输出的控制信号Q2的电压的图形基本一致。

请参阅图7，其为本发明中的四级栅极驱动单元在不同环境温度下输出的栅极驱动信号Gn+1、Gn+2及Gn+3的电压模拟结果。如图5所示，在环境温度为-25℃、27℃及80℃下四级栅极驱动单元的输出的栅极驱动信号Gn、Gn+1、Gn+2及Gn+3的电压的形状基本一致。因此，如图3-5所示，本发明的栅极驱动电路温度适应性非常好，其可以在低温及高温环境下正常地进行工作。也就是说，本发明的栅极驱动单元能适应较广的温度范围。

请参阅图8，其为现有技术中栅极驱动单元的电路结构图，10’为现有技术锁存器，其中，相对于现有技术栅极驱动单元中的常用的尺寸为5200μm的第一开关元件T1’，本发明栅极驱动单元第一开关元件T1的尺寸可以减小到2250μm。

请参见图9，其为本发明与图6所示现有技术中栅极驱动单元中锁存器所输出的控制信号的电压的对比示意图，其中Q2为环境温度为27℃下时本发明锁存器10所输出的控制信号，Q2’为环境温度为27℃下时现有技术锁存器10’所输出的控制信号。可以看到，由于本发明采用了三级上拉（现有技术只有两级上拉），因此使锁存器10可以向第一开关元件T1的第一控制端输出更高的电压，从而提高第一开关元件T1的输出能力。

请参阅图10，其为本发明与现有技术中栅极驱动单元在不同环境温度下的输出端的电压对比示意图。其中，Gn为环境温度为-20℃、27℃及80℃时，本发明栅极驱动单元输出的本级栅极驱动信号，Gn’为环境温度为-20℃、27℃及80℃时，现有技术栅极驱动单元输出的本级栅极驱动信号。可以看出，在不同温度下本发明的栅极驱动单元与现有技术的栅极驱动单元的输出能力基本相同，仅仅在输出电压曲线的斜率上有细微的差别，也就是说本发明的栅极驱动单元能保证输出有足够电压的栅极驱动信号Gn下，明显减小第一开关元件T1的尺寸。图10为本发明实施例二的栅极驱动单元的电路结构图。

请参阅图11，其为不同温度下本发明与现有技术中栅极驱动单元功耗对比示意图。其中假设负载电阻Rload的阻值为1400Ω，负载电容Cload的容值为85pf。A为不同温度下本发明中480级栅极驱动单元功耗的模拟结果。B为不同温度下现有技术中栅极驱动单元480级功耗的模拟结果。可以看出本发明中480级栅极驱动单元功耗明显小于现有技术中480级栅极驱动单元功耗。

本发明中还可以对栅极驱动单元作局部的调整，以使其结构更简洁。

实施例二

请参见图12，其为本发明实施例二的栅极驱动电路的电路结构图，与图1相比区别在于，省去了图1中的第七开关元件T7、第八开关元件T8，并且增加第十开关元件T10。第十开关元件T10包括第二十通路端、第十控制端及第十九通路端，其中第二十通路端通过第二电容C2与第一开关元件T1的第一通路端相连，第十控制端与栅极驱动单元的输出端相连，第十九通路端接收参考低电压VGL。由图2中所示的波形图可以看到，本实施例可以在同样的时间(即阶段7)导通第九开关元件T9，以使Gn点电压被拉低到参考低电压VGL。并且省去第七开关元件T7、第八开关元件T8之后使得电路更加简洁。本实施例的其它电路结构及工作原理均与图1的实施例相同，在此不再赘述。

综上所述，本发明的极驱动电路可以在栅极驱动单元输出栅极驱动信号Gn的电压的时间段中，使锁存器10向第一开关元件T1输出一个很高的电压，提高第一开关元件T1的输出能力，因此在保证输出足够电压的栅极驱动信号Gn的前提下，还可以进一步减小第一开关元件T1的尺寸，并减少功耗。

本文中应用了具体个例对本发明的栅极驱动电路及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (8)

1.一种栅极驱动电路，其特征在于，包括多级栅极驱动单元，其中每级栅极驱动单元用于分别驱动显示面板上的一条对应的栅极线，每级栅极驱动单元包括：

第一开关元件，包括第一通路端、第二通路端和第一控制端，所述第一通路端接收第一时序信号，所述第二通路端作为所述栅极驱动单元的输出端；

第二开关元件，包括第三通路端、第四通路端和第二控制端，所述第三通路端接收参考低电压，所述第二控制端接收第二时序信号，而所述第四通路端与所述第一开关元件的第二通路端相连；

第三开关元件，其包括第五通路端、第六通路端和第三控制端，所述第五通路端及所述第三控制端电性连接并接收向上相差两级的栅极驱动单元所输出的上两级栅极驱动信号；

第四开关元件，其包括第七通路端、第八通路端和第四控制端，所述第七通路端接收向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号，所述第四控制端与所述第六通路端相连，所述第八通路端通过第一电容与所述第三开关元件的第六通路端相连；

第五开关元件，其包括第九通路端、第十通路端及第五控制端，所述第九通路端及所述第五控制端均与所述第四开关元件的第四控制端相连，所述第十通路端与所述第一开关元件的所述第一控制端相连；及

第六开关元件，其包括第十一通路端、第十二通路端及第六控制端，所述第十一通路端接收所述参考低电压，所述第六控制端接收向下相差两级的栅极驱动单元输出的下两级栅极驱动信号，所述第十二通路端与所述第五开关元件的第十通路端相连。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述第一电容为所述第四开关元件的寄生电容。

3.如权利要求1中所述的栅极驱动电路，其特征在于，所述第四开关元件的第四控制端与第八通路端之间设置有独立存储电容，所述第一电容为所述第四开关元件的寄生电容与所述独立存储电容之和。

4.如权利要求1所述的栅极驱动电路，其特征在于，所述第一开关元件的所述第一通路端与所述第一控制端之间存在寄生电容。

5.如权利要求4所述的栅极驱动电路，其特征在于，每级栅极驱动单元还包括：

第七开关元件，其包括第十三通路端、第七控制端和第十四通路端，所述第七控制端与所述第一开关元件的所述第一控制端相连，所述第十三通路端接收所述参考低电压；

第八开关元件，其包括第十五通路端、第八控制端和第十六通路端，所述第十六通路端与所述第一开关元件的所述第一控制端相连，所述第八控制端与所述第十四通路端相连，所述第十五通路端接收所述参考低电压；

第二电容，连接于所述第一开关元件的第一通路端与所述第八控制端之间；及

第九开关元件，其包括第十七通路端、第九控制端及第十八通路端，所述第十七通路端接收所述参考低电压，所述第九控制端与所述第八控制端相连，所述第十八通路端与所述第二开关元件的所述第四通路端相连。

6.如权利要求4所述的栅极驱动电路，其特征在于，每级栅极驱动单元还包括：

第二电容，所述第二电容的一端与所述第一开关元件的第一通路端相连；

第九开关元件，其包括第十七通路端、第九控制端及第十八通路端，所述第十七通路端接收所述参考低电压，所述第九控制端与所述第二电容的另一端相连，所述第十八通路端与所述第二开关元件的所述第四通路端相连；第十开关元件，其包括第十九通路端、第十控制端及第二十通路端，所述第十九通路端接收所述参考低电压，所述第十控制端与所述第二开关元件的所述第四通路端相连，所述第二十通路端与所述第二电容的另一端相连。

7.如权利要求5或6所述的栅极驱动电路，其特征在于，所述第二电容的容值大于所述第一开关元件的第一控制端与第一通路端之间的寄生电容的容值。

8.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括至少四级栅极驱动单元。

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