CN103219994A - 校准时间数位转换器不匹配的方法以及装置 - Google Patents

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Abstract

本发明提供一种校准一时间数字转换器的不匹配的方法及装置，该方法包含：撷取多个相位误差取样；计算这些相位误差取样和这些相位误差取样的期望值之间的差；以及基于该计算步骤来调整该时间数字转换器的校正增益。另一种校准方法包含有：撷取多个时间数字转换器输出码取样；储存分别对应不同时间数字转换器数值的多个累加值，每一累加值记录了时间数字转换器输出码取样所挟带的一时间数字转换器数值的次数；基于这些累加值来计算一所需值；计算这些累加值和该所需值之间的差；以及基于该计算的差来调整该时间数字转换器的校正增益。本发明还提供一种用来校准时间数字转换器的不匹配的装置。本发明可节省芯片面积和功率消耗。

Description

校准时间数位转换器不匹配的方法以及装置
【技术领域】
本发明关于时间数位转换器(time-to-digital converter，TDC)，且该时间数位转换器是一全数位锁相回路(all-digital phase-locked loop，ADPLL)的一部分，尤指一种校准时间数位转换器的不匹配的方法以及相关装置。
【背景技术】
在多重射频(multi-radio)***单芯片(system on chip,SoC)中，全数字锁相回路(all-digital phase-locked loop,ADPLL)是一种非常受欢迎的技术，特别是相较于传统的模拟锁相回路电路，全数字锁相回路的电路占用较小的芯片面积和功率消耗。举例来说，全数字锁相回路包含有一数字控制振荡器(digitally-controlledoscillator,DCO)、一时间数字转换器(time-to-digital converter，TDC)以及一数字回路滤波器(digital loop filter)。该时间数字转换器是用来测量时戳(timestamp)的一个重要电路模块，且该量测结果为一有限长度的数字字符（word）。该时间数字转换器在该全数字锁相回路中被当作如同模拟锁相回路中的一相位/频率侦测器以及一电荷泵(charge pump)来使用。数字电路的好处就是可以轻易地对该时间数字转换器进行程式化和校准，因此该时间数字转换器相当适合被应用在该全数字锁相回路中。近来随着深次微米互补式金氧半导体(deep-submicron CMOS)技术的发展，可以使用一个简单的反向器链(inverter chain)来实现该时间数字转换器，其中每一反向器提供一稳定的延迟时间。当该时间数字转换器成为该全数字锁相回路的一主要元件时，该时间数字转换器的增益和线性度都会显著地影响该全数字锁相回路的品质。因此有需要提出一个创新的设计来精确地校准该时间数字转换器的增益和非线性度，且该设计不会增加过多额外的侦测和补偿电路。
【发明内容】
有鉴于此，有必要提出校准时间数字转换器不匹配的方法以及装置。
根据本发明的第一实施例，提出一种校准一时间数字转换器的不匹配的示范性方法，包含有：撷取多个相位误差取样；计算该多个相位误差取样和该多个相位误差取样的一期望值之间的差；以及基于该计算的差来调整该时间数字转换器的校正增益。
根据本发明的第二实施例，提出一种校准一时间数字转换器的不匹配的方法，包含有：撷取多个时间数字转换器输出码取样；储存多个分别对应不同时间数字转换器数值的累加值，其中每一累加值记录该时间数字转换器输出码取样挟带一时间数字转换器数值的次数；基于该累加值来计算一所需值；计算该累加值和该所需值之间的差；以及基于该计算的差来调整该时间数字转换器的校正增益。
根据本发明的第三实施例，提出一种用来校准一时间数字转换器的不匹配的装置，包含有：一第一撷取电路，用来撷取多个相位误差取样；以及一第一调整电路，用来计算该多个相位误差取样和该多个相位误差取样的一期望值之间的差，并且基于该差来调整该时间数字转换器的校正增益。
根据本发明的第四实施例，提出一种用来校准一时间数字转换器的不匹配的装置，包含有：一撷取电路，用来撷取多个时间数字转换器输出码取样，并且储存多个分别对应不同时间数字转换器数值的累加值，其中每一累加值记录该时间数字转换器输出码取样挟带一时间数字转换器数值的次数；一计算电路，用来基于该累加值来计算一所需值；以及一调整电路，用来计算该累加值和该所需值之间的差，并且基于该差来调整该时间数字转换器的校正增益。
上述校准时间数字转换器不匹配的方法及装置提出使用熟知的全数字锁相回路电路来处理时间数字转换器的非线性和增益的校准。换句话说，熟知全数字锁相回路电路的一部份被重复利用来校准时间数字转换器的非线性和增益，如此一来，可节省晶片面积和功率消耗。
【附图说明】
图1为依据本发明第一示范性实施例的全数字锁相回路的架构图。
图2为时间数字转换器正规化增益误差的影响的示意图。
图3为依据本发明第二示范性实施例的一种全数字锁相回路的架构图。
图4为依据本发明第三示范性实施例的一种全数字锁相回路的架构图。
图5为依据本发明第四示范性实施例的一种全数字锁相回路的架构图。
图6为频率参考时钟的时钟周期与时间数字转换器输出码的数字值之间关系的示意图。
图7为本发明依据第五示范性实施例的一种全数字锁相回路的架构图。
图8为本发明依据第六示范性实施例的一种全数字锁相回路的架构图。
【具体实施方式】
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求书并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。在通篇说明书及权利要求书当中所提及的“包含”为一开放式之用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置电性连接于一第二装置，则代表该第一装置可直接连接于该第二装置，或通过其他装置或连接手段间接地连接至该第二装置。
图1为依据本发明第一示范性实施例的全数字锁相回路的架构图。示范性的全数字锁相回路100包含有一累加器102、一加法器(用来作一减法运算)104、一回路滤波器106、一数字控制振荡器(digitally-controlled oscillator,DCO)108、一时间数字转换器110以及一校准块(calibration block)112，其中时间数字转换器110包含有一时间数字转换器核心(TDC core)122、一乘法器124、一取样器126以及一累加器128，而校准块112包含有一撷取电路(capturing circuit)114以及一增益调整电路(gain adjusting circuit)116。应注意的是，图1中仅显示和本发明相关的元件。全数字锁相回路100视实际上电路设计的需求/考量，可能包含有额外的元件在其中。累加器102由具有一固定频率fREF(例如26MHz)的一频率参考时钟FREF所驱动（clocked），累加器102用来依据频率参考时钟FREF来累加一频率控制字符(frequency command word)FCW。如图1所示，累加器102由频率参考时钟FREF的下降沿（falling edge）来驱动，而频率控制字符FCW是由fC/fREF设定，其中fC为数字控制振荡器108的输出时钟CKV的一额定载波频率(nominal carrier frequency)，因此，每当累加器102被频率参考时钟FREF的一下降沿所驱动的时候，参考相位RR会以一增量值fC/fREF递增。时间数字转换器110用来产生一时间数字转换器输出取样(即一正规化时间数字转换器输出码)ε以及一可变相位(variable phase)RV。具体地说，累加器128是由输出时钟CKV所驱动来计数输出时钟CKV的时钟周期的数目，并据此产生一累加结果。在此实施例中，取样器126是由频率参考时钟FREF的上升沿（rising edge）所驱动，因此，每当取样器126被频率参考时钟FREF的一上升沿所驱动的时候，取样器126对累加器128产生的累加结果进行取样并输出取样值来作为可变相位RV。时间数字转换器核心122会依据输出时钟CKV以及频率参考时钟FREF来产生一时间数字转换器输出码(TDC output code)，举例来说，可以使用包含多个作为时间数字转换器单元（TDC cell）的串接的反向器的一反向器延迟链(inverterdelay chain)来实作出时间数字转换器核心122。乘法器124用来将该时间数字转换器输出码与时间数字转换器正规化增益129相乘，并且据此产生一正规化时间数字转换器输出码ε。时间数字转换器正规化增益129需要是时间数字转换器的步长(step size)或是时间数字转换器的增益(其为时间数字转换器的物理参数，单位为ps)的倒数乘上一常数，使得乘法器124输出对于时间数字转换器输入的全范围(即0-TV)来说会是介于0.0到1.0之间的一定点数字(fixed point number)。因此，既然该时间数字转换器增益以及该时间数字转换器正规化增益129的最佳值互为倒数关系，故这些名词可以交互使用：知道该时间数字转换器增益便可设定乘法器(时间数字转换器正规化增益)129的精确值，以及该正规化增益(乘法器(时间数字转换器正规化增益)129)的估计值亦可估计该时间数字转换器增益。从操作的观点来看，正规化该时间数字转换器增益的流程如下：一开始的时候，无法得知该时间数字转换器的增益(即此流程所要解决的主要课题)，故使用一预估值来作为校准流程的起点，该校准流程可以估算该时间数字转换器的步长大小，接着计算出该时间数字转换器的步长的倒数以计算该时间数字转换器的正规化增益。在一设计变化中，该校准流程可以用迭代的方式(iteratively)来算出该时间数字转换器正规化增益乘法器的最佳值，此方法可以不需要预设最佳值的倒数值(即该时间数字转换器增益)。回路滤波器106依据由加法器104所产生的一相位误差θe来产生一数字控制值至数字控制振荡器108，具有离散时间(discrete-time)索引值k的相位误差θe可表示如下：
θe[k]=RR[k]-RV[k]-ε[k]      (1)
由于本发明着重于校准时间数字转换器正规化增益129，故对于时间数字转换器110的细节便不多做描述。应注意的是，图1所示的时间数字转换器的设计仅作为范例说明之用，并非用以作为本发明的限制。例如可以采用一重定时(retiming)机制来利用输出时钟CKV的上升沿来对频率参考时钟FREF进行取样，以产生一重定时频率参考时钟，因此，该重定时频率参考时钟便可用来取代驱动取样器126以及累加器102的频率参考时钟FREF。传统的全数字锁相回路的详细说明可以参阅：R.B.Staszewski and P.T.Balsara,“All-Digital FrequencySynthesizer in Deep-Submicron CMOS”,New Jersey:John Wiley & Sons,Inc.,261pages,ISBN:978-0471772552,Sept.2006。
校准块112中的撷取电路114用来撷取参考相位RR、时间数字转换器输出取样ε和可变相位RV，且校准块112中的增益调整电路116用来调整时间数字转换器正规化增益129以因应所撷取的参考相位RR、时间数字转换器输出取样ε和可变相位RV。具体地说，校准块112的增益调整电路116经由计算时间数字转换器输出取样的一斜率(例如slope(ε[k]-ε[k-1]))及参考相位与可变相位之间的差值的一斜率(例如slope((RR[k]-RV[k])-(RR[k-1]-RV[k-1])))之间的一差值来输出一梯度(gradient)，并且依据该计算出的梯度来以连续/迭代的方式更新时间数字转换器正规化增益129。由于该梯度被用来当作一误差函数(error function)，因此校准块112将会随机地(stochastically)减少时间数字转换器正规化增益129的误差。
请参考图2，其为时间数字转换器正规化增益的误差的影响的示意图。图2中绘示了数字相位误差的两个组成部分(ε和RR-RV)对上以额定数字控制振荡器周期(TV)为单位的输入时间差（input time difference）△t。图2亦说明了相位误差的消除，其为第二型全数字锁相回路(type-II ADPLL-loop)一期望的长时间操作。如前所述，时间数字转换器正规化增益129用来对由时间数字转换器核心122所产生的时间数字转换器输出码进行正规化，因此，时间数字转换器正规化增益129会改变时间数字转换器输出取样ε的斜率。时间数字转换器正规化增益的误差会导致输出时钟CKV的频率变动，然而，由于取样器126的取样率低于输出时钟CKV的时钟频率，可藉由累加器128来进行累加以减缓/消除可变相位RV的变动。如上所述，数字控制振荡器108会因应相位误差θe(例如θe=RR-RV-ε)来调整输出时钟CKV。若假设全数字锁相回路被设置并操作在第二型，当设定时间数字控制器正规化增益129为KTDC，且KTDC相等于一正确值(即一理想值)K^TDC时，则时间数字控制器输出取样ε的斜率应匹配于RR-RV的斜率。在时间数字转换器输出取样ε的斜率大于RR-RV的斜率的情况下，意味着时间数字转换器正规化增益129的值KTDC被设定为大于正确值K^TDC；相反的，在时间数字转换器输出取样ε的斜率小于RR-RV的斜率的情况下，表示时间数字转换器正规化增益129的值KTDC被设定为小于正确值K^TDC。换句话说，时间数字转换器正规化增益误差和RR-RV的小数部分彼此之间为正相关，且RR-RV的斜率和RR-RV的小数部分也有关联。
藉由监测由slope(ε)-slope(RR-RV)所计算出的梯度，校准块112中的增益调整电路116可以很容易得知要如何调整时间数字转换器正规化增益129。举例来说，当该梯度为一正值的时候，增益调整电路116从目前的增益值KTDC减去一调整步长值(adjustment step value)来减少时间数字转换器正规化增益129，而当该梯度为一负值的时候，增益调整电路116将目前的增益值KTDC增加一调整步长值来增加时间数字转换器正规化增益129。
关于以上的范例，校准块112中的增益调整电路116使用撷取到的时间数字转换器输出取样ε、撷取到的参考相位RR以及撷取到的可变相位RV来估算该梯度，而该梯度可用来控制该时间数字转换器增益的校准。在本发明的另一设计当中，可直接设定该参考相位以及该可变相位为一期望值(expected value)，换句话说，既然期望的参考相位以及期望的可变相位之间的差异是事先得知，因此上述斜率slope(RR-RV)可以被视为一预定值。
请参考图3，其为依据本发明第二示范性实施例的一种全数字锁相回路的架构图。全数字锁相回路300中的校准块312中的一撷取电路314撷取由时间数字转换器110所产生的时间数字转换器输出取样ε，而校准块312中的一增益调整电路316使用所撷取的时间数字转换器输出取样ε、参考相位的期望值RR以及可变相位的期望值RV来得到该梯度。由以下的方程式(2)可以很容易地了解由slope(ε)-slope(RR-RV)可计算出该梯度，其中slope(RR-RV)为一预定(计算出来)的动态变化值，且slope(ε)会因应所撷取的多个时间数字转换器输出取样而动态地被计算出来。根据计算出来的梯度来迭代地调整时间数字转换器正规化增益129可同样达到随机地减少时间数字转换器正规化增益误差的目的。
在自适应性信号处理(adaptive signal processing)的领域中有许多熟知的迭代方法(例如最小均方(least mean square,LMS)演算法)可以被应用于此。举例来说，校准块112/312中的增益调整电路116/316可以使用一正负号-正负号最小均方演算法（sign-sign LMS algorithm）。
如上所述，相位误差θe相等于RR-RV-ε，因此该梯度(即连续的相位误差取样(例如θe[k]和θe[k-1]))之间的差异)可使用以下的方程式表示：
θe[k]-θe[k-1]
=(RR[k]-RV[k]-ε[k])-(RR[k-1]-RV[k-1]-ε[k-1])
=[(RR[k]-RV[k])-(RR[k-1]-RV[k-1])]-(ε[k]-ε[k-1])      (2)
因此，相位误差θe也提供相关于该时间数字转换器正规化增益误差的信息，并且可以用来控制该时间数字转换器增益的校准。请参考图4，其为依据本发明第三示范性实施例的一种全数字锁相回路的架构图。全数字锁相回路400中的校准块412中的一撷取电路414撷取相位误差θe，而校准块412中的一增益调整电路416计算出因应所撷取的相位误差θe的一梯度。当该梯度为一正值的时候，意味着时间数字转换器输出取样ε的斜率小于RR-RV的斜率，且时间数字转换器正规化增益129的值KTDC小于正确值K^TDC，因此，校准块412中的增益调整电路416将目前的增益值KTDC增加一调整步长值来增加时间数字转换器正规化增益129，而当该梯度为一负值的时候，意味着时间数字转换器输出取样ε的斜率大于RR-RV的斜率，且时间数字转换器正规化增益129的值KTDC大于正确值K^TDC，因此，校准块412中的增益调整电路416从目前的增益值KTDC减去一调整步长值来减少时间数字转换器正规化增益129。根据计算出来的梯度来迭代地调整时间数字转换器正规化增益129的方式可同样达到随机地减少时间数字转换器正规化增益误差的目的。自然地，该随机迭代的方法亦可以为正负号-数值(sign-value)或是正负号-正负号，其为自适应性信号处理领域中著名的迭代方法。在自适应性信号处理的领域中有许多熟知的迭代方法(例如最小均方演算法)可以被应用于此，举例来说，校准块412中的增益调整电路416可以使用一正负号-正负号最小均方演算法。
时间数字转换器的线性度也会影响全数字锁相回路的品质，因此，时间数字转换器单元不匹配(TDC cell mismatch)也需要被仔细地控制以免降低全数字锁相回路的效能。本发明另外提出一时间数字转换器非线性校准(TDCnonlinearity calibration)机制。请参考图5，其为依据本发明第四示范性实施例的一种全数字锁相回路的架构图。示范性的全数字锁相回路500包含有一累加器502、一加法器504、一回路滤波器506、一数字控制振荡器508、一时间数字转换器510以及一校准块512。应注意的是，图5中仅显示和本发明相关的元件。全数字锁相回路500视实际上电路设计的需求/考量，可能包含有额外的元件在其中。累加器502由具有一固定频率fREF(例如26MHz)的一频率参考时钟FREF所驱动，且累加器502用来累加由fC/fREF所设定的一频率控制字符FCW，其中fC为数字控制振荡器508的输出时钟CKV的一额定载波频率，且频率控制字符FCW为包含一整数部分以及一小数部分(例如1/1000或是1/10000)的一固定值，因此，每当累加器502被频率参考时钟FREF所驱动的时候，累加输出会以一固定值fC/fREF递增。时间数字转换器510用来产生一时间数字转换器输出(例如一正规化时间数字转换器输出码)至加法器504，其中时间数字转换器510具有包含有多个串接的时间数字转换器单元(例如多个反向器)513的一时间数字转换器核心511，且时间数字转换器核心511产生一时间数字转换器输出码CODETDC。依据频率控制字符FCW的小数部分的设定，时间数字转换器输出码CODETDC的数字值被预期会逐渐地由一最小值增加到一最大值，且当溢流(overflow)发生时，数字转换器输出码CODETDC的数字值会被钳制(clip)于最大值。图6为频率参考时钟FREF的时钟周期与时间数字转换器输出码CODETDC的数字值之间关系的示意图。假设频率控制字符FCW的小数部分被设定为1/1000，则在多个FREF时钟周期会产生一时间数字转换器输出码CODETDC，且时间数字转换器输出码CODETDC每隔1000个频率参考时钟FREF时钟周期都会由一最小值增加至一最大值。
回路滤波器506依据由累加器502与正规化时间数字转换器510的输出所产生的一相位误差θe，来产生一数字控制值至数字控制振荡器508。一时间数字转换器单元513的单元延迟时间(cell delay)可能会异于另一时间数字转换器单元513的单元延迟时间，此一不匹配可来自于***(由于布局/几何)及/或随机(杂质渗染扰动(impurity doping fluctuation)，边缘不平整(edge roughness))，因此导致时间数字转换器的非线性。该时间数字转换器单元不匹配会降低时间数字转换器输出码CODETDC的精准度，因此，校准块512便用来通过处理时间数字转换器510中每一时间数字转换器单元513的单元延迟时间，来对时间数字转换器进行非线性度校准，具体实施方式可使用一小量的加法的或是乘法的调整方式基于时间数字转换器单元来计算，举例来说(但不限于此范例)，此实施例中的时间数字转换器510可被设计为含有42个时间数字转换器单元513，校准块512中的撷取电路521撷取每一时间数字转换器输出码取样(即时间数字转换器输出码CODETDC挟带的一时间数字转换器值)，并且使用42个多比特寄存器(multi-bitregister)522来分别记录累加值，其中每一累加值表示时间数字转换器输出码CODETDC挟带一特定取样的时间数字转换器数值的次数。举例来说，被标记为“1”的寄存器522用来纪录该时间数字转换器输出码取样的时间数字转换器数值等于1的次数，被标记为“2”的寄存器522用来纪录该时间数字转换器输出码取样的时间数字转换器数值等于2的次数，依此类推。该累加值反映了相对应数字时间转换器单元的单元延迟长度。当时间数字转换器输入是以固定斜率而线性地变动时，这是简单明了的；而当时间数字转换器输入是具有平坦统计分布(flat statistical distribution)的随机变化时，这也可同样被推测了解。校准块512包含有一计算电路(例如一平均电路524)，其是用来计算寄存器522所储存的累加值的一平均值。若在适当地校准时间数字转换器单元513的单元延迟之后，每个累加值都会等于相同的平均值，那就表示每个时间数字转换器单元都具有相同的单元延迟，也就是说时间数字转换器单元之间的不匹配已经被消除。
如图5所示，校准块512另包含有一时间数字转换器非线性调整电路(TDCnonlinearity adjusting circuit)526，用来藉由参考该平均值以及一相对应累加值来调整/负责处理（account for）一时间数字转换器单元的一单元延迟。举例来说，该平均值以及储存在寄存器522中被编号为“1”的累加值之间的差异被时间数字转换器非线性调整电路526用来调整/负责处理该反向器延迟链(inverter delaychain)中一开头的时间数字转换器单元(即第一个时间数字转换器单元)的一单元延迟。应注意的是，闭合回路(closed loop)会试着用接下来的比特(即接下来的时间数字转换器单元)来补偿一个比特(即一时间数字转换器单元)的不匹配所造成的误差，且该不匹配误差会传递到接下来数个比特，故应该依序地由开头的时间数字转换器单元(即图5所示最左边的时间数字转换器单元513)开始校准反向器延迟链中的串接的时间数字转换器单元513，直到最后一个时间数字转换器单元(即图5所示最右边的时间数字转换器单元513)为止。因此，如图6所示，在第一迭代运算结束的时候，寄存器522分别储存各自的累加值，该平均值可以经由平均电路524计算出来，且时间数字转换器非线性调整电路526可调整开头的时间数字转换器单元513的一单元延迟以使储存在寄存器522中被编号为“1”的累加值接近该平均值，如此一来可降低或是消除下一次迭代(即第二迭代运算)时不匹配误差传递到后续的时间数字转换器单元的机会。如图6所示，在第二迭代运算结束的时候，寄存器522分别储存各自的累加值，且时间数字转换器非线性调整电路526可调整串接至开头的时间数字转换器单元513的下一个时间数字转换器单元的一单元延迟，以使储存在寄存器522中被编号为“2”的累加值接近该相同的平均值，如此一来可降低或是消除下一次迭代(即第三迭代运算)时不匹配误差传递到后续的时间数字转换器单元的机会。本领域的技术人员应可轻易地理解有关于继续调整该反向器延迟链中后续的时间数字转换器单元的单元延迟的操作，故在此不作更详细的叙述。在校准过所有的时间数字转换器单元513之后，可以重新计算一平均值以重复上述的时间数字转换器不匹配校准流程。如此一来，校准块512便可随机地降低时间数字转换器的不匹配。
对于图5中所示的校准块512来说，其能够调整正规化时间数字转换器510的校正增益。在一示范性设计中，可通过对一正规化时间数字转换器输出进行加法性调整(additive adjustment)来调整正规化时间数字转换器510的校正增益。在另一示范性设计中，可通过调整一时间数字转换器单元的一单元延迟来调整正规化时间数字转换器510的校正增益。举例来说，该时间数字转换器具有多个串接的时间数字转换器单元，且时间数字转换器非线性调整电路526可被设定为必须在调整接下来的一第二时间数字转换器单元的单元延迟之前先调整一第一时间数字转换器单元的单元延迟，或必须在调整接下来的一第二时间数字转换器单元的正规化时间数字转换器输出之前先调整一第一时间数字转换器单元的正规化时间数字转换器输出。
请参考图7，其为依据本发明第五示范性实施例的一种全数字锁相回路的架构图。全数字锁相回路500和全数字锁相回路700之间主要的差异在于：全数字锁相回路700的校准块712是用来撷取相位误差取样。因此，校准块712的撷取电路721使用42个寄存器722来记录多个相位误差取样，其中每一个相位误差取样都对应到多个时间数字转换器单元513的其中之一。举例来说，被标记为“1”的寄存器722用来纪录目前的时间数字转换器输出码的时间数字转换器数值等于1时所撷取到的一相位误差取样，被标记为“2”的寄存器722用来纪录目前的时间数字转换器输出码的时间数字转换器数值等于2时所撷取到的一相位误差取样，依此类推。该相位误差取样代表了相对应时间数字转换器单元的单元延迟时间。如图7所示，校准块712另包含了一时间数字转换器非线性调整电路724，其可藉由参考所撷取的相位误差取样和所撷取的相位误差取样的期望值θEXP之间的差异，来调整一时间数字转换器单元的单元延迟。在此实施例中，是基于时间数字转换器510的一未调整输出(unadjusted output)来设定期望值θEXP，举例来说，在时间数字转换器正规化增益误差以及时间数字转换器510的单元延迟的不匹配尚未补偿的情况下设定期望值θEXP，因此，期望值θEXP包含有来自时间数字转换器正规化增益误差的预期相位误差结果，换句话说，期望值θEXP不等于零。
若在校准完时间数字转换器单元513中的单元延迟时间之后，每一撷取相位误差取样都会等于同一期望值θEXP，表示每一时间数字转换器单元513都具有相同的单元延迟时间，且时间数字转换器单元之间的不匹配都已经完全被消除。因此，期望值θEXP和储存在寄存器722中被编号为“1”的相位误差取样之间的差异被时间数字转换器非线性调整电路724用来调整该反向器延迟链中一开头的时间数字转换器单元(即第一个时间数字转换器单元)的一单元延迟。同样地，闭合回路会试着用接下来的比特(即接下来的时间数字转换器单元)来补偿一比特(即一时间数字转换器单元)的不匹配所造成的误差，且该不匹配误差会传递到接下来数个比特。故应该依序地由该开头的时间数字转换器单元(即图7所示最左边的时间数字转换器单元513)开始校准反向器延迟链中的串接的时间数字转换器单元513，直到最后一个时间数字转换器单元(即图7所示最右边的时间数字转换器单元513)为止。因此，当对应到该开头的时间数字转换器单元(即图7所示最左边的时间数字转换器单元513)的相位误差取样被撷取时，时间数字转换器非线性调整电路724会调整该开头的时间数字转换器单元的单元延迟时间来使所撷取的相位误差接近期望值θEXP，如此一来可降低或是消除同一次迭代(例如图6中的第一次迭代)中不匹配误差传递到后续的时间数字转换器单元的机会；且当对应到该开头的时间数字转换器单元之后的下一时间数字转换器单元的相位误差取样被撷取时，时间数字转换器非线性调整电路724会调整该开头的时间数字转换器单元之后的下一时间数字转换器单元的单元延迟时间来使所撷取的相位误差接近相同的期望值θEXP，如此一来可降低或是消除同一次迭代(例如图6中的第一迭代)中不匹配误差传递到后续的时间数字转换器单元的机会。本领域的技术人员应可轻易地理解有关于继续调整后续的时间数字转换器单元的单元延迟的操作，故在此不作更详细的叙述。如图7所示，时间数字转换器非线性调整电路724可在一迭代操作周期中调整所有的时间数字转换器单元513的单元延迟，且在另一迭代操作周期中再次调整所有的时间数字转换器单元513的单元延迟，这样一来，校准块712便能够随机地降低时间数字转换器的不匹配。
图7中的范例是基于时间数字转换器510的一未调整输出来设定期望值θEXP。另外，亦可基于时间数字转换器510的一调整后输出(adjusted output)来设定期望值θEXP。举例来说，在该时间数字转换器510的时间数字转换器正规化增益误差已被补偿的情况下设定期望值θEXP’，因此，当适当地设定期望值θEXP’后，最后的期望值θEXP'不包含由该时间数字转换器正规化增益误差所造成的预期相位误差。请参考图8，图8为本发明依据第六示范性实施例的一种全数字锁相回路的架构图。全数字锁相回路800的校准块812包含有一时间数字转换器非线性调整电路824、一时间数字转换器增益调整电路828以及前述的寄存器722、522与平均电路524。在此实施例中，时间数字转换器增益调整电路828使用由平均电路524计算出的平均值来设定时间数字转换器510的正规化增益KTDC，因此，可在不需考虑由时间数字转换器正规化增益误差所造成的预期相位误差之下来设定期望值θEXP’，举例来说，可将期望值θEXP’设定为零。时间数字转换器非线性调整电路824是用来通过参考寄存器722中所储存的所撷取的相位误差取样和所撷取的相位误差取样的期望值θEXP'之间的差异，来调整一时间数字转换器单元的单元延迟时间。由于时间数字转换器非线性调整电路824的功能和时间数字转换器非线性调整电路724相同，故进一步的说明在此省略以求简洁。使用校准块812同样可达到随机地减少时间数字转换器不匹配的目的。
在上述范例中，校准块712/812能够调整正规化时间数字转换器510的校正增益。在一示范性设计中，可通过调整一时间数字转换器正规化增益来调整正规化时间数字转换器510的校正增益。在另一示范性设计中，可通过对一正规化时间数字转换器输出进行加法性调整来调整正规化时间数字转换器510的校正增益。在又一示范性设计中，可通过调整一时间数字转换器单元的一单元延迟来调整正规化时间数字转换器510的校正增益。举例来说，该时间数字转换器具有多个串接的时间数字转换器单元，且时间数字转换器非线性调整电路724/824可被设定为必须在调整接下来的一第二时间数字转换器单元的单元延迟之前先调整一第一时间数字转换器单元的单元延迟，或必须在调整接下来的一第二时间数字转换器单元的正规化时间数字转换器输出之前先调整一第一时间数字转换器单元的正规化时间数字转换器输出。
本发明提出使用现有的全数字锁相回路电路来处理时间数字转换器的非线性和增益的校准，换句话说，现有全数字锁相回路电路的一部份被重复利用来校准时间数字转换器的非线性和增益，如此可节省芯片面积和功率消耗。具体来说，所有误差信息都撷取自部分的数字块，且在数字域(digital domain)上修正了所有的非理想效应(non-ideal effect)，此外，校准操作十分快速并且可在线上即时地运作或是动态地在接收到数据脉冲（burst）的一开始才启动运作。相较于传统的设计，由于采用步长较小的迭代操作，本发明所揭露的校准机制在每个接收/传送封包之前并未呈现出相位误差干扰（hit）。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (32)

1.一种校准时间数字转换器的不匹配的方法，其特征在于，该方法包含有：
撷取多个相位误差取样；
计算该多个相位误差取样和该多个相位误差取样的一期望值之间的差；以及
基于该计算的差来调整该时间数字转换器的一校正增益。
2.如权利要求1所述校准时间数字转换器的不匹配的方法，其特征在于，调整该校正增益是藉由调整该时间数字转换器的一正规化增益来完成。
3.如权利要求1所述校准时间数字转换器的不匹配的方法，其特征在于，调整该校正增益是藉由对该时间数字转换器的一正规化输出进行加法性调整来完成。
4.如权利要求1所述校准时间数字转换器的不匹配的方法，其特征在于，该调整校正增益的步骤包含随机地降低该时间数字转换器的不匹配。
5.如权利要求1所述校准时间数字转换器的不匹配的方法，其特征在于，该期望值是基于该时间数字转换器的一未调整输出来加以设定。
6.如权利要求1所述校准时间数字转换器的不匹配的方法，其特征在于，该方法另包含有：
撷取该时间数字转换器的一未调整输出的多个输出码取样；以及
基于该多个输出码取样来调整该时间数字转换器的一正规化增益，其中该期望值是基于该时间数字转换器的一调整后输出来加以设定。
7.如权利要求1所述校准时间数字转换器的不匹配的方法，其特征在于，该时间数字转换器包含有多个串接的时间数字转换器单元，且该调整校正增益的步骤包含先调整一第一时间数字转换器单元的单元延迟，再调整该第一时间数字转换器单元之后的一第二时间数字转换器单元的单元延迟。
8.如权利要求1所述校准时间数字转换器的不匹配的方法，其特征在于，该时间数字转换器包含有多个串接的时间数字转换器单元，且该调整校正增益的步骤包含先调整一第一时间数字转换器单元的正规化输出，再调整该第一时间数字转换器单元之后的一第二时间数字转换器单元的正规化输出。
9.如权利要求1所述校准时间数字转换器的不匹配的方法，其特征在于，该时间数字转换器为一全数字锁相回路的一部分。
10.一种校准时间数字转换器的不匹配的方法，其特征在于，该方法包含有：
撷取该时间数字转换器的多个输出码取样；
储存分别对应不同时间数字转换器数值的多个累加值，其中每一累加值记录该多个输出码取样所挟带的一时间数字转换器数值的次数；
基于该多个累加值来计算一所需值
计算该多个累加值和该所需值之间的差；以及
基于该计算的差来调整该时间数字转换器的一校正增益。
11.如权利要求10所述校准时间数字转换器的不匹配的方法，其特征在于，调整该校正增益是藉由对该时间数字转换器的一正规化输出进行加法性调整来完成。
12.如权利要求10所述校准时间数字转换器的不匹配的方法，其特征在于，该调整校正增益的步骤包含随机地减少该时间数字转换器的不匹配。
13.如权利要求10所述校准时间数字转换器的不匹配的方法，其特征在于，该所需值为该多个累加值的一平均值。
14.如权利要求10所述校准时间数字转换器的不匹配的方法，其特征在于，该时间数字转换器包含有多个串接的时间数字转换器单元，且该调整校正增益的步骤包含先调整一第一时间数字转换器单元的单元延迟，再调整该第一时间数字转换器单元之后的一第二时间数字转换器单元的单元延迟。
15.如权利要求10所述校准时间数字转换器的不匹配的方法，其特征在于，该时间数字转换器包含有多个串接的时间数字转换器单元，且该调整校正增益的步骤包含先调整一第一时间数字转换器单元的正规化输出，再调整该第一时间数字转换器单元之后的一第二时间数字转换器单元的正规化输出。
16.如权利要求10所述校准时间数字转换器的不匹配的方法，其特征在于，该时间数字转换器为一全数字锁相回路的一部分。
17.一种用来校准时间数字转换器的不匹配的装置，其特征在于，包含有：
一第一撷取电路，用来撷取多个相位误差取样；以及
一第一调整电路，用来计算该多个相位误差取样和该多个相位误差取样的一期望值之间的差，并且基于该差来调整该时间数字转换器的一校正增益。
18.如权利要求17所述校准时间数字转换器的不匹配的装置，其特征在于，该第一调整电路藉由调整该时间数字转换器的一正规化增益来调整该校正增益。
19.如权利要求17所述校准时间数字转换器的不匹配的装置，其特征在于，该第一调整电路藉由对该数字转换器的一正规化输出进行加法性调整来调整该校正增益。
20.如权利要求17所述校准时间数字转换器的不匹配的装置，其特征在于，该第一调整电路包含随机地减少该时间数字转换器的不匹配。
21.如权利要求17所述校准时间数字转换器的不匹配的装置，其特征在于，该期望值是依据该时间数字转换器的一未调整输出来加以设定。
22.如权利要求17所述校准时间数字转换器的不匹配的装置，其特征在于，该装置另包含有：
一第二撷取电路，用来撷取该时间数字转换器的一未调整输出的多个输出码取样；以及
一第二调整电路，用来基于该多个输出码取样来调整该时间数字转换器的一正规化增益，其中该期望值是依据该时间数字转换器的一调整后输出来加以设定。
23.如权利要求17所述校准时间数字转换器的不匹配的装置，其特征在于，该时间数字转换器包含有多个串接的时间数字转换器单元，且该第一调整电路包含先调整一第一时间数字转换器单元的单元延迟，再调整该第一时间数字转换器单元之后的一第二时间数字转换器单元的单元延迟。
24.如权利要求17所述校准时间数字转换器的不匹配的装置，其特征在于，该时间数字转换器包含有多个串接的时间数字转换器单元，且该第一调整电路包含先调整一第一时间数字转换器单元的正规化输出，再调整该第一时间数字转换器单元之后的一第二时间数字转换器单元的正规化输出。
25.如权利要求17所述校准时间数字转换器的不匹配的装置，其特征在于，该时间数字转换器为一全数字锁相回路的一部分。
26.一种用来校准时间数字转换器的不匹配的装置，其特征在于，包含有：
一撷取电路，用来撷取该时间数字转换器的多个输出码取样，并且储存分别对应不同时间数字转换器数值的多个累加值，其中每一累加值记录该多个输出码取样挟带一时间数字转换器数值的次数；
一计算电路，用来基于该多个累加值来计算一所需值；以及
一调整电路，用来计算该多个累加值和该所需值之间的差，并且基于该差来调整该时间数字转换器的一校正增益。
27.如权利要求26所述校准时间数字转换器的不匹配的装置，其特征在于，该调整电路藉由对该时间数字转换器的一正规化输出进行加法性调整来调整该校正增益。
28.如权利要求26所述校准时间数字转换器的不匹配的装置，其特征在于，该调整电路包含随机地减少该时间数字转换器的不匹配。
29.如权利要求26所述校准时间数字转换器的不匹配的装置，其特征在于，该计算电路为一平均电路，且该所需值为该多个累加值的一平均值。
30.如权利要求26所述校准时间数字转换器的不匹配的装置，其特征在于，该时间数字转换器包含有多个串接的时间数字转换器单元，且该调整电路包含先调整一第一时间数字转换器单元的单元延迟，再调整该第一时间数字转换器单元之后的一第二时间数字转换器单元的单元延迟。
31.如权利要求26所述校准时间数字转换器的不匹配的装置，其特征在于，该时间数字转换器包含有多个串接的时间数字转换器单元，且该调整电路包含先调整一第一时间数字转换器单元的正规化输出，再调整该第一时间数字转换器单元之后的一第二时间数字转换器单元的正规化输出。
32.如权利要求26所述校准时间数字转换器的不匹配的装置，其特征在于，该时间数字转换器为一全数字锁相回路的一部分。
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