CN103137703B - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件。在具有主表面的半导体衬底的内部，形成第一p‑外延区，在主表面侧形成第二p‑外延区，并且在主表面侧形成n型漂移区和p型主体区。在第一p‑外延区和第二p‑外延区之间形成n+掩埋区，以便将这两个外延区电隔离。在n+掩埋区和第二p‑外延区之间形成p+掩埋区，该p+掩埋区的p型杂质浓度高于第二p‑外延区的p型杂质浓度。p+掩埋区至少位于n型漂移区和p型本体区之间的结的正下方，以避开接触n型漂移区的漏极区的正下方的位置。

Description

半导体器件
相关申请的交叉引用
2011年11月28日提交的日本专利申请No.2011-258570的公开内容，包括说明书、附图和摘要，通过引用其整体而并入本文。
技术领域
本发明涉及半导体器件，具体地讲，涉及具有横向元件的半导体器件。
背景技术
在p-外延衬底上方形成的横向高压MOS（金属氧化物半导体）晶体管（LDMOS晶体管）的一般结构是RESURF（降低表面场）型MOS晶体管的结构（参见非专利文献1中的图1）。在该结构中，通过优化n型漂移区中的杂质浓度剖面，当应用反向偏置时，耗尽层甚至扩展到n型漂移区和n型漂移区下方的p-外延区之间的结，并且可以获得高击穿电压。
然而，当使用具有其中源电极（或p型本体区）和p-外延区没有彼此电隔离的结构的晶体管作为高侧（high-side）元件时，通过施加到源电极的源电压的拉动，p-外延区的地电势不稳定，并且低侧（high-side）元件出现故障。因此，这里的问题在于，这种晶体管不可以用作高侧元件并且限于作为低侧元件的应用。
为了解决这个问题，作为甚至可用作高侧元件的结构，存在两种类型的结构，每种类型的结构具有用于使p-外延区与源电极电隔离的n型隔离区。
第一种类型的构造是：形成以上所述的n型隔离区，然后将n型隔离区与阴极区短路（参见专利文献1中的图1）。
第二种类型的构造是：形成以上所述的n型隔离区，然后形成p型掩埋扩散层，使其与n型隔离区接触，该p型掩埋扩散层的p型杂质浓度高于p-扩散区的p型杂质浓度（参见专利文献2中的图1）。
[现有技术文献]
[专利文献]
[专利文献1]
美国专利说明书No.7,095,092
[专利文献2]
日本未审专利公布No.2006-237223
[非专利文献]
[非专利文献1]
R.Zhu等人“A 65V,0.56mΩ·cm2 Resurf LDMOS in a 0.35μmCMOS Process”（0.35m的CMOS工艺中的65V、0.56mΩ·cm2降低表面场LDMOS），IEEE ISPSD2000，第335至338页
发明内容
然而，在第一种类型的结构中，因为n型隔离区取阴极电势，所以当施加反向偏置时，在n型隔离区和p-外延区之间的结处形成的耗尽层和在p-外延区和n型漂移区之间的结处形成的耗尽层预先出现穿通现象，并且在n型隔离区和阴极区之间产生电势差。因此，这里的问题在于，在p型本体区和n型漂移区之间的结附近引起电场集中，并且击穿电压变成比之前所述的没有n型隔离区的RESURF结构的击穿电压低。
然后，在第二种类型的结构中，导通击穿电压（on-breakdown-voltage）也可能较低。已鉴于以上问题创建了本发明并且本发明的目的在于提供一种半导体器件，该半导体器件具有更少的故障并且即使当该半导体器件被用作高侧元件时也能够将导通击穿电压和截止击穿电压（off-breakdown-voltage）都保持在高电平。
根据本发明的实施例的半导体器件具有：半导体衬底；第一导电类型的第一、第二、第四和第六区；以及第二导电类型的第三和第五区以及漏极区。半导体衬底具有主表面。第一区形成在半导体衬底中。第二区形成在半导体衬底中的第一区的主表面侧。第三区形成在半导体衬底中的第二区的主表面侧并且与第二区构成p-n结。第四区形成在半导体衬底中的第二区的主表面侧，以便接触第二区并且与第三区相邻，并且具有比第二区的第一导电类型杂质浓度高的第一导电类型杂质浓度。第五区形成在半导体衬底中，位于第一区和第二区之间，以便将第一区与第二区电隔离。第六区形成在半导体衬底中，位于第五区和第二区之间，并且具有比第二区的第一导电类型杂质浓度高的第一导电类型杂质浓度。漏极区形成在主表面上方，以便接触第三区并且具有比第三区的第二导电类型杂质浓度高的第二导电类型杂质浓度。第六区至少位于第三区和第四区之间的结的正下方，以便避开漏极区正下方的位置。
在本实施例中，第一导电类型的第一区和第二区通过第二导电类型的第五区彼此电隔离。因此，即使当半导体器件用作高侧元件时，也可以减少故障。
另外，其杂质浓度比第二区的杂质浓度高的第六区形成在第五区和第二区之间。通过第六区，抑制当施加反向偏置时从第三区和第二区之间的p-n结朝向着第二区侧扩展的耗尽层与在第五区和第六区之间的p-n结处形成的耗尽层耦合。因此，抑制出现穿通现象，并且可以减轻第三区和第四区之间的结处的电场集中，结果可以将截止击穿电压保持在高电平。通过使第六区至少位于第三区和第四区之间的结的正下方，第六区可以位于与第三区和第四区之间的结相距最短距离的位置，因此可以进一步增强以上的效果。
此外，通过形成第六区，以便避开漏极区正下方的位置，可以抑制导通击穿电压劣化。
附图说明
图1是示意性示出根据本发明的实施例1的半导体器件的构造的截面图。
图2A是作为杂质扩散状态示出根据本发明的实施例1的半导体器件的构造的模型的视图，并且图2B是示出沿着图2A的虚线IIB-IIB截取的杂质浓度分布的视图。
图3A是平面图并且图3B是截面图，它们示意性示出其中之一在图1中示出的半导体器件的阵列的第一示例中的单元部分的构造。
图4A是平面图并且图4B是截面图，它们示意性示出其中之一在图1中示出的半导体器件的阵列的第二示例中的单元部分的构造。
图5是示出根据本发明的实施例1的半导体器件的制造方法中的第一处理的示意性截面图。
图6是示出根据本发明的实施例1的半导体器件的制造方法中的第二处理的示意性截面图。
图7是示出根据本发明的实施例1的半导体器件的制造方法中的第三处理的示意性截面图。
图8是示出根据本发明的实施例1的半导体器件的制造方法中的第四处理的示意性截面图。
图9是示出根据本发明的实施例1的半导体器件的制造方法中的第五处理的示意性截面图。
图10是示出根据本发明的实施例1的半导体器件的制造方法中的第六处理的示意性截面图。
图11是示出根据本发明的实施例1的半导体器件的制造方法中的第七处理的示意性截面图。
图12是示意性示出比较例1的构造的截面图。
图13是示出比较例1的结构中击穿状态下的电势的视图。
图14是用于说明高侧元件和低侧元件的电路图。
图15是示意性示出比较例2的构造的截面图。
图16是示出比较例2的结构中击穿状态下的电势的视图。
图17是示出图15的结构中的截止击穿电压和特定导通电阻之间的关系的曲线图。
图18是示意性示出比较例3的构造的截面图。
图19A是示出比较例2的构造中在击穿状态下的电场强度分布的视图，图19B是示出比较例3的构造中在击穿状态下的电场强度分布的视图，图19C是示出比较例2的构造中在击穿状态下的电势的视图，并且图19D是示出比较例3的构造中在击穿状态下的电势的视图。
图20是示出比较例2和比较例3的构造中的截止-击穿电压和特定导通电阻之间的关系的曲线图。
图21是示出比较例2和比较例3的构造中的导通击穿电压和特定导通电阻之间的关系的曲线图。
图22是示出比较例2和比较例3的构造中的漏极电压和漏极电流之间的关系的曲线图。
图23A是示出比较例2的构造中在导通状态下的碰撞电离率的视图，图23B是示出比较例3的构造中在导通状态下的碰撞电离率的视图，图23C是示出比较例2的构造中在导通状态下的电流分布的视图，并且图23D是示出比较例3的构造中在导通状态下的电流分布的视图。
图24A是示出比较例2的构造中在导通状态下的空穴电流分布的视图并且图24B是示出比较例3的构造中在导通状态下的空穴电流分布的视图。
图25是示出比较例2和3以及实施例1的构造中的截止击穿电压和特定导通电阻之间的关系的曲线图。
图26是示出比较例2和3以及实施例1的构造中的导通击穿电压和特定导通电阻之间的关系的曲线图。
图27是示出比较例2和3以及实施例1的构造中的漏极电压和漏极电流之间的关系的曲线图。
图28A是示出碰撞电离率的视图并且图28B是示出示例1的构造中在导通状态下的电流分布的视图。
图29是在实施例1的第一示例的构造中在导通状态下的空穴电流分布的视图。
图30A是示意性示出根据本发明的实施例2的第一示例中的半导体器件构造的截面图，并且图30B是示出沿着图30A的虚线XXXB-XXXB截取的杂质浓度分布的视图。
图31A是平面图并且图31B是截面图，它们示意性示出其中之一在图30A和图30B中示出的半导体器件的阵列中的单元部分的构造。
图32是示意性示出根据本发明的实施例2的第二示例中的半导体器件构造的截面图。
图33A是平面图并且图33B是截面图，它们示意性示出其中之一在图32中示出的半导体器件的阵列中的单元部分的构造。
图34是示意性示出根据本发明的实施例3的半导体器件构造的截面透视图。
图35是示出如下状态的示意性平面图：从平面图看，图34中示出的n型扩散区DNW围绕横向高压MOS晶体管的阵列区ARA的周围。
图36是示意性示出根据本发明的实施例4的半导体器件构造的截面透视图。
图37是示出如下状态的示意性平面图：从平面图看，图36中示出的隔离沟槽TRS围绕横向高压MOS晶体管的阵列区ARA的周围。
图38是示意性示出根据本发明的实施例5的半导体器件构造的截面透视图。
图39是示出如下状态的示意性平面图：图38中示出的n型扩散区DNW配置在横向高压MOS晶体管的阵列区ARA周围。
图40是示意性示出根据本发明的实施例6的半导体器件构造的截面透视图。
具体实施方式
下文中，参见附图说明根据本发明的实施例。
（实施例1）
首先，将参见图1说明根据本实施例的半导体器件的构造。
参见图1，根据本实施例的半导体器件具有例如LDMOS晶体管（横向绝缘栅型场效应晶体管）。半导体器件主要具有半导体衬底SUB、p-外延区（第一区）EP1、n+掩埋区（第五区）NB、p+掩埋区（第六区）PB、p-外延区（第二区）EP2、n型漂移区（第三区）DRI、p型本体区（第四区）BO、n+漏极区（漏极区）DRA、n+源极区SO、栅极绝缘膜GI、栅电极层GE以及STI结构TR和BI。
例如，半导体衬底SUB包含硅。半导体衬底SUB具有主表面（在附图中，上侧的平面）。p-外延区EP1形成在半导体衬底SUB中。
p-外延区EP2形成在半导体衬底SUB中的p-外延区EP1的主表面侧。n型漂移区DRI形成在半导体衬底SUB中的p-外延区EP2的主表面侧。n型漂移区DRI与p-外延区EP2构成沿着主表面的方向上延伸的p-n结。
p型本体区BO形成在半导体衬底SUB中的p-外延区EP2的主表面侧。p型本体区BO被形成为接触p-外延区EP2，与n型漂移区DRI构成p-n结并且与n型漂移区DRI相邻。p型本体区BO的p型杂质浓度高于p-外延区EP2的p型杂质浓度。
STI结构TR和BI具有沟槽TR和掩埋绝缘膜BI。在半导体衬底SUB的主表面上方，沟槽TR形成在n型漂移区DRI中。掩埋绝缘膜BI被形成为掩埋在沟槽TR中。
n+漏极区DRA形成在半导体衬底SUB的主表面上方，以便与n型漂移区DRI接触，并且n+漏极区DRA的n型杂质浓度高于n型漂移区DRI的n型杂质浓度。n+漏极区DRA位于STI结构TR和BI的与p型本体区BO相对的一侧，并且被形成为与STI结构TR和BI相邻。漏电极DE形成在半导体衬底SUB的主表面上方，以便与n+漏极区DRA电连接。
n+源极区SO形成在半导体衬底SUB的主表面上方，以便与p型本体区BO构成p-n结。另外，p+杂质区IR形成在半导体衬底SUB的主表面上方，p+杂质区IR与n+源极区SO接触并且p+杂质区IR的p型杂质浓度高于p型本体区BO的p型杂质浓度。源电极SE形成在半导体衬底SUB的主表面上方，以便与n+源极区SO和p+杂质区IR电连接。
栅电极层GE形成在插在n+漏极区DRA和n+源极区SO之间的n型漂移区DRI和p型本体区BO上方，经由栅极绝缘膜GI。栅电极层GE的一部分悬于STI结构TR和BI的上方。
n+掩埋区NB形成在p-外延区EP1和p-外延区EP2之间。n+掩埋区NB被形成为与p-外延区EP1构成p-n结并且将p-外延区EP1与p-外延区EP2电隔离。
p+掩埋区PB形成在n+掩埋区NB和p-外延区EP2之间。p+掩埋区PB的p型杂质浓度高于p-外延区EP2的p型杂质浓度。n+掩埋区NB与p+掩埋区PB构成p-n结并且还与p-外延区EP2构成p-n结。
p+掩埋区PB至少位于n型漂移区DRI和p型本体区BO之间的结的正下方，以便避开漏电极DE正下方的位置。也就是说，p+掩埋区PB没有配置在漏电极DE的正下方，并且n+掩埋区NB和p-外延区EP2被配置成彼此接触。只要满足以上条件，p+掩埋区PB就可以被配置成也位于例如如图1中所示的源电极SE的正下方。
在以上情况下，LDMOS晶体管具有n型漂移区DRI、p型本体区BO、n+漏极区DRA、n+源极区SO、栅极绝缘膜GI和栅电极层GE。
下文中，参见图2A和图2B说明图1的半导体器件中的区域的杂质浓度分布。
图2A示出在图1所示结构中在p+掩埋区PB被配置成接触n+掩埋区NB的区域和没有特别配置p+掩埋区PB的区域之间的边界的附近的区域中杂质的扩散状态，并且图2B示出该边界附近的区域中的杂质浓度分布的一维剖面。
也就是说，图2B中用实线示出的曲线示出图2A中用虚线示出的区域中的杂质浓度分布。图2B的垂直轴代表净掺杂的对数值并且水平轴代表在半导体衬底SUB中的位置。
参见图2B，在与穿过其中形成有p+掩埋区PB的区域的半导体衬底SUB的主表面平行的方向上的杂质浓度分布中，其中形成有p+掩埋区PB的区域的p型杂质浓度为例如大约1×1016cm-3。另外，在其中配置有p+掩埋区PB的区域和其中没有配置p+掩埋区PB的区域之间的边界处存在拐点，与其它区域相比，在该拐点处，杂质浓度非常低（大约1×1014cm-3）。以该拐点几乎作为边界，包括p+掩埋区的具有高p型杂质浓度的区域存在于图的右侧，并且由于形成为使得n+掩埋区NB可以构建在漏电极DE一侧（图的上侧）的扩散造成的具有高n型杂质浓度的区域存在于图的左侧。因此，杂质浓度的曲线采用如图所示的这种形状。
这里，在其中p+掩埋区PB被配置成接触n+掩埋区NB的区域和其中没有配置p+掩埋区PB的区域之间的边界处出现具有低杂质浓度的拐点的原因是，n+掩埋区NB中的n型杂质和p+掩埋区PB中的p型杂质彼此补偿。可以从拐点的位置识别漏极区正下方的p+掩埋区PB结束的位置。在本实施例中，拐点位于n型漂移区DRI和p型本体区BO之间的结的正下方的位置的一侧，而非位于漏极区DRA正下方的区域。
下文中，参见图3A、图3B、图4A和图4B说明其中一个在图1中示出的LDMOS晶体管的阵列。
参见图3A和图3B，在LDMOS晶体管阵列的第一示例中，n+漏极区DRA的周围被半导体衬底SUB的主表面上方的栅电极GE围绕，并且n+源极区SO配置在n+漏极区DRA的两侧。被图3A和图3B中的虚线围绕的区域I对应于图1的构造。
参见图4A和图4B，在LDMOS晶体管阵列的第二示例中，n+源极区SO的周围被半导体衬底SUB的主表面上方的栅电极GE和n+漏极区DRA围绕。这里，被图4A和图4B中的虚线围绕的区域I对应于图1的构造。在图3A和图4A的每个中，通过在与主表面平行的方向上多次重复在每个图中由节距P示出的范围内的构造来构造阵列。
下文中，参见图5至图11和图1说明根据本实施例的制造方法。参见图5，首先，通过外延生长在半导体衬底SUB中形成p-外延区EP1。
参见图6，通过离子注入法，n型离子被注入穿过p-外延区EP1的表面。
参见图7，通过应用退火并且扩散注入到p-外延区EP1中的n型离子，在p-外延区EP1的表面上方形成n+掩埋区NB。
参见图8，通过普通的光刻技术，在n+掩埋区NB的表面上方形成光致抗蚀剂图案PHR。随后，以光致抗蚀剂图案PHR作为掩膜，通过离子注入法将p型离子注入穿过n+掩埋区NB的表面。在这种情形下，利用光致抗蚀剂图案PHR，对n+掩埋区的表面选择性地将p型离子仅注入区域RA中。随后，例如，通过灰化等去除光致抗蚀剂PHR。
参见图9，通过注入p型离子等，在n+掩埋区NB的表面上方形成p+掩埋区PB。具体地讲，p+掩埋区PB没有形成在以光致抗蚀剂图案PHR覆盖的区域RB中，而是形成在没有形成光致抗蚀剂图案PHR的区域RA中。
参见图10，通过外延生长，在p+掩埋区PB和n+掩埋区NB上方形成p-外延区EP2。p-外延区EP2被形成为围绕p+掩埋区PB的侧面。
参见图11，随后，形成n型漂移区DRI、p型本体区BO、n+漏极区DRA、n+源极区SO、p+杂质区IR、STI结构TR和BI、栅极绝缘膜GI、栅电极GE等。随后，形成漏电极DE和源电极SE并且制造出图1中示出的根据本实施例的半导体器件。
下文中，与比较例1至3进行对比，参见图12至图29说明本实施例中的功能效果。
图12中示出的比较例1具有通过从图1中示出的本实施例的构造中省去n+掩埋区NB和p+掩埋区PB而形成的构造。比较例1通过使n型漂移区DRI从上接触p-外延区EP而具有RESURF结构。因此，在向p-外延区EP和n型漂移区DRI施加反向偏置并且出现击穿的状态（下文中仅称为击穿状态）下，耗尽层在如图13所示的n型漂移区DRI下方的p-外延区EP中扩展并且可以获得高击穿电压。这里，图13中示出的多个曲线是耗尽层中的电势（电位）的等高线并且图16中示出的多个曲线也是这样。在图中，其中电势的等高线扩展的区域意味着耗尽层扩展。
然而，比较例1的构造中的问题是，源电极SE（或p型本体区BO）没有与p-外延区EP电隔离，因而难以将该构造用作高侧元件。
也就是说，在图12中示出的比较例1的晶体管被用作图14中的高侧元件TRH的情况下，当向晶体管TRH的漏极施加例如45V的电源电势时，向源极施加大约44V的电势。这里，在图12中示出的比较例1的晶体管中，源电极SE（或p型本体区BO）没有与p-外延区EP电隔离。因此，当晶体管TRH的源电势是44V并且为“高”时，地电势（GND），即与p-外延区EP电耦合的衬底的电势，不稳定。当地电势不稳定时，源极（背栅极）的电势，即图14中示出的低侧元件TRL的地电势，也不稳定，并且低侧元件TRL发生故障。
在这个环境下，作为形成用于使p-外延区与源电极（或p型本体区）电隔离的n型隔离区的构造，例如，推荐的是图15中示出的比较例2。图15中示出的比较例2具有将n+掩埋区NB形成为n型隔离区的构造。
在比较例2的构造中，在击穿状态下，在n+掩埋区NB和p-外延区EP2之间的结处形成的耗尽层和在p-外延区EP2和n型漂移区DRI之间的结处形成的耗尽层可以在如图16所示的一些情况下预先造成穿通现象。在这种情形下，在n+掩埋区NB和n+源极区SO之间造成电势差。结果，在p型本体区BO和n型漂移区DRI之间的结附近造成电场集中，因而比较例2的击穿电压低于比较例1的击穿电压。
通过仿真，研究在图15中的比较例2的构造中当截止击穿电压变化时特定导通电阻值的变化。结果在图17中示出。
参见图17，因为图15的n型漂移区DRI中对n+源极区SO和n+漏极区DRA之间的电流贡献特别大的区域的宽度WDRI（参见图3A、图3B和图4A、图4B）增大，所以特定导通电阻增大并且截止击穿电压也增大。也就是说，它们是要权衡的关系。原因在于，通过扩展n型漂移区DRI的宽度，当向p-外延区EP2和n型漂移区DRI施加反向偏置时，从p-外延区EP2扩展的耗尽层能够会聚的n型漂移区DRI的区域扩展。
然而，如果截止击穿电压超过预定值（例如，大约90V），则即使n型漂移区DRI的宽度扩展，截止击穿电压也没有增大得太多并且特定导通电阻的增大变得显著。因为特定导通电阻过度增大到截止电压，所以截止击穿电压再也难以增大。截止击穿电压不能增大的原因如下。
如上所述，在图15的构造中，在n+掩埋区NB和p-外延区EP2之间的结处形成的耗尽层和在p-外延区EP2和n型漂移区DRI之间的结处形成的耗尽层在一些情况下可能造成穿通现象。在这种情形下，因为在p-外延区EP2中延伸的两个耗尽层彼此碰撞，所以耗尽层不能再延伸并且击穿电压不能进一步增大。结果，截止击穿电压的增大得以抑制并且在p型本体区BO和n型漂移区DRI之间的结附近造成电场集中。
图18中示出的比较例3具有通过以下方式形成的构造：向图12中示出的比较例1的构造中，添加与图15中的比较例2类似的n+掩埋区NB和被形成为接触n+掩埋区NB的顶面的p+掩埋区PB。在这种情形下，因为p+掩埋区PB的p型杂质浓度高于p-外延区EP2的p型杂质浓度，所以在p+掩埋区PB和n+掩埋区NB之间的结附近造成高电场区域。据此，例如，图18中的源电极SE（或p型本体区BO）的电势变得高于图12或图15中的源电极SE（或p型本体区BO）的电势。结果，在图18中的p型本体区BO和n型漂移区DRI之间的结附近的电场低于图12或图15中的p型本体区BO和n型漂移区DRI之间的结附近的电场。
另外，例如，图18中的p+掩埋区PB和n+掩埋区NB之间的结移向比图15中的p-外延区EP2和n+掩埋区NB之间的结更低的一侧（p-外延区EP1侧）。因此，允许在n+掩埋区NB和p-外延区EP2（p+掩埋区PB）之间的结处造成的耗尽层延伸的距离增大，并且截止击穿电压可以增大。
研究图15（比较例2）的结构和图18（比较例3）的结构中击穿时的电场强度的分布。分别地，图15的结构中的结果在图19A中示出并且图18的结构中的结果在图19B中示出。另外，图15（比较例2）的结构和图18（比较例3）的结构中击穿时的电势的等高线在图19C和图19D中示出。
作为图19A的结果，显而易见，与在如图19B中所示安装了p+掩埋区PB的构造中的n型漂移区DRI和p型本体区BO之间的结（图中用虚线围绕的区域B）处相比，在如图15中所示没有安装p+掩埋区PB的构造中，在n型漂移区DRI和p型本体区BO之间的结（图中用虚线围绕的区域A）处的电场更加集中。另一方面，图19A中的p-外延区EP2和n+掩埋区NB之间的结（图中用虚线围绕的区域C）处的电场低。
相比之下，根据图19B的结果，显而易见，通过如图18中所示安装p+掩埋区PB，电场的集中分散至n型漂移区DRI和p型本体区BO之间的结（图中用虚线围绕的区域B）和p+掩埋区PB和n+掩埋区NB之间的结（图中用虚线围绕的区域D）。因此，显而易见，通过如图18中所示安装p+掩埋区PB，n型漂移区DRI和p型本体区BO之间的结（图19A中的区域A和图19B中的区域B）处的电场集中可以减轻。
然后，本发明的发明人已通过仿真研究了是否可以通过形成如同比较例3的p+掩埋区PB来提高截止击穿电压。结果在图20中示出。
参见图20，当截止击穿电压被设置成95V时，图18中示出的比较例3中的特定导通电阻是大约1.2mΩ·cm2，并且在图15中示出的比较例2中，从大约1.8mΩ·cm2减小了大约30%。另外，当特定导通电阻被设置成1.4mΩ·cm2，而图15的比较例2中截止击穿电压是大约92V时，在图18中示出的比较例3中，截止击穿电压是大约97V并且从比较例2增大了大约5V。
根据以上结果，可以说通过配置p+掩埋区PB，可以减轻在n型漂移区DRI和p型本体区BO之间的结处的电场并且提高截止击穿电压。
下文中，描述配置p+掩埋区PB对导通击穿电压的效果。
本发明的发明人已研究了图15（比较例2）的结构和图18（比较例3）的结构中的导通击穿电压和特定导通电阻之间的关系。结果在图21中示出。
参见图21，鉴于图15（比较例2）的结构示出与导通击穿电压的增大成比例增大特定导通电阻的权衡特性，在图18（比较例3）的结构中，导通击穿电压的值一直没有超过大约83V，而是与其中特定导通电阻不小于1.4mΩ·cm2的区域中的特定导通电阻的增大成比例地减小。另外，已发现，无论特定导通电阻值如何，图18的结构中的导通击穿电压低于图15的结构中的导通击穿电压。
另外，本发明的发明人已研究了在图15（比较例2）的结构和图18（比较例3）的结构中的漏极电压Vd和漏极电流Id之间的关系。结果在图22中示出。这里，示出图22的结果的结构中的特定导通电阻是1.4mΩ·cm2和并且该结构中的栅极电压是5V。
参见图22，已发现，鉴于当漏极电压Vd不超过70V时，图18的漏极电流Id小于图15的漏极电流Id，当漏极电压Vd不低于70V时，图18的漏极电流Id快速增大并且变成大于图15的漏极电流Id。
这里，本发明的发明人已比较性地研究了在图15和图18的结构的每个中在导通操作时向漏极施加高偏置的状态。具体地讲，在导通状态下，即，在栅极电压为5V且漏极电压为75V的条件下，仿真电流分布和碰撞电离率。碰撞电离率的结果在图23A和图23B中示出，并且电流分布在图23C和图23D中示出。另外，在相同导通状态下的空穴电流的分布在图24A和图24B中示出。
参见图23C和图23D，根据以电流电势的等高线示出的电流分布，显而易见，在图15和图18的结构的任一个中，电流也在n+掩埋区NB（对其施加了与漏电极DE相同的电势）中流动。
参见图23A和图23B，显而易见，在n+掩埋区NB和p+掩埋区PB（p-外延区EP2）之间的结（具体地，由虚线围绕的区域D或E）的附近，图18的结构中的碰撞电离率大于图15的结构中的碰撞电离率。这是因为，在图18的结构中，p+掩埋区PB被形成为接触n+掩埋区NB并且在结处造成高电场。据估计，因为电流也在p+掩埋区PB中沿着与n+掩埋区NB接触的方向流动，所以通过图18的结构中的电场和电流的乘积所得的强度确定的碰撞电离率增大。
参见图24A和图24B，由碰撞电离造成空穴电流。因此，被虚线围绕的区域“G”中的空穴电流的值大于被虚线围绕的区域“F”中的空穴电流的值。据估计，当在图22中漏极电压Vd不低于70V时图18的结构中示出的漏极电流Id的增大特别是由于伴随着碰撞电离率的增大而增大的空穴电流造成的。
根据以上结果，已发现，如同图18一样在形成p+掩埋区PB使其接触n+掩埋区NB的整个平面的构造中，在导通操作期间，导通击穿电压随着碰撞电离率的增大而减小。
下面在根据本实施例的图1的结构中执行与图20至图24类似的研究。结果在图25至图29中示出。
参见图25、图26和图27，这些图是分别在图20、图21、图22中示出的数据中添加根据本实施例的图1的结构中的对应数据的情况下的图。在特定导通电阻是1.4mΩ·cm2的条件下，通过仿真得到关于图1所添加的数据。
根据图25，显而易见，当特定导通电阻是1.4mΩ·cm2时，图1的结构中的截止击穿电压的值近似于图18（比较例3）的结构中的截止击穿电压的值。另外，根据图26，显而易见，图1的结构中的导通击穿电压的值大于图15的结构中的导通击穿电压的值。此外，根据图27，显而易见，不管漏极电压Vd的值如何，图1的构造中的漏极电流Id等于或小于图15和图18的构造中的漏极电流Id。在图1的结构中，特别是在漏极电压Vd不小于70V的区域中，没有看到如图18的结构中示出的漏极电流Id的值的这种快速增大。
图1（实施例1）的结构中的导通状态下的碰撞电离率在图28A中示出并且电流分布在图28B中示出。
通过比较图28A和图23B，显而易见，在n+掩埋区NB和p+掩埋区PB之间的结附近（尤其是被虚线围绕的区域H或E），图1的结构中的碰撞电离率小于图18的结构中的碰撞电离率。另外，通过比较图29和图24B，显而易见，特别是被虚线围绕的区域J中的空穴电流小于被虚线围绕的区域G中的空穴电流。以此方式，因为在图1的结构中空穴电流的值小，所以如图27中所示，没有看到由于空穴电流增大而造成漏极电流Id快速增大。
这里，在图28和图29的每个中，n+掩埋区NB和p+掩埋区PB之间的边界处的曲线在左侧向上升。这表明，p+掩埋区PB没有配置在上升部分。
如上所述，在本实施例中，首先因为p-外延区EP1通过对其施加与漏极电势相同电势的n+掩埋区NB与p-外延区EP2电隔离，所以即使半导体器件用作高侧元件时也可以减少故障。
另外，通过在n+掩埋区NB和p-外延区EP2之间配置p+掩埋区PB，可以增大截止击穿电压。
这里，如同本实施例，与n+掩埋区NB耦合的p+掩埋区PB被至少配置在n型漂移区DRI和p型本体区BO之间的结的正下方。在这种情形下，在p+掩埋区PB和n+掩埋区NB之间的结处，扩散在n型漂移区DRI和p型本体区BO之间的结处的电场集中的效果增大。在n型漂移区DRI和p型本体区BO之间的结正下方的p+掩埋区PB中，从n型漂移区DRI和p型本体区BO之间的结到p+掩埋区PB的距离最短。因此，通过在n型漂移区DRI和p型本体区BO之间的结的正下方配置p+掩埋区PB，扩散n型漂移区DRI和p型本体区BO之间的结处的强电场强度的效果增大。结果，提高半导体器件的截止击穿电压的效果增大。
另外，在本实施例中，p+掩埋区PB没有被形成为接触n+掩埋区NB的整个平面，并且p+掩埋区PB没有被配置在漏电极DE的正下方。以此方式，如根据图28A中的区域H中的碰撞电离率低于图23B的区域E中的碰撞电离率的事实而显而易见，可以抑制碰撞电离率增大。这是因为，通过如同图28A不在漏电极DE的正下方配置p+掩埋区PB，所以可以抑制该区域中的电场增大，并最终抑制通过电场和电流的乘积所得的强度确定的碰撞电离率增大。因此，通过不在漏电极DE的正下方配置p+掩埋区PB，可以抑制导通击穿电压减小。
也就是说，在以上构造中，即使当半导体器件用作高侧元件时，故障也极少并且在导通操作和截止操作期间，击穿电压都保持高电平。
（实施例2）
首先，参见图30A和图30B说明根据本实施例的半导体器件的构造。
参见图30A，根据本实施例的第一示例的半导体器件基本具有与根据实施例1的图1的半导体器件类似的构造，但还具有n型区（第七区）NR。
n型区NR形成在半导体衬底SUB中，以便从半导体衬底SUB的主表面达到n+掩埋区NB。n型区NR具有：n型扩散DNW，其从主表面侧延伸以便达到n+掩埋区NB；和n型接触区NCR，其形成在主表面上方并且其n型杂质浓度高于n型扩散区DNW的n型杂质浓度。对其施加漏极电势的电极DE形成在半导体衬底SUB的主表面的上方，以便电连接到n型接触区NCR。以此方式，n型区NR和n+掩埋区NB被构造成使得施加与n+漏极区DRA相同的漏极电势。
在n型接触区NCR和p+杂质区IR之间，STI结构TR和BI形成在半导体衬底SUB的主表面上方。
通过在p+掩埋区PB和n型扩散区DNW之间***p-外延区EP2，p+掩埋区PB被形成为没有直接接触n型扩散区DNW。p+掩埋区PB被形成为同时接触n+掩埋区NB和p-外延区EP2。
这里，本实施例的构造中的与上述部分相同的部分几乎与图1中示出的构造相同，因此用相同的编号表示相同的组件并且不再重复说明。
参见图30B，由图中的实线所示的曲线示出了由图30A中的虚线所示的区域中的杂质浓度分布，即，p+掩埋区PB、p-外延区EP2和n型扩散区DNW的一部分中的杂质浓度分布。图30B中的垂直轴代表净掺杂的对数值，并且水平轴代表在半导体衬底SUB中的位置（在虚线XXXB-XXXB上）。
p+掩埋区PB中的p型杂质的浓度高于p-外延区EP2中含有的p型杂质的浓度。具体地讲，p+掩埋区PB中的p型杂质浓度是例如大约1×1016cm-3并且p-外延区EP2中的p型杂质浓度是例如1×1015cm-3。根据在p+掩埋区PB和p-外延区EP2之间的边界附近在曲线中存在拐点的事实，显而易见，杂质浓度比p+掩埋区PB的杂质浓度低的p-外延区EP2形成在p+掩埋区PB和n型扩散区DNW之间。相比之下，在n型扩散区DNW和p-外延区EP2之间的结处，在n型扩散区DNW中的n型杂质和p-外延区EP2中的p型杂质彼此补偿并且得到图中示出的杂质的浓度分布。因为在p-外延区EP2和n型扩散区DNW之间的边界附近识别到急剧的浓度改变，所以确认存在两个区域之间的边界。
下文中，参见图31A和图31B说明图30A中示出的第一示例的LDMOS晶体管的阵列。
参见图31A和图31B，LDMOS晶体管的阵列与图3A和图3B中示出的根据实施例1的第一示例的阵列基本相同，但是，通过如图所示地配置n型扩散区DNW，图中的节距P1的范围内的构造在沿着主表面的方向上重复。这里，图30A代表被图31A和图31B中的虚线围绕的区域XXX的截面图。
这里，尽管在根据本实施例的第一示例中说明了在与漏极区DRA侧相比在更靠近源极区SO的一侧配置n型区域NR的构造，但还可以在与源极区SO侧相比更靠近漏极区DRA的一侧配置n型区域NR。下文中，参见图32和图33，作为根据本实施例的第二示例，说明在与源极区SO侧相比更靠近漏极区DRA的一侧配置n型区域NR的构造。
参见图32，在根据本实施例的第二示例的半导体器件中，n型扩散区DNW耦合到n型漂移区DRI，并且形成在n型扩散区DNW的主表面侧的n+接触区与n+漏极区DRA形成一体。
第二示例的构造中的除了上述部分之外的部分与图30A和图30B中示出的第一示例的构造几乎相同，因此通过相同的标号代表相同的组件并且不再重复说明。
参见图33A和图33B，第二示例的LDMOS晶体管的阵列与图4A和图4B中示出的根据实施例1的第二示例的阵列基本相同，但是，通过如图所示地配置n型扩散区DNW，图中的节距P2的范围内的构造在沿着主表面的方向上重复。这里，图32代表被图33A和图33B中的虚线围绕的区域XXXII的截面图。
在第二示例的阵列中，n型扩散区DNW可以耦合到n型漂移区DRI，并且与图30A和图30B中示出的第一示例的阵列不同，不必安装用于将n型扩散区DNW与p+杂质区IR电分离的STI结构TR和BI。因此，第二示例的阵列中的节距P2可以小于第一示例的阵列中的节距P1。相比之下，在图30A和图30B中示出的第一示例的阵列中，因为栅电极GE被配置成在主表面上方围绕n+漏极区DRA的外部周围，所以可以抑制：耗尽层向外扩展；和击穿电压减小。
通过将n型杂质以高浓度注入半导体衬底SUB的主表面附近并且随后通过在高温下长时间进行退火处理使杂质分散，根据本实施例的n型扩散区DNW还可以被形成为接触n+掩埋区NB。或者，通过利用高能注入将n型杂质注入p-外延区EP2的深处并且随后通过退火处理使杂质分散，n型扩散区DNW也可以被形成为接触n+掩埋区NB。
下文中，说明本实施例中的功能效果。在本实施例中，除了实施例1的功能效果之外，还获得以下的功能效果。
在本实施例中，通过形成在p+掩埋区PB和n型扩散区DNW之间***其p型杂质浓度低于p+掩埋区PB的p型杂质浓度的p-外延区EP2，可以抑制n型扩散区DNW和n+掩埋区NB之间的接触电阻减小。
（实施例3）
在模拟-数字融合技术中，如同实施例1的LDMOS晶体管有时通过与CMOS（互补型MOS）、双极性晶体管、二极管、存储器件等的工艺相同的工艺形成在一个芯片上方。当将根据实施例1的晶体管置于这种芯片的上方时，必须将晶体管与其它元件电隔离。在本实施例中，参见图34和图35说明用于电隔离的结构。
参见图34和图35，在本实施例中，n型扩散区DNW（第七区）被形成为围绕区域ARA的周围，在区域ARA中，从平面图看，配置了其中重复例如图3A和图3B所示的LDMOS晶体管的布局的阵列（横向元件）。n型扩散区DNW形成在半导体衬底SUB中，以与p-外延区EP2形成p-n结的方式从半导体衬底SUB的主表面到达n+掩埋区NB。LDMOS晶体管的阵列通过n型扩散区DNW与其它元件电隔离。与漏电极DE（参见图30A和图30B）相同的电势被施加到作为隔离区的n型扩散区DNW和n+掩埋区NB。
或者，图34和图35中的n型扩散区DNW还可以是图32、图33A和图33B中的n型扩散区DNW。在这种情形下，形成在图33A和图33B中的n型扩散区DNW内的LDMOS晶体管的阵列通过图33A和图33B中的n型扩散区DNW与其它元件电隔离。
如果n型扩散区DNW中的n型杂质扩散至LDMOS晶体管的阵列区ARA，则晶体管性能受到影响。因此，必须将n型扩散区DNW和阵列区ARA之间的间隔X1设计为不影响晶体管性能的宽度。例如，当图31A和图31B中的n型扩散区DNW对应于图34中的n型扩散区DNW时，间隔X1对应于图31A和图31B中的间隔X1。
（实施例4）
参见图36和图37，在本实施例中，形成用于将LDMOS晶体管的阵列区ARA与其它元件电隔离的沟槽隔离。沟槽隔离具有隔离沟槽TRS和填充绝缘层BIS。
从平面图看，隔离沟槽TRS围绕LDMOS晶体管的阵列区ARA的周围。隔离沟槽TRS从半导体衬底SUB的主表面经过n+掩埋区NB到达p-外延区EP1。以此方式，可以抑制由于n+掩埋区NB造成的阵列区ARA和与阵列区相邻的另一个元件之间的电耦合。
填充绝缘层BIS被形成为填充隔离沟槽TRS的内部。在本实施例中，因为沟槽隔离用于将阵列区ARA与其它元件电隔离，所以与实施例3中的n型扩散区DNW不同，不必考虑n型杂质的扩散对晶体管的影响。即使当例如n型扩散区DNW在沿着主表面的方向上朝向沟槽隔离的外部扩展时，沟槽隔离也抑制了扩散，并且因此n型扩散区DNW没有配置在沟槽隔离的外部，如图36中所示。
因此，可以：与实施例3中的扩散和隔离的情况相比，使沟槽隔离和与外部相邻的阵列区ARA（附图中未示出）之间的间隔进一步变窄（例如，可以使间隔为0）；以及与实施例3的情况相比，实现芯片的进一步收缩。
（实施例5）
参见图38和图39，在本实施例中，从平面图看，实施例4中的n型扩散区DNW只形成在区域ARA周围的一侧（图中的右侧），并且构造的其它部分与实施例4的构造相同。
在本实施例中，阵列区ARA通过沟槽隔离与其它元件电隔离。因此，形成n型扩散区DNW，其专用于将与施加到漏电极DE（参见图30A和图30B）的电势相同的电势施加到n+掩埋区NB。因此，n型扩散区DNW可以仅形成在主表面上的阵列区ARA周围的一部分上。以此方式，可以：减小主表面上的半导体器件形成面积，达到使形成n型扩散区DNW的区域减小的程度；以及获得芯片面积减小的效果。
（实施例6）
参见图40，可以使用例如图40中的左侧示出的LDMOS晶体管作为与实施例2至5中的阵列区ARA电隔离的另一个元件。图40中的左侧示出的LDMOS晶体管具有图18中的比较例3的结构，但是例如还可以具有图12中的比较例1或图15中的比较例2的结构。另外，图40中的左侧示出的LDMOS晶体管只是示例，并且可以形成二极管、IGBT（绝缘栅双极性晶体管）等。在图40中的右侧示出图3A和图3B中的根据本发明的实施例1的第二示例的结构，但是还可以使用根据另一个实施例的任意结构。图40中的右侧示出的LDMOS晶体管被形成为与图40中的右侧示出的具有图3A和图3B的结构的LDMOS晶体管的层相同的层。
以此方式，通过将图40中的右侧示出的本实施例中的p+掩埋区PB和图40中的左侧示出的p+掩埋区PB形成为同一层，可以通过仅仅一次膜形成处理和光刻处理同时形成这两个区域。因此，不必额外地制备用于光刻处理的工艺掩膜（例如，光掩膜）并且可以降低制造成本。
这里公开的实施例在每个方面都是示例并且不应该被视为是限制性的。本发明的范围不是通过以上说明而是通过权利要求书来表达的，并且旨在包括与权利要求书等同的含义和落入该范围内的所有变形。
本发明可以尤其有利地应用于具有横向元件的半导体器件。

Claims (5)

1.一种半导体器件，包括：
半导体衬底，所示半导体衬底具有主表面；
第一导电类型的第一区，所示第一区形成在所述半导体衬底中；
所述第一导电类型的第二区，所述第二区形成在所述半导体衬底中的所述第一区的主表面侧；
第二导电类型的第三区，所述第三区形成在所述半导体衬底中的所述第二区的主表面侧，并且与所述第二区构成p-n结；
所述第一导电类型的第四区，所述第四区形成在所述半导体衬底中的所述第二区的主表面侧，以便与所述第二区接触并且与所述第三区相邻，并且具有比所述第二区的第一导电类型杂质浓度高的第一导电类型杂质浓度；
所述第二导电类型的第五区，所述第五区形成在所述半导体衬底中，在所述第一区和所述第二区之间，以便将所述第一区与所述第二区电隔离；
所述第一导电类型的第六区，所述第六区形成在所述半导体衬底中，在所述第五区和所述第二区之间，并且具有比所述第二区的第一导电类型杂质浓度高的第一导电类型杂质浓度；以及
漏极区，所述漏极区形成在所述主表面上方，以便接触所述第三区，并且具有比所述第三区的第二导电类型杂质浓度高的第二导电类型杂质浓度，
其中，所述第六区至少位于所述第三区和所述第四区之间的结的正下方，以便避开所述漏极区的正下方的位置，
其中，所述第六区不接触所述第四区的底表面。
2.根据权利要求1所述的半导体器件，还包括：
所述第二导电类型的第七区，所述第七区形成在所述半导体衬底中，以便从所述主表面到达所述第五区，
其中，所述半导体器件被构造成使得可以向所述第五区和所述第七区施加与施加到所述漏极区的电势相同的电势，
其中，所述第二区***在所述第六区和所述第七区之间，以及
其中，所述第六区没有直接接触所述第七区。
3.根据权利要求2所述的半导体器件，
其中，形成包括所述第二区、所述第三区和所述第四区的横向元件，并且
其中，所述第七区被形成为在所述主表面上方围绕所述横向元件的周围。
4.根据权利要求3所述的半导体器件，
其中，所述半导体衬底具有在所述主表面上方的用于隔离的沟槽，并且
其中，用于隔离的所述沟槽围绕在所述主表面上方形成有所述横向元件的区域的周围，以便在所述第七区外侧接触所述第七区，并且被至少形成为从所述主表面通过所述第五区。
5.根据权利要求3所述的半导体器件，其中，所述横向元件是横向绝缘栅型场效应晶体管。
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