JP4595002B2 - 半導体装置 - Google Patents
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Description
先ず、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る半導体装置を例示する断面図であり、
図2は、図1に示す領域Rを拡大して示す断面図である。
図3は、本実施形態に係る半導体装置の動作を例示する断面図である。
図3に示すように、ゲート電極21にN型LDMOS26の閾値電圧よりも低い電位が印加されてN型LDMOS26がオフ状態となり、ソース層15に負極のソース電位が印加され、ドレイン層17に正極のドレイン電位が印加された状態、つまり逆バイアス電圧が印加された状態のとき、コンタクト層16を介してチャネルインプラ領域14及びPウエル13にもソース電位が印加される。また、コンタクト層19を介してDNW12の端部にもドレイン電位が印加される。なお、上述の「負極」及び「正極」は相対的な電位関係を示し、「負極」が必ずしも接地電位よりも低い電位というわけではなく、例えば、接地電位(ゼロ電位)であってもよい。
なお、ドレイン層17との接合耐圧が高くなるようにPウエル13の濃度を下げてやることもひとつの方法であるが、この方法だと既存のCMOSのPウエル13と別工程で形成する必要があり、工程増、コスト増につながってしまう。
よって、工程増を可能な限り抑えて、高耐圧LDMOSを形成するには、本実施例のような動作が求められる。
本実施形態においては、ドレイン層17とDNW12との間に縦方向のパンチスルーが発生することにより、DNW12におけるドレイン層17の直下域に相当する部分にドレイン電位を印加することができる。これにより、DNW12の面積を大きくしても、DNW12内の電位が位置によってばらつくことを抑制し、DNW12の電位を均一にすることができ、この結果、素子面積を大きくしても、N型LDMOS26全体で均一な特性を得ることができる。例えば、ソース層15及びドレイン層17を交互に多数配列させることにより、N型LDMOS26の電流駆動能力を増大させても、DNW12にはコンタクト層19だけでなく、各ドレイン層17から空乏層を介してもドレイン電位を印加することができため、DNW12の全体にわたって電位を均一化することができる。
先ず、本実施形態の実施例について説明する。
図4は、本実施例に係る半導体装置を例示する断面図であり、
図5(a)及び(b)は、横軸に素子深さ方向の位置をとり、縦軸に不純物濃度をとって、半導体装置における不純物濃度プロファイルを例示するグラフ図であり、(a)は図4に示すA−A’線に沿ったプロファイルを示し、(b)は図4に示すB−B’線に沿ったプロファイルを示す。
なお、図5(a)及び(b)において、破線はアクセプタ濃度を示し、一点鎖線はドナー濃度を示し、実線は実効的な不純物濃度を示す。
図6(a)乃至(c)は、本実施例に係る半導体装置内の電界分布のシミュレーション結果を例示する図であり、(a)はソース−ドレイン間の電圧(以下、「SD電圧」という)が0Vである場合を示し、(b)はSD電圧が通常の駆動電圧である場合を示し、(c)はSD電圧が素子耐圧付近の高電圧である場合を示す。
なお、図6(a)乃至(c)が示す領域は、図4に示す領域にほぼ対応する。
図7は、本比較例に係る半導体装置を例示する断面図である。
図7に示すように、本比較例に係る半導体装置101の層構造は、上述の本実施形態に係る半導体装置1の層構造と同じであるが、半導体装置101におけるPウエル13の実効的な不純物濃度は、半導体装置1におけるそれよりも高い。このため、N型LDMOS26を非導通状態としたときに、ドレイン層17とDNW12との間に縦方向のパンチスルーが発生しない。
図8は、本比較例に係る半導体装置を例示する断面図である。
図8に示すように、本比較例に係る半導体装置102においては、ドレイン層17の全体及びドリフト層18におけるドレイン層17側の部分の直下域にはPウエル13が形成されておらず、DNW12が上方に延出している。これにより、DNW12はドレイン層17の全体及びドリフト層18におけるドレイン層17側の部分に接触している。
図9は、本実施形態に係る半導体装置を例示する断面図であり、図1に示すN型LDMOSとは異なるN型LDMOSを示す。
本実施形態に係る半導体装置2においては、P型基板11の一部の領域に図1に示すN型LDMOS26が設けられており、P型基板11の他の一部の領域に図9に示すN型LDMOS46が設けられている。N型LDMOS26は、DC−DCコンバータのハイサイド・トランジスタを構成し、N型LDMOS46は、このDC−DCコンバータのローサイド・トランジスタを構成する。
DC−DCコンバータのハイサイド・トランジスタであるN型LDMOS26については、ドレイン層17にドレイン電位としてDC−DCコンバータの入力電位、例えば、+5Vの正電位が印加される。このとき、コンタクト層19を介してDNW12にも+5Vの入力電位が印加される。一方、DC−DCコンバータのローサイド・トランジスタであるN型LDMOS46については、ソース層15にソース電位としてDC−DCコンバータの基準電位、例えば、0Vの接地電位が印加される。そして、N型LDMOS26のソース層15はN型LDMOS46のドレイン層17に接続される。
図10は、本変形例に係る半導体装置を例示する断面図であり、ローサイド・トランジスタとなるN型LDMOSを示す。
図11は、本実施形態に係る半導体装置を例示する断面図である。
図11に示すように、本実施形態に係る半導体装置3においては、前述の第1の実施形態に係る半導体装置1(図1及び図2参照)の構成に加えて、Pウエル13内におけるチャネルインプラ領域14の直下域の一部に、チャネルインプラ領域14に接するように、Pウエル63が追加的に形成されている。Pウエル63の導電型はP型であり、Pウエル63の実効的な不純物濃度はPウエル13の実効的な不純物濃度よりも高い。
図12は、本実施形態に係る半導体装置を例示する断面図である。
図12に示すように、本実施形態に係る半導体装置4においては、DNW12がドレイン側の領域12dとソース側の領域12sとに分かれており、ドレイン側の領域12dの実効的な不純物濃度は、ソース側の領域12sの実効的な不純物濃度よりも高い。また、Pウエル13もドレイン側の領域13dとソース側の領域13sとに分かれており、ドレイン側の領域13dの実効的な不純物濃度は、ソース側の領域13sの実効的な不純物濃度よりも低い。このため、Pウエル13におけるドレイン層17の直下域に相当する部分の実効的な不純物濃度は、Pウエル13におけるソース層15の直下域に相当する部分の実効的な不純物濃度よりも低い。本実施形態における上記以外の構成は、前述の第1の実施形態に係る半導体装置1(図1及び図2参照)と同様である。
図13は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図13に示すように、例えば単結晶のシリコン(Si)からなるP型基板11を用意し、P型基板11の上面におけるソース側の領域上のみに、スリット状のレジストブロック71を形成する。次に、このレジストブロック71をマスクとして、P型基板11の上層部分にドナー、例えば、リン(P)をイオン注入する。これにより、ソース側の領域に注入されたドナーのドーズ量は、ドレイン側の領域に注入されたドナーのドーズ量よりも少なくなる。
図14は、本実施形態に係る半導体装置を例示する断面図である。
図14に示すように、本実施形態に係る半導体装置5においては、前述の第1の実施形態に係る半導体装置1(図1及び図2参照)の構成に加えて、ドレイン層17の全体及びドリフト層18のドレイン層17側の部分とDNW12との間に、導電型がN型のN型領域81が設けられている。N型領域81は周囲をPウエル13によって囲まれており、ドレイン層17、ドリフト層18及びDNW12には接触しておらず、フローティング状態となっている。
Claims (4)
- 第1導電型の半導体層と、
前記半導体層の上層部分の一部に形成された第2導電型のディープウエルと、
前記ディープウエルの上層部分の一部に形成された第1導電型のウエルと、
前記ウエル内に形成された第2導電型のソース層と、
前記ディープウエルと同電位であって、前記ウエル内に前記ソース層から離隔して形成された第2導電型のドレイン層と、
前記ディープウエルの上層部分における前記ウエルの外側に形成され、前記ドレイン層に接続される第2導電型のコンタクト層と、
前記ソース層と前記ドレイン層との間の領域の直上域に設けられたゲート電極と、
前記ウエルと前記ゲート電極との間に設けられたゲート絶縁膜と、
前記ウエルの上層部分における前記ドレイン層と前記ゲート電極の直下域との間に形成され、実効的な不純物ドーズ量が前記ドレイン層の実効的な不純物ドーズ量よりも低い第2導電型のドリフト層と、
前記ドレイン層と前記ディープウエルとの間に設けられ、周囲を前記ウエルによって囲まれており、前記ドレイン層及び前記ディープウエルに接触していない第2導電型領域と、
を備え、
前記ソース層と前記ドレイン層との間に逆バイアス電圧が印加された状態において、前記ドレイン層と前記ウエルとの間に第1の空乏層が形成され、前記ウエルと前記ディープウエルとの間に第2の空乏層が形成され、前記ソース層と前記ドレイン層との間ではパンチスルーが発生せず、前記第1の空乏層と前記第2の空乏層とが繋がることを特徴とする半導体装置。 - 前記ウエルの上層部分の一部に形成され、前記ソース層を囲み、前記ドレイン層は囲まず、実効的な不純物ドーズ量が前記ウエルの実効的な不純物ドーズ量よりも高い第1導電型領域をさらに備えたことを特徴とする請求項1記載の半導体装置。
- 前記ドレイン層と前記ディープウエルとが電気的に接続される電圧は、前記ドレイン層と前記ウエルとの間の接合耐圧よりも低い電圧であることを特徴とする請求項1または2に記載の半導体装置。
- 前記ウエルにおける前記ドレイン層の直下域に相当する部分の実効的な不純物ドーズ量は、前記ウエルにおける前記ソース層の直下域に相当する部分の実効的な不純物ドーズ量よりも低いことを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
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US9583618B2 (en) * | 2013-06-27 | 2017-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal oxide semiconductor field effect transistor having asymmetric lightly doped drain regions |
US9917168B2 (en) | 2013-06-27 | 2018-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal oxide semiconductor field effect transistor having variable thickness gate dielectric |
JP6326853B2 (ja) * | 2014-02-17 | 2018-05-23 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
US9105712B1 (en) | 2014-09-02 | 2015-08-11 | Tower Semiconductors Ltd. | Double RESURF LDMOS with separately patterned P+ and N+ buried layers formed by shared mask |
KR102164721B1 (ko) * | 2014-11-19 | 2020-10-13 | 삼성전자 주식회사 | 반도체 장치 |
US9666710B2 (en) | 2015-05-19 | 2017-05-30 | Nxp Usa, Inc. | Semiconductor devices with vertical field floating rings and methods of fabrication thereof |
CN107301975B (zh) * | 2016-04-14 | 2020-06-26 | 世界先进积体电路股份有限公司 | 半导体装置及其制造方法 |
TWI624065B (zh) * | 2016-09-22 | 2018-05-11 | 立錡科技股份有限公司 | 雙擴散金屬氧化物半導體元件及其製造方法 |
JP6677672B2 (ja) | 2017-03-24 | 2020-04-08 | 株式会社東芝 | 半導体装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002026315A (ja) * | 2000-07-06 | 2002-01-25 | Toshiba Corp | 半導体装置 |
JP2005085959A (ja) * | 2003-09-08 | 2005-03-31 | Matsushita Electric Ind Co Ltd | 半導体装置、半導体装置の駆動方法および半導体装置の製造方法 |
JP2006505136A (ja) * | 2002-10-31 | 2006-02-09 | フリースケール セミコンダクター インコーポレイテッド | Resurトランジスタを含む半導体部品及びその製造方法 |
JP2006179632A (ja) * | 2004-12-22 | 2006-07-06 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
JP2008066508A (ja) * | 2006-09-07 | 2008-03-21 | New Japan Radio Co Ltd | 半導体装置 |
JP2008091445A (ja) * | 2006-09-29 | 2008-04-17 | Sanyo Electric Co Ltd | 半導体装置 |
JP2008235933A (ja) * | 2004-10-29 | 2008-10-02 | Toshiba Corp | 半導体装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2859029B2 (ja) | 1992-05-28 | 1999-02-17 | 三洋電機株式会社 | 高耐圧mosトランジスタの出力保護装置 |
US7238986B2 (en) * | 2004-05-03 | 2007-07-03 | Texas Instruments Incorporated | Robust DEMOS transistors and method for making the same |
JP2006245482A (ja) | 2005-03-07 | 2006-09-14 | Ricoh Co Ltd | 半導体装置及びその製造方法、並びにその応用装置 |
JP2007049039A (ja) | 2005-08-11 | 2007-02-22 | Toshiba Corp | 半導体装置 |
KR100731054B1 (ko) * | 2005-10-28 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 전력용 반도체 소자 및 그의 제조방법 |
-
2008
- 2008-07-09 JP JP2008178748A patent/JP4595002B2/ja not_active Expired - Fee Related
-
2009
- 2009-06-01 US US12/476,147 patent/US7906808B2/en not_active Expired - Fee Related
-
2011
- 2011-02-07 US US13/022,611 patent/US8212310B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002026315A (ja) * | 2000-07-06 | 2002-01-25 | Toshiba Corp | 半導体装置 |
JP2006505136A (ja) * | 2002-10-31 | 2006-02-09 | フリースケール セミコンダクター インコーポレイテッド | Resurトランジスタを含む半導体部品及びその製造方法 |
JP2005085959A (ja) * | 2003-09-08 | 2005-03-31 | Matsushita Electric Ind Co Ltd | 半導体装置、半導体装置の駆動方法および半導体装置の製造方法 |
JP2008235933A (ja) * | 2004-10-29 | 2008-10-02 | Toshiba Corp | 半導体装置 |
JP2006179632A (ja) * | 2004-12-22 | 2006-07-06 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
JP2008066508A (ja) * | 2006-09-07 | 2008-03-21 | New Japan Radio Co Ltd | 半導体装置 |
JP2008091445A (ja) * | 2006-09-29 | 2008-04-17 | Sanyo Electric Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
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