CN103137696B - 分离沟道晶体管及其形成方法 - Google Patents

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Abstract

一种鳍型场效应晶体管(FinFET)包括鳍片，该鳍片包括具有第一带隙的沟道分离件，以及包括位于沟道分离件的相对侧壁上的第一部分和第二部分的沟道。沟道具有小于第一带隙的第二带隙。栅电极包括位于鳍片的相对面上的第一部分和第二部分。栅极绝缘层包括位于栅电极的第一部分和沟道的第一部分之间的第一部分，以及位于栅电极的第二部分和沟道的第二部分之间的第二部分。本发明提供了分离沟道晶体管及其形成方法。

Description

分离沟道晶体管及其形成方法
技术领域
本发明涉及半导体制造，具体而言，涉及分离沟道(split-channel)晶体管及其形成方法。
背景技术
晶体管的驱动电流与该晶体管的沟道区中的载流子的迁移率有关。因此，通过增加载流子的迁移率，可以提高晶体管的驱动电流。
III-V族化合物半导体材料具有高迁移率值。因此，人们正在研究利用III-V族化合物半导体材料的晶体管。然而，由于III-V族化合物半导体材料具有较窄的带隙，因此所得到的晶体管的源漏漏电流也就较高。
发明内容
一方面，本发明提供了一种器件，所述器件包括：鳍型场效应晶体管(FinFET)，所述FinFET包括：鳍片，所述鳍片包括具有第一带隙的沟道分离件以及包括位于所述沟道分离件的相对侧壁上的第一部分和第二部分的沟道，其中所述沟道具有小于所述第一带隙的第二带隙；栅电极，所述栅电极包括位于所述鳍片的相对面上的第一部分和第二部分；以及栅极绝缘层，所述栅极绝缘层包括位于所述栅电极的所述第一部分和所述沟道的所述第一部分之间的第一部分以及位于所述栅电极的所述第二部分和所述沟道的所述第二部分之间的第二部分。
在所述的器件中，所述沟道分离件和所述沟道每一个都包含III-V族化合物半导体材料。
在所述的器件中，所述沟道分离件包含AlAs0.16Sb0.84，并且其中，所述沟道包含InAs。
在所述的器件中，所述沟道进一步包括位于所述沟道分离件上方并且与所述沟道分离件重叠的第三部分，其中，所述栅极绝缘层进一步包括位于所述沟道的所述第三部分上方并且与所述沟道的所述第三部分重叠的第三部分，并且其中，所述栅电极进一步包括位于所述栅极绝缘层的所述第三部分上方并且与所述栅极绝缘层的所述第三部分重叠的第三部分。
在所述的器件中，所述FinFET进一步包括：漏极区；以及源极区，其中，所述沟道分离件未延伸至所述漏极区和所述源极区内。
在所述的器件中，所述FinFET进一步包括：漏极区；以及源极区，其中，所述沟道分离件进一步延伸至所述漏极区和所述源极区其中之一内。
所述的器件进一步包括：衬底；以及浅沟槽隔离(STI)区，位于所述衬底的一部分的上方，其中，所述沟道分离件包括位于所述STI区的顶面上方的第一部分以及低于所述STI区的所述顶面的第二部分。
另一方面，本发明还提供了一种器件，所述器件包括：鳍型场效应晶体管(FinFET)，所述FinFET包括：鳍片，所述鳍片包括具有第一带隙的第一III-V族化合物半导体材料以及位于所述第一III-V族化合物半导体材料的顶面和相对侧壁上的第二III-V族化合物半导体材料，其中，所述第二III-V族化合物半导体材料具有不同于所述第一带隙的第二带隙；栅极绝缘层，位于所述鳍片的顶面和侧壁上，其中，所述栅极绝缘层覆盖所述鳍片的一部分；栅电极，位于所述栅极绝缘层上方；漏极区；以及源极区，其中，所述漏极区和所述源极区与所述鳍片的相对端部连接，其中所述漏极区和所述源极区每一个都包含具有与所述第一带隙不同的带隙的第一部分。
在所述的器件中，所述第二带隙小于所述第一带隙。
在所述的器件中，所述漏极区的所述第一部分和所述源极区的所述第一部分由第二III-V族化合物半导体材料形成。
在所述的器件中，所述漏极区和所述源极区每一个都进一步包括***所述漏极区和所述源极区每一个的所述第一部分的中间的第二部分，其中所述第二部分由所述第一III-V族化合物半导体材料形成。
在所述的器件中，所述FinFET是n-沟道FinFET，并且其中，所述第一III-V族化合物半导体材料的传导带高于所述第二III-V族化合物半导体材料的传导带。
在所述的器件中，所述FinFET是p-沟道FinFET，并且其中，所述第一III-V族化合物半导体材料的价带低于所述第二III-V族化合物半导体材料的价带。
在所述的器件中，所述第一III-V族化合物半导体材料是AlAs0.16Sb0.84，并且其中，所述第二III-V族化合物半导体材料是InAs。
又一方面，本发明提供了一种方法，包括：形成第一III-V族化合物半导体材料；在所述第一III-V族化合物半导体材料的顶面和侧壁上外延生长第二III-V族化合物半导体材料，其中，所述第二III-V族化合物半导体材料的带隙小于所述第一III-V族化合物半导体材料的带隙；在所述第二III-V族化合物半导体材料的侧壁上形成栅极绝缘层；以及在所述栅极绝缘层上形成栅电极。
在所述的方法中，所述栅极绝缘层与所述第一III-V族化合物半导体材料的中部重叠，并且其中，所述方法进一步包括：实施注入以形成漏极区和源极区，其中，所述漏极区和所述源极区每一个都包含一部分所述第一III-V族化合物半导体材料。
所述的方法进一步包括：形成分别与所述漏极区和所述源极区电连接的漏极接触件和源极接触件，其中，所述第一III-V族化合物半导体材料在所述漏极接触件的相对侧壁部分之间以及在所述源极接触件的相对侧壁部分之间延伸。
在所述的方法中，所述栅极绝缘层与整个所述第一III-V族化合物半导体材料基本上重叠，并且其中，所述方法进一步包括：实施注入以形成漏极区和源极区，其中，所述漏极区和所述源极区基本上不包含所述第一III-V族化合物半导体材料。
在所述的方法中，所述第一III-V族化合物半导体材料是AlAs0.16Sb0.84，并且其中，所述第二III-V族化合物半导体材料是InAs。
在所述的方法中，形成所述第一III-V族化合物半导体材料的步骤包括光刻步骤。
附图说明
为了更加充分地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1A至图2是根据各个实施例的鳍型场效应晶体管(FinFET)的横截面图和俯视图；
图3至图8B是根据实施例制造图2中所示的FinFET的中间阶段。
图9和图10是根据实施例制造图1A中所示的FinFET的中间阶段。
图11示出了作为栅极长度的函数的FinFET的漏电流；以及
图12示出了具有分离件的FinFET与不具有分离件的FinFET的能带图的比较。
具体实施方式
在下面详细论述了本发明实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的概念。所论述的具体实施例仅仅是说明性的，而不用于限制本发明的范围。
根据各个实施例提供了鳍型场效应晶体管(FinFET)及其形成方法。举例说明了形成FinFET的中间阶段。论述了这些实施例的变化和操作。在所有各个视图和说明性实施例中，使用相同的标号来表示相同的元件。
图1A示出了示例性FinFET20的俯视图。FinFET20包括分离(一个或多个)沟道24的沟道分离件22，并因此沟道24包括位于沟道分离件22相对面上的部分24A和24B。(一个或多个)栅极绝缘层26使沟道24与(一个或多个)栅电极28分开。漏极区30和源极区32位于沟道24和沟道分离件22的相对端部上。侧壁间隔件34形成在栅电极28的侧壁上。漏极接触件36和源极接触件38分别与漏极区30和源极区32电连接。
图1B示出了根据一些示例性实施例的FinFET20的横截面图，其中该横截面图取自图1A中平面剖切线(planecrossingline)1B/1C-1B/1C。图1B中示出的实施例包括三栅极晶体管。在示例性实施例中，FinFET20形成在衬底40上方，该衬底40可以是硅衬底，但也可以是适于形成III-V族化合物半导体材料的其他衬底(诸如蓝宝石)。可选地，衬底40可以由与沟道分离件22相同的材料形成，并因此从大块材料中图案化沟道分离件22。可以在衬底40的一部分的上方形成浅沟槽隔离(STI)区42。沟道分离件22可以是在STI区42的顶面42A上方形成的鳍片。沟道24可以形成在沟道分离件22的顶面和侧壁上。栅极绝缘层26形成在沟道24的顶面和侧壁上。在一些实施例中，栅极绝缘层26可以包含高-k介电材料，诸如Ta2O5、HfSiO、HfSiON、HfO2、ZrO2、ZrSiO、ZrSiON、TaSiO等。栅电极28形成在栅极绝缘层26上。栅电极28可以包含掺杂的多晶硅、金属、金属硅化物等。
图1C示出了根据可选实施例的FinFET20的横截面图，其中该横截面图也取自图1A中的平面剖切线1B/1C-1B/1C。图1C中示出的实施例包括双栅极晶体管，其中鳍片24包括位于沟道分离件22侧壁上的部分，并且未在沟道分离件22的顶部上延伸。而且，栅极绝缘层26和栅电极28形成在鳍片24的相对面上，并且可以延伸至或者可以不延伸至沟道分离件22的顶部。
返回参考图1A，FinFET20的沟道24、源极区32、和漏极区30由低带隙材料形成，该低带隙材料可以是低带隙III-V族化合物半导体材料。低带隙材料的带隙可以例如低于约0.75eV，或者低于约0.5eV。形成沟道24、源极区32、和漏极区30的示例性材料包括InAs、GaSb、InSb、InGaAs、Ge等。在示例性实施例中，具有等于约0.36eV的带隙的InAs可以用于形成沟道24、源极区32、和/或漏极区30。源极区32和/或漏极区30可以由相同或不同的材料形成。
沟道分离件22的带隙大于沟道24、源极区32、和/或漏极区30的带隙。在示例性实施例中，沟道分离件22的带隙比沟道24、源极区32、和/或漏极区30的带隙大了超过约1eV。在示例性实施例中，沟道分离件22由AlAsSb(诸如AlAs0.16Sb0.84)形成，其可以具有等于约1.84eV的带隙。
在一些实施例中，例如，当FinFET20是n型FinFET时，沟道分离件22的传导带(conductionband)高于沟道24、源极区32、和漏极区30的传导带，并且传导带偏移ΔCB(传导带差)大于约0.5eV，或者大于约1.0eV。
在其中FinFET20是p-型FinFET的实施例中，沟道分离件22的价带也可以低于沟道24、源极区32、和/或漏极区30的价带，并且价带偏移ΔVB(价带差)大于约0.5eV，或者大于约1.0eV。
再次参考图1A，沟道分离件22的边缘22A可以与栅电极28的边缘28A基本上对准。可选地，沟道分离件22可以延伸至漏极区30和/或源极区32内。图2示出了根据各个可选实施例的FinFET20的俯视图。图2中的FinFET20的横截面图也可以如图1B和1C示出。除了沟道分离件22延伸至漏极区30和源极区32内之外，这些实施例本质上与图1A、图1B和图1C中所示的实施例相同。在一些实施例中，沟道分离件22延伸超过侧壁间隔件34的外侧边缘34A。沟道分离件22可以与源极接触件38和/或漏极接触件36对准，并且延伸至漏极接触件36的相对侧壁部分之间以及源极接触件38的相对侧壁部分之间。
在图1A和图2示出的实施例中，沟道24具有总厚度Tch(其也为总沟道宽度)。因此，沟道部分24A和24B每一个的厚度都可以是Tch/2。沟道部分24A和24B的厚度Tch/2可以介于约2nm到约10nm之间，或者介于约3nm到约7nm之间。沟道分离件22的厚度Tspl可以介于约5nm到约20nm之间，或者介于约8nm到约12nm之间。然而，应该认识到，在整个说明书中列举的尺寸仅仅是实例，并且可以改变为不同的值。
图3至图8B示出了形成如图2中示出的结构的示例性工艺。参考图3，在衬底40中形成STI区42，其中衬底40可以是例如硅衬底。通过在STI区42的相对侧壁42B之间去除一部分衬底40形成凹槽21。然后实施外延生长以在凹槽21中外延生长沟道分离件22，所得的结构在图4中示出。
接着，如图5A中示出的，去除STI区42的顶部，并且降低STI区42的顶面42A。结果，沟道分离件22的一部分高于STI区42的顶面42A。图5B示出了图5A中的结构的俯视图，其中图5A中的横截面图由图5B中的平面剖切线5A-5A获得。
图6示出了可选实施例，其中通过图案化厚层23形成沟道分离件22。厚层23可以包含与沟道分离件22相同的材料。尽管衬底40被示出为位于层23下方，但在可选实施例中，可以由大块材料图案化沟道分离件22。在这些实施例中，衬底40没有位于层23的下方，并且层23是大块衬底。
在随后的工艺步骤中，如图7A和图7B所示，实施外延以在沟道分离件22的顶面和侧壁上外延生长窄带隙材料124。图7B示出了图7A中所示的结构的俯视图。由于窄带隙材料124通过外延形成，因此该窄带隙材料124的厚度Tch/2可以被控制为例如小于约2nm或介于约1nm到约3nm之间。
图8A和图8B分别示出了形成栅极绝缘层26和栅电极28的横截面图和俯视图。图8A的横截面图由图8B中的平面剖切线8A-8A获得。形成工艺可以包括在图7A和图7B中示出的结构上方形成均厚(blanket)介电层，在该均厚介电层上方形成均厚栅电极层，然后图案化均厚介电层和均厚栅电极层以分别形成栅极绝缘层26和栅电极28。窄带隙材料124的被栅电极28覆盖的部分因而形成如图1A和图2中所示的(一个或多个)沟道24。在随后的工艺步骤中，如图2所示，形成侧壁间隔件34、漏极区30、源极区32、漏极接触件36、和源极接触件38。可以首先通过沉积(一个或多个)介电层，然后在该介电层上实施各向异性蚀刻形成侧壁间隔件34。然后通过将杂质注入到部分的沟道分离件22和窄带隙材料124(图8B)中形成漏极区30和源极区32，其中所述部分未被栅电极28覆盖。在随后的步骤中，形成层间电介质(ILD，未示出)以及位于ILD中的漏极接触件36和源极接触件38(图2)。
图9和图10示出了形成如图1A中的FinFET20的中间阶段的横截面图。最初的工艺步骤实质上与图3至图7B中示出的相同。接着，形成图9中示出的结构。该结构与图8B中示出的步骤中的结构类似，除了栅电极28可以基本上覆盖整个沟道分离件22。接着，如图10所示，在形成侧壁间隔件34之前，实施外延以扩展窄带隙材料124，其中窄带隙材料124的扩展部分选择性地从图9中的窄带隙材料124的暴露部分开始生长。窄带隙材料124的扩展部分可以包含与图9中的初始窄带隙材料124相同的III-V族化合物半导体材料。可选地，窄带隙材料124的扩展部分可以包含与图9中的初始窄带隙材料124不同的III-V族化合物半导体材料。
接着，与图1A中示出的类似，形成侧壁间隔件34。然后实施注入以将杂质掺杂到漏极区30和源极区32中以形成p-型或n-型，这取决于所得到的FinFET20是p-型FinFET还是n-型FinFET。然后形成漏极接触件36和源极接触件38。请注意，除了漏极区30和源极区32可以在沟道宽度方向上更宽之外，所得到的FinFET与图1A中示出的FinFET20类似。
通过形成比沟道24具有更大带隙的沟道分离件22，可以减少所得到的FinFET20的漏电流Ioff。图11示出了模拟结果，其中FinFET的漏电流Ioff被示出为栅极长度的函数。通过模拟具有包含InAs的同质(homogenous)沟道的FinFET的器件行为获得线50，而通过模拟包含沟道分离件22的FinFET的器件行为获得线52。沟道分离件22包含AlAs0.16Sb0.84，并设置在由InAs形成的沟道之间。可以观察到，通过形成沟道分离件22，与具有同质InAs沟道的FinFET相比，漏电流Ioff可以减小约2个量级。
图12示出了能带图的比较，其中比较了具有同质InAs沟道(不具有沟道分离件)的第一FinFET和具有位于InAs沟道之间的包含AlAs0.16Sb0.84的沟道分离件的异质结沟道的第二FinFET的能带图。Y轴表示能级，以及X轴表示从栅极的顶部到底部测量的距离。左边的能带图由第一FinFET获得，而右边的能带图由第二FinFET获得。第一和第二FinFET具有相同的10nmInAs沟道厚度(沟道宽度)，除了第二FinFET具有***到其沟道中间的厚度为Tspl的沟道分离件。线54示出了第一FinFET的第一电子态能级(e1)，以及线56示出了第二FinFET的第一电子态能级。应该理解，线56表示的e1能级比线54表示的e1能级高约130meV，而增加的e1能级对减小得到的第二FinFET的源漏漏电流Ioff有贡献。另外，模拟结果也表明能态(诸如示出的e1能级56)并未受到沟道分离件的厚度Tspl的影响。因而，所得到的FinFET的性能是稳定的，而且也不受沟道分离件的厚度Tspl的变化的影响。
根据一些实施例，FinFET包括鳍片，该鳍片包括具有第一带隙的沟道分离件，以及包括位于沟道分离件的相对侧壁上的第一部分和第二部分的沟道。该沟道具有小于第一带隙的第二带隙。栅电极包括位于鳍片的相对面上的第一部分和第二部分。栅极绝缘层包括位于栅电极的第一部分和沟道的第一部分之间的第一部分，以及位于栅电极的第二部分和沟道的第二部分之间的第二部分。
根据其他实施例，FinFET包括鳍片，该鳍片包括具有第一带隙的第一III-V族化合物半导体材料以及位于第一III-V族化合物半导体材料的顶面和相对侧壁上的第二III-V族化合物半导体材料。第二III-V族化合物半导体材料具有不同于第一带隙的第二带隙。栅极绝缘层位于鳍片的顶面和侧壁上，其中栅极绝缘层覆盖鳍片的一部分。栅电极位于栅极绝缘层的上方。FinFET进一步包括漏极区和源极区，其中漏极区和源极区与鳍片的相对端部连接。漏极区和源极区每一个都包括具有与第一带隙不同的带隙的第一部分。
根据又一些其他实施例，一种方法包括形成第一III-V族化合物半导体材料，以及在第一III-V族化合物半导体材料的顶面和侧壁上外延生长第二III-V族化合物半导体材料。第二III-V族化合物半导体材料的带隙小于第一III-V族化合物半导体材料的带隙。在第二III-V族化合物半导体材料的侧壁上形成栅极绝缘层。在该栅极绝缘层上形成栅电极。
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的实施例的精神和范围的情况下，在其中进行各种改变、替换和更改。而且，本申请的范围并不仅限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (15)

1.一种器件，包括：
鳍型场效应晶体管(FinFET)，包括：
鳍片，包括：
沟道分离件，具有第一带隙；以及
沟道，包括位于所述沟道分离件的相对侧壁上的第一部分和第二部分，其中所述沟道具有小于所述第一带隙的第二带隙；
栅电极，包括位于所述鳍片的相对面上的第一部分和第二部分；以及
栅极绝缘层，包括位于所述栅电极的所述第一部分和所述沟道的所述第一部分之间的第一部分以及位于所述栅电极的所述第二部分和所述沟道的所述第二部分之间的第二部分，
其中，所述鳍型场效应晶体管还包括漏极区和源极区，所述沟道分离件的所述第一带隙大于所述沟道的所述第二带隙、所述源极区的带隙和所述漏极区的带隙，所述沟道分离件未延伸至所述漏极区和所述源极区内。
2.根据权利要求1所述的器件，其中，所述沟道分离件和所述沟道每一个都包含III-V族化合物半导体材料。
3.根据权利要求2所述的器件，其中，所述沟道分离件包含AlAs0.16Sb0.84，并且其中，所述沟道包含InAs。
4.根据权利要求1所述的器件，其中，所述沟道进一步包括位于所述沟道分离件上方并且与所述沟道分离件重叠的第三部分，其中，所述栅极绝缘层进一步包括位于所述沟道的所述第三部分上方并且与所述沟道的所述第三部分重叠的第三部分，并且其中，所述栅电极进一步包括位于所述栅极绝缘层的所述第三部分上方并且与所述栅极绝缘层的所述第三部分重叠的第三部分。
5.根据权利要求1所述的器件，进一步包括：
衬底；以及
浅沟槽隔离(STI)区，位于所述衬底的一部分的上方，其中，所述沟道分离件包括位于所述STI区的顶面上方的第一部分以及低于所述STI区的所述顶面的第二部分。
6.一种器件，包括：
鳍型场效应晶体管(FinFET)，包括：
鳍片，包括：
第一III-V族化合物半导体材料，具有第一带隙；以及
第二III-V族化合物半导体材料，位于所述第一III-V族化合物半导体材料的顶面和相对侧壁上，其中，所述第二III-V族化合物半导体材料具有不同于所述第一带隙的第二带隙；
栅极绝缘层，位于所述鳍片的顶面和侧壁上，其中，所述栅极绝缘层覆盖所述鳍片的一部分；
栅电极，位于所述栅极绝缘层上方；
漏极区；以及
源极区，其中，所述漏极区和所述源极区与所述鳍片的相对端部连接，其中所述漏极区和所述源极区每一个都包含具有与所述第一带隙不同的带隙的第一部分，
其中，所述第一带隙大于所述第二带隙、所述源极区的带隙和所述漏极区的带隙，所述第一III-V族化合物半导体材料未延伸至所述漏极区和所述源极区内。
7.根据权利要求6所述的器件，其中，所述漏极区的所述第一部分和所述源极区的所述第一部分由第二III-V族化合物半导体材料形成。
8.根据权利要求6所述的器件，其中，所述漏极区和所述源极区每一个都进一步包括***所述漏极区和所述源极区每一个的所述第一部分的中间的第二部分，其中所述第二部分由所述第一III-V族化合物半导体材料形成。
9.根据权利要求6所述的器件，其中，所述FinFET是n-沟道FinFET，并且其中，所述第一III-V族化合物半导体材料的传导带高于所述第二III-V族化合物半导体材料的传导带。
10.根据权利要求6所述的器件，其中，所述FinFET是p-沟道FinFET，并且其中，所述第一III-V族化合物半导体材料的价带低于所述第二III-V族化合物半导体材料的价带。
11.根据权利要求6所述的器件，其中，所述第一III-V族化合物半导体材料是AlAs0.16Sb0.84，并且其中，所述第二III-V族化合物半导体材料是InAs。
12.一种分离沟道晶体管形成方法，包括：
形成第一III-V族化合物半导体材料；
在所述第一III-V族化合物半导体材料的顶面和侧壁上外延生长第二III-V族化合物半导体材料，其中，所述第二III-V族化合物半导体材料的带隙小于所述第一III-V族化合物半导体材料的带隙；
在所述第二III-V族化合物半导体材料的侧壁上形成栅极绝缘层；以及
在所述栅极绝缘层上形成栅电极，
其中，所述第一III-V族化合物半导体材料的带隙还大于形成的源极区的带隙和漏极区的带隙，并且其中，所述方法进一步包括：
实施注入以形成漏极区和源极区，其中，所述漏极区和所述源极区不包含所述第一III-V族化合物半导体材料。
13.根据权利要求12所述的分离沟道晶体管形成方法，其中，所述栅极绝缘层与整个所述第一III-V族化合物半导体材料重叠。
14.根据权利要求12所述的分离沟道晶体管形成方法，其中，所述第一III-V族化合物半导体材料是AlAs0.16Sb0.84，并且其中，所述第二III-V族化合物半导体材料是InAs。
15.根据权利要求12所述的分离沟道晶体管形成方法，其中，形成所述第一III-V族化合物半导体材料的步骤包括光刻步骤。
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