CN103383965B

CN103383965B - 混合鳍式场效应晶体管

Info

Publication number: CN103383965B
Application number: CN201310003122.1A
Authority: CN
Inventors: 克里希纳·库马尔·布瓦尔卡
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2012-05-04
Filing date: 2013-01-05
Publication date: 2016-01-20
Anticipated expiration: 2033-01-05
Also published as: CN103383965A

Abstract

本发明提供了一种混合鳍式场效应晶体管(FinFET)，包括第一FinFET和第二FinFET。第一FinFET包括：由第一半导体鳍形成的第一沟道区以及第一导电类型的第一源极区和第一漏极区。第二FinFET包括由第二半导体鳍形成的第二沟道区、与第一导电类型相反的第二导电类型的第二源极区以及第一导电类型的第二漏极区。第二源极区和第二漏极区连接至第二沟道区的相对端部。第一栅电极和第二栅电极互连。第一源极区和第二源极区电互连。第一漏极区和第二漏极区电互连。

Description

混合鳍式场效应晶体管

相关申请

本申请是以下于2011年11月30日提交的名称为“Split-ChannelTransistorandMethodsforFormingtheSame”的序列号为13/307,738共同受让人的美国专利的部分继续，其全部内容结合于此作为参考。

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件。

背景技术

晶体管的驱动电流与晶体管的沟道区内的载流子迁移率有关。因此，通过增加载流子迁移率，可以提高晶体管的驱动电流。

III-V化合物半导体材料具有高迁移率值。相应地，正在研究使用III-V化合物半导体材料的晶体管。然而，由于III-V化合物半导体材料的较窄带隙，生成的晶体管的源极-漏极泄漏电流也较高。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种器件，包括：第一鳍式场效应晶体管(FinFET)，包括：第一沟道区，由第一半导体鳍形成；第一栅极绝缘体，位于所述第一沟道区的侧壁上；第一栅电极，位于所述第一栅极绝缘体上方；以及第一源极区和第一漏极区，连接至所述第一沟道区的相对端部，其中，所述第一源极区和所述第一漏极区为第一导电类型；以及第二FinFET，包括：第二沟道区，由第二半导体鳍形成；第二栅极绝缘体，位于所述第二沟道区的侧壁上；第二栅电极，位于所述第二栅极绝缘体上方，其中，所述第一栅电极和所述第二栅电极互连；第二源极区，具有与所述第一导电类型相反的第二导电类型，其中，所述第一源极区和所述第二源极区电互连；以及第二漏极区，具有所述第一导电类型，其中，所述第二源极区和所述第二漏极区连接至所述第二沟道区的相对端部，并且所述第一漏极区和所述第二漏极区电互连。

在该器件中，所述第一栅电极和所述第二栅电极是连续栅电极的部分，并且所述器件进一步包括：公共源极接触件，互连所述第一源极区和所述第二源极区；以及公共漏极接触件，互连所述第一漏极区和所述第二漏极区。

该器件进一步包括包含半导体材料的沟道分离件，其中，所述第一沟道区和所述第二沟道区与所述沟道分离件的相对侧壁接触，并且所述沟道分离件由与所述第一沟道区和所述第二沟道区的材料不同的材料形成。

在该器件中，所述沟道分离件的带隙大于所述第一沟道区和所述第二沟道区的带隙。

在该器件中，所述沟道分离件以及所述第一沟道区和所述第二沟道区中的每一个都包括III-V化合物半导体材料。

在该器件中，所述第一FinFET进一步包括：第一沟道分离件；和第三源极区，所述第一源极区和所述第三源极区与所述沟道分离件的相对侧面接触，并且所述第三源极区为所述第一导电类型；以及其中，所述第二FinFET进一步包括：第二沟道分离件；以及第四源极区，所述第二源极区和所述第四源极区与所述第二沟道分离件的相对侧壁接触，并且所述第四源极区为所述第二导电类型。

在该器件中，所述第一FinFET和所述第二FinFET中的每一个都包括同质沟道。

根据本发明的另一方面，提供了一种混合鳍式场效应晶体管(FinFET)，包括：鳍，包括：沟道分离件，具有第一带隙；和沟道，包括位于所述沟道分离件的相对侧壁上的第一部分和第二部分，所述沟道具有不同于所述第一带隙的第二带隙；漏极，包括第一导电类型的第一部分和第二部分；以及源极，包括：所述第一导电类型的第一部分，所述源极的第一部分和所述漏极的第一部分位于所述沟道分离件的第一侧上并且连接至所述沟道的第一部分的相对端部；以及与所述第一导电类型相反的第二导电类型的第二部分，所述源极的第二部分和所述漏极的第二部分位于所述沟道分离件的与所述第一侧相对的第二侧上并且连接至所述沟道的第二部分的相对端部。

该混合FinFET进一步包括：栅电极，包括位于所述鳍的相对侧上的第一部分和第二部分；以及栅极绝缘体，包括位于所述栅电极的第一部分和所述沟道的第一部分之间的第一部分以及位于所述栅电极的第二部分和所述沟道的第二部分之间的第二部分。

该混合FinFET进一步包括：源极接触件，电连接至所述源极的第一部分和第二部分；以及漏极接触件，电连接至所述漏极的第一部分和第二部分。

在该混合FinFET中，所述沟道分离件和所述沟道包括III-V化合物半导体材料。

在该混合FinFET中，所述沟道分离件的带隙大于所述沟道的带隙。

在该混合FinFET中，所述第一导电类型是n型，而所述第二导电类型是p型。

在该混合FinFET中，所述第一导电类型是p型，而所述第二导电类型是n型。

根据本发明的又一方面，提供了一种器件，包括：第一鳍式场效应晶体管(FinFET)，包括：第一沟道区，由第一半导体鳍形成，所述第一半导体鳍是同质的；第一栅极绝缘体，位于所述第一沟道区的相对侧壁上；第一栅电极，位于所述第一栅极绝缘体上方；和第一源极区和第一漏极区，连接至所述第一沟道区的相对端部，其中，所述第一源极区和所述第一漏极区具有第一导电类型；以及第二FinFET，包括：第二沟道区，由第二半导体鳍形成，所述第二半导体鳍是同质的；第二栅极绝缘体，位于所述第二沟道区的相对侧壁上；第二栅电极，位于所述第二栅极绝缘体上方，所述第一栅电极和所述第二栅电极互连；以及第二源极区，具有与所述第一导电类型相反的第二导电类型，其中，所述第一源极区和所述第二源极区电互连；以及第二漏极区，具有所述第一导电类型，其中，所述第二源极区和所述第二漏极区连接至所述第二沟道区的相对端部，并且所述第一漏极区和所述第二漏极区电互连。

在该器件中，所述第一栅电极和所述第二栅电极是连续栅电极的部分，并且所述器件进一步包括：源极接触件，互连所述第一源极区和所述第二源极区；以及漏极接触件，互连所述第一漏极区和所述第二漏极区。

在该器件中，所述第一沟道区和所述第二沟道区相互分离，所述连续栅电极的一部分设置在所述第一半导体鳍和所述第二半导体鳍之间并且与所述第一半导体鳍和所述第二半导体鳍齐平。

该器件进一步包括第三FinFET，与所述第一FinFET和所述第二FinFET并联，所述第三FinFET具有与所述第一FinFET基本相同的结构。

该器件进一步包括第三FinFET，与所述第一FinFET和所述第二FinFET并联，所述第三FinFET具有与所述第二FinFET基本相同的结构。

在该器件中，所述第一源极区和所述第二源极区连接至同一源极接触件，并且所述第一漏极区和所述第二漏极区连接至同一漏极接触件。

附图说明

为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：

图1A至图2是根据各种实施例的鳍式场效应晶体管(FinFET)的横截面图和俯视图；

图3至图8B是根据一些实施例制造图2所示的FinFET的中间阶段；

图9和图10是根据一些实施例制造的FinFET的中间阶段；

图11示出了根据一些实施例的FinFET的泄漏电流作为栅极长度的函数；

图12A、12B和12C示出了根据一些实施例的包括沟道分离件的混合FinFET的横截面图和俯视图；

图13和图14分别地示出了根据一些实施例的p型混合FinFET和n型混合FinFET的仿真结果；以及

图15A至图16B示出了根据可选实施例的混合FinFET的俯视图和横截面图。

具体实施方式

以下详细讨论了本公开内容的实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中实现的可应用的创造性概念。所讨论的具体实施例仅为说明性的，并且没有限定本公开内容的范围。

根据各种实施例提供鳍式场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。讨论了实施例的变型例和操作。在各个附图和所有说明性实施例中，相同的参考标号用于指定相同的元件。

图1A示出了根据一些实施例的示例性FinFET20的俯视图。如图1B和图1C所示，FinFET20包括沟道分离件22，沟道分离件22将沟道24分离为位于沟道分离件22的相对侧上的部分24A和24B。在一些实施例中，如图1B所示，沟道24还包括位于沟道分离件22上方的顶部24C。在图1B和图1C的这两个实施例中，沟道24是连续沟道，但是，从不同的俯视图中，示出了具有沟道部分24A、24B和24C的沟道24。为简单起见，沟道部分24A、24B和/或24C被称为沟道部分24。在图1A的俯视图中，示意性地示出了沟道部分24A和24B。栅极绝缘体26将沟道部分24A和24B与栅电极28分离。漏极区30和源极区32分别地连接至沟道部分24A和24B及沟道分离件22的左端和右端。侧壁隔离件34形成在栅电极28的侧壁上。漏极接触件36和源极接触件38分别地电耦合至漏极区30和源极区32。

图1B示出了根据一些示例性实施例的FinFET20的横截面图，其中，通过图1A中的平面交叉线1B/1C-1B/1C截取横截面图。图1B所示的实施例包括三栅极晶体管。在示例性实施例中，FinFET20形成在衬底40上方，该衬底可以是硅衬底，但是该衬底也可以是适合形成III-V化合物半导体材料的其他衬底(诸如，蓝宝石)。可选地，衬底40由与沟道分离件22相同的材料形成，因此沟道分离件22可以通过图案化衬底40形成，使得衬底40的一部分形成沟道分离件22。浅沟道隔离(STI)区42形成在衬底40的一部分上方。沟道分离件22可以是处于高于STI区42的顶面42A的水平面处的鳍。沟道部分24形成在沟道分离件22的顶面22B和侧壁22C上。栅极绝缘体26形成在沟道24的顶面24C和侧壁24A/24B上。在一些实施例中，栅极绝缘体26可以包括高k介电材料，诸如Ta₂O₅、HfSiO、HfSiON、HfO₂、ZrO₂、ZrSiO、ZrSiON、TaSiO等。栅电极28形成在栅极绝缘体26上。栅电极28可以包括掺杂多晶硅、金属、金属硅化物等。

图1C示出了FinFET20的横截面图。应该注意，虽然图1B和图1C示出了不同的实施例，但是图1B和图1C中的结构的俯视图都具有与图1A相同的俯视图。也通过图1A中的平面交叉线1B/1C-1B/1C截取图1C所示的横截面图。图1C所示的实施例包括双栅极晶体管，其中，鳍24(也是沟道24)包括位于沟道分离件22的侧壁上的部分，并且没有延伸到沟道分离件22的顶部上。此外，栅极绝缘体26和栅电极28形成在鳍24的相对侧上，并且可以或者不可以延伸到沟道分离件22的顶部。

再次参考图1A，FinFET20的沟道24(包括沟道部分24A和24B)、源极区32和漏极区30由低带隙材料形成，该低带隙材料可以是低带隙III-V化合物半导体材料。例如，低带隙材料可以具有低于约0.75eV或低于约0.5eV的带隙。形成沟道24、源极区32和漏极区30的示例性材料包括InAs、GaSb、InSb、InGaAs、Ge等。在示例性实施例中，InAs具有等于约0.36eV的带隙，并且InAs可以用于形成沟道24、源极区32和/或漏极区30。源极区32和/或漏极区30可以由相同材料或不同材料形成。

沟道分离件22的带隙大于沟道24、源极区32和/或漏极区30的带隙。在示例性实施例中，沟道分离件22的带隙大于沟道24、源极区32和/或漏极区30的带隙约1eV。在示例性实施例中，沟道分离件22由可以具有等于约1.84eV的带隙的AlAsSb(AlAs_0.16Sb_0.84)形成。

在一些实施例中，例如，当FinFET20是n型FinFET时，沟道分离件22的导带高于沟道24、源极区32和漏极区30的导带，导带偏移ΔCB(导带差)大于约0.5eV或者大于约1.0eV。

在FinFET20是p型FinFET的实施例中，沟道分离件22的价带也可以低于沟道24、源极区32和/或漏极区30的价带，价带偏移ΔVB(价带差)大于约0.5eV或大于约1.0eV。

再次参考图1A，沟道分离件22的边缘22A可以基本上与栅电极28的边缘28A对准。可选地，沟道分离件22可以延伸到漏极区30和/或源极区32中。图2示出了根据各种可选实施例的FinFET20的俯视图。图2的FinFET20的横截面图也与图1B和图1C所示的横截面图相同。除了沟道分离件22延伸到漏极区30和源极区32中之外，这些实施例与图1A、1B和1C所示的实施例基本上相同。在一些实施例中，沟道分离件22延伸越过侧壁隔离件34的外侧边缘34A。例如，如图1A所示，沟道分离件22的端部位于虚线22A’所在的位置处，而不是线22A所在的位置。

在图1A和图2所示的实施例中，沟道24具有总厚度Tch(也是总沟道宽度)。相应地，沟道部分24A和24B中的每一个的厚度是Tch/2。沟道部分24A和24B的厚度Tch/2可以在约2nm和约10nm之间，或者在约3nm和约7nm之间。沟道分离件22的厚度Tspl的厚度可以在约5nm和约20nm之间，或在约8nm和约12nm之间。然而，应该意识到，在通篇描述中所引用的尺寸仅仅是示例，并且可以改变为不同值。

图3至图8B示出了形成如图2所示的结构的示例性工艺。参考图3，STI区42形成在衬底40中，其中，例如，衬底40可以是硅衬底。通过去除位于STI区42的相对侧壁42B之间的衬底40的一部分来形成凹槽21。然后，实施外延生长以在凹槽21中外延生长沟道分离件22，并且在图4中示出了生成的结构。

接下来，如图5A所示，去除STI区42的顶部，并且降低STI区42的顶面42A。因此，沟道分离件22的一部分高于STI区42的顶面42A。图5B示出了图4A的结构的俯视图，其中，通过图5B中的平面交叉线5A-5A截取图5A的横截面图。

图6示出了可选实施例，其中，通过图案化包括与沟道分离件22相同材料的层23来形成沟道分离件22。在形成沟道分离件22的图案化中，在图案化步骤中去除层23的虚线部分，层23的剩余部分形成沟道分离件22。虽然将衬底40示出为位于层23的下方，但是在可选实施例中，从块状衬底图案化沟道分离件22。在这种实施例中，没有位于层23的下方的衬底40，而层23是体衬底。

在后续工艺步骤中，如图7A和图7B所示，实施外延以在沟道分离件22的顶面和侧壁上外延生长窄带隙材料124。图7B示出了图7A所示的结构的俯视图。由于通过外延形成窄带隙材料124，所以可以控制窄带隙材料124的厚度Tch/2，例如，为小于约2nm或者在约1nm和约3nm之间。

图8A和图8B分别地示出了形成栅极绝缘体26和栅电极28的横截面图和俯视图。通过图8B中的平面交叉线8A-8A截取图8A的横截面图。形成工艺可以包括在图7A和图7B所示的结构上方形成均匀介电层，在均匀介电层上方形成均匀栅电极层，然后分别地图案化均匀介电层和均匀栅电极层以形成栅极绝缘体26和栅电极28。因此，由栅电极28覆盖的窄带隙材料124的部分形成如图1A和图2所示的沟道部分24。在后续工艺步骤中，如图2A所示，形成侧壁隔离件34、漏极区30、源极区32、漏极接触件36以及源极接触件38。首先，可以通过沉积介电层，然后在介电层上实施各向异性蚀刻来形成侧壁隔离件34。然后，通过向沟道分离件22和窄带隙材料124(图8B)中未被栅电极28覆盖的部分注入杂质来形成漏极区30和源极区32。在后续步骤中，形成层间介电层(ILD，未示出)、位于ILD中的漏极接触件36和源极接触件38(图2)。

图9和图10示出了形成FinFET20的中间阶段的俯视图。初始工艺步骤基本上与在图3至图7B中示出工艺步骤相同。接下来，形成如图9所示的结构。除了栅电极28基本上覆盖全部的沟道分离件22以外，这种结构与图8B所示的步骤中的结构类似。接下来，如图10所示，在形成侧壁隔离件34之前，实施外延以扩展窄带隙材料124，其中，从图9中的窄带隙材料124开始选择性地生长窄带隙材料124的扩展部分。窄带隙材料124的扩展部分可以包括与图9中的原始窄带隙材料124相同的III-V化合物半导体材料。可选地，窄带隙材料124的扩展部分可以包括与图9的原始窄带隙材料124不同的III-V化合物半导体材料。

接下来，与图1A所示的类似，形成侧壁隔离件34。然后，取决于生成的FinFET20是p型FinFET还是n型FinFET，来实施注入以在漏极区30和源极区32中掺杂p型杂质或n型杂质。然后，形成漏极接触件36和源极接触件38。除了漏极区30和源极区32在垂直于源极-漏极方向的方向上更宽以外，生成的FinFET与图1A所示的FinFET20类似。

通过形成具有比沟道24更大的带隙的沟道分离件22，生成的FinFET20的泄漏电流Ioff可以减小。图11示出了仿真结果，其中，将FinFET的泄漏电流Ioff示出为栅极长度的函数。通过模拟具有包括InAs的同质沟道的FinFET器件特性来获得线50，而通过模拟包括沟道分离件22的FinFET器件特性获得线52。沟道分离件22包括AlAs_0.16Sb_0.84，并且设置在由InAs形成的沟道之间。与具有同质InAs沟道的FinFET相比，通过形成沟道分离件22，泄漏电流Ioff可以减小约2个数量级。

图12A至图16B示出了根据可选实施例的混合FinFET。除非另有说明，否则在这些实施例中的元件的材料和形成方法与图1至图10所示的实施例中的相同参考标号表示的相同元件相同。因此，可以在图1至图10所示的实施例的讨论中找到图12A至图16B所示的相同元件的细节。

参考图12A，该图12A是根据一些示例性实施例的FinFET120的俯视图，混合FinFET120包括沟道分离件22，沟道分离件22将沟道部分24A与沟道部分24B分离。也将栅极绝缘体26、栅极隔离件34、漏极接触件36和源极接触件38形成为FinFET120的部分。漏极区30A和源极区32A位于沟道部分24A的相对端部上。漏极区30B和源极区32B位于沟道部分24B的相对端部上。除了源极区32B的导电类型可以与漏极区30A和30B以及源极区32A的导电类型相反之外，漏极区30A和30B以及源极区32A和32B的形成材料可以与图1A和图2中的漏极区30以及源极区32的形成材料相同。图12A中的沟道区22的形成方法和材料与示出在图1至图10所示的实施例中的沟道区22的形成方法和材料相同。

混合FinFET120包括两个并联的晶体管，并且这两个晶体管共用相同的沟道分离件22、漏极接触件36和源极接触件38。第一晶体管表示为120A，该第一晶体管包括漏极区30A、沟道区24A、源极区32A、栅极绝缘体26和栅电极28。FinFET120A是源极区和漏极区为相同类型的MOSFET。第二晶体管表示为120B，该第二晶体管是漏极区30B和源极区32B为不同导电类型的隧道FET。隧道FET120B包括漏极区30B、沟道部分24B、源极区32B、栅极绝缘体26和栅电极28。

在一些示例性实施例中，混合FinFET120是n型FinFET。相应地，漏极区30A和30B是n型。源极区32A是n型，而源极区32B是p型。沟道部分24A可以是本征的(未掺杂)或者可以是p型。沟道部分24B可以是本征的或者可以是n型。相应地，混合FinFET120包括并联的n型MOSFET120A和n型隧道FET120B。

在可选实施例中，混合FinFET120是p型FinFET。相应地，漏极区30A和30B是p型。源极区32A是p型，而源极区32B是n型。沟道部分24B可以是本征的或者可以是p型。相应地，混合FinFET120包括并联的p型MOSFET120A和p型隧道FET120B。

图12B和图12C示出了混合FinFET120的横截面图，其中，分别从图12A中的平面交叉线12B-12B和12C-12C截取横截面图。在图12B中，示出了为相同导电类型的漏极区30A和30B，该漏极区30A和30B通过具有比漏极区30A和30B更大带隙的沟道分离件22相互分离。漏极区30A和30B可以进一步具有与沟道分离件22的相对侧壁接触的它们的侧壁。此外，漏极区30A和30B的顶面可以与沟道分离件22的顶面基本上平齐。在图12C中，示出了为相反导电类型的源极区32A和32B，源极区32A和32B通过沟道分离件22相互分离。源极区32A和32B可以进一步具有与沟道分离件22的相对侧壁接触它们的侧壁。此外，源极区32A和32B的顶面可以与沟道分离件22的顶面基本上平齐。

除了可以采取不同的掺杂步骤以将源极区32B掺杂为不同于区30A、30B及32A的导电类型的导电类型之外，FinFET120的形成工艺可以与在图3至图10中示出形成供应类似。此外，可以单独地掺杂沟道区24A以获取期望的掺杂浓度；因此，可以调节FinFET120A的阈值电压。

图13示出了仿真结果，其中，将模拟的p型晶体管的导通电流Id示出为栅极电压Vg的函数。通过模拟p型FinFET120A和120B(图12A)以及p型混合FinFET120分别地获得线58、60以及62。可以看出，混合FinFET120的导通电流(线62)高于FinFET120A和120B的导通电流58和60。例如，可以通过在栅极电压Vg具有足够高的幅值以使对应的FinFET120、120A和120B导通的位置处绘制竖直线(例如，线63)发现这种情况。线63分别地在点63A、63B和63C处与线62、58和60相交。可以看出，在点63A处的电流(混合FinFET120的导通电流)高于在点63B和63C处的电流(FinFET120A和120B的导通电流)。此外，可以看出，由于混合FinFET120的电流62随着栅极电压Vg的幅值的增加而迅速上升，所以混合FinFET120的斜率也较高。当将线62与线58和60进行比较时，可以发现，混合FinFET120结合了MOSFET120A和隧道FET120B的有利特征，其有利特征包括MOSFET120A的高导通电流和隧道FET120B的低摆幅。此外，可以通过调节图12A中的沟道区24A的掺杂浓度来调节混合FinFET120的阈值电压。

除了将n型FinFET用于获得图14的结果之外，图14示出了与图13的结果类似的仿真结果。在图14中，通过模拟n型MOSFET120A、n型隧道FET120B以及n型混合FinFET120分别地获得线158、160以及162。此外，图14揭示了n型混合FinFET120也结合了有利特征，该有利特征包括MOSFET120A的高导通电流和隧道FET120B的高摆幅。

图15A和图15B分别地示出了根据可选实施例的混合FinFET220的俯视图和横截面图。通过图15A中的平面交叉线16B-16B截取图15B中的俯视图。在这些实施例中，没有采用沟道分离件。相反，FinFET220包括与一个或多个隧道FinFET220B并联的一个或多个FinFET220A。例如，当FinFET220A与FinFET220B并联时，FinFET220A的栅极连接至FinFET220B的栅极，FinFET220A的源极连接至FinFET220B的源极，以及FinFET220A的漏极连接至FinFET220B的漏极。FinFET220A具有同质沟道24A，该同质沟道24A没有由其他材料形成的层或子区。FinFET220B具有同质沟道24B，该同质沟道24B没有由其他材料形成的层或子区。FinFET220A和220B中的每一个都包括半导体鳍(24A或24B)和位于鳍24A/24B的相对侧壁上的栅极绝缘体26和栅电极28(图15B)。FinFET220A和220B可以是双栅极FinFET(与在图1C中所示的类似)，其中，栅极绝缘体26和栅电极28没有延伸至相应的鳍24A/24B的顶面上。如图15B所示，FinFET220A和220B也可以是三栅极FinFET，其中，栅极绝缘体26和栅电极28在相应的鳍24A/24B的顶面上方延伸。相邻的鳍24A和24B被***其间的栅电极28的部分以及其间的栅极绝缘体26的部分相互分离。

再次参考图15A，FinFET220A是漏极区30A和源极区32A为相同的导电类型的MOSFET。FinFET220B是隧道FinFET，该隧道FinFET的漏极区30B和源极区32B为相反的导电类型。漏极区30B与漏极区30A和源极区32A为相同的导电类型。源极区32B为与漏极区30B的导电类型相反的导电类型。公共漏极接触件36可以用于互连，并且可以与漏极区30A和30B物理接触。公共源极接触件38可以用于互连，并且可以与源极区32A和32B物理接触。通过FinFET220A和220B共用公共栅电极28。

混合FinFET220中的FinFET220A和220B是相同的导电类型，从而可以是p型或n型。当FinFET220A是p型时，漏极区30A和源极区32A是p型。当FinFET220A是n型时，漏极区30A和源极区32A是n型。当隧道FinFET220B是p型时，漏极区30B和源极区32B分别是p型和n型。当隧道FinFET220B是n型时，漏极区30B和源极区32B分别是n型和p型。

FinFET220A的总数和隧道FET220B的总数可以是等于或大于1的任意整数。通过调节混合FinFET220中所包括的FinFET220A和220B的数量，可以调节生成的混合FinFET220的特性。例如，通过增加FinFET220A的数量，可以提高混合FinFET220的导通电流，但是也可以增加泄漏电流。相反，通过增加FinFET220B的中的FET220B的数量，可以获得混合FinFET220的较低泄漏电流，但是牺牲了导通电流。因此，可以调节混合FinFET220的特性以适合不同的需求。

在图15A和图15B中，FinFET220A作为组布置在由FinFET220B形成的组的相同侧。在可选实施例中，FinFET220A和FinFET220B可以被分配在任意其他布局结构中。例如，可以通过220A、220B、220A、220B、220A...等的布局交替分配FinFET220A和220B。FinFET220A和220B的不同布局结构在本申请的范围内。

图16A和16B示出了根据可选实施例的混合FinFET420的俯视图和横截面图。通过图16A中的平面交叉线17B-17B截取图16B中的俯视图。在这些实施例中，均具有图1A或图2中的结构的多个FinFET20，与隧道FinFET320并联。FinFET20的漏极区30和FinFET320的漏极区330连接至公共漏极接触件36，并且具有相同导电类型。FinFET20的源极区32和隧道FinFET320的源极区332连接至公共源极接触件38。源极区32为与漏极区30相同的导电类型，而源极区332为与漏极区330及源极区32相反的导电类型。

FinFET20和隧道FinFET320中的每一个都包括沟道分离件，分别地表示为22和322。沟道分离件322可以具有比漏极区330和源极区332的带隙更大的带隙。形成漏极区330、沟道分离件322、沟道324，以及源极区332的半导体材料可以与如图1A和图2所示的漏极区30、沟道分离件22、沟道24，以及源极区32的类似。

根据实施例，混合FinFET包括第一FinFET和第二FinFET。第一FinFET包括：由第一半导体鳍形成的第一沟道区、位于第一沟道区的侧壁上的第一栅极绝缘体、位于第一栅极绝缘体上方的第一栅电极以及第一导电类型的第一源极区和第一漏极区。第二FinFET包括：由第二半导体鳍形成的第二沟道区、位于第二沟道区的侧壁上的第二栅极绝缘体、位于第二栅极绝缘体上方的第二栅电极、与第一导电类型相反的第二导电类型的第二源极区以及第一导电类型的第二漏极区。第二源极区和第二漏极区连接至第二沟道区的相对端部。第一栅电极和第二栅电极互连。第一源极区和第二源极区电互连。第一漏极区和第二漏极区电互连。

根据其他实施例，混合FinFET包括鳍、漏极和源极。鳍包括具有第一带隙的沟道分离件，以及包括位于沟道分离件的相对侧壁上的第一部分和第二部分的沟道。沟道具有不同于第一带隙的第二带隙。漏极包括第一导电类型的第一部分和第二部分。源极包括第一导电类型的第一部分，其中，极源的第一部分和漏极的第一部分位于沟道分离件的第一侧，并且连接至沟道的第一部分的相对端部。源极进一步包括与第一导电类型相反的第二导电类型的第二部分，其中，源极的第二部分和漏极的第二部分位于沟道分离件的与第一侧相对的第二侧上，并连接至沟道的第二部分的相对端部。

根据又一些实施例，器件包括第一FinFET和第二FinFET。第一FinFET包括由第一半导体鳍形成的第一沟道区、位于第一沟道区的相对侧壁上的第一栅极绝缘体、位于第一栅极绝缘体上方的第一栅电极以及连接至第一沟道区的相对端部的第一源极区和第一漏极区。第一源极区和第一漏极区为第一导电类型。第二FinFET包括由第二半导体鳍形成的第二沟道区、位于第二沟道区的相对侧壁上的第二栅极绝缘体、位于第二栅极绝缘体上方的第二栅电极、与第一导电类型相反的第二导电类型的第二源极区，以及第一导电类型的第二漏极区。第二源极区和第二漏极区连接至第二沟道区的相对端部。第一源极区和第二源极区电互连。第一漏极区和第二漏极区电互连。第一栅电极和第二栅电极互连。第一半导体鳍和第二半导体鳍是同质的。

尽管已经详细地描述了本实施例及其优势，但是应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应该理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本公开内容的范围内。

Claims

1.一种半导体器件，包括：

第一鳍式场效应晶体管(FinFET)，包括：

第一沟道区，由第一半导体鳍形成；

第一栅极绝缘体，位于所述第一沟道区的侧壁上；

第一栅电极，位于所述第一栅极绝缘体上方；以及

第一源极区和第一漏极区，连接至所述第一沟道区的相对端部，其中，所述第一源极区和所述第一漏极区为第一导电类型；以及

第二鳍式场效应晶体管，包括：

第二沟道区，由第二半导体鳍形成；

第二栅极绝缘体，位于所述第二沟道区的侧壁上；

第二栅电极，位于所述第二栅极绝缘体上方，其中，所述第一栅电极和所述第二栅电极互连；

第二源极区，具有与所述第一导电类型相反的第二导电类型，其中，所述第一源极区和所述第二源极区电互连；以及

第二漏极区，具有所述第一导电类型，其中，所述第二源极区和所述第二漏极区连接至所述第二沟道区的相对端部，并且所述第一漏极区和所述第二漏极区电互连。

2.根据权利要求1所述的半导体器件，其中，所述第一栅电极和所述第二栅电极是连续栅电极的部分，并且所述器件进一步包括：

公共源极接触件，互连所述第一源极区和所述第二源极区；以及

公共漏极接触件，互连所述第一漏极区和所述第二漏极区。

3.根据权利要求1所述的半导体器件，进一步包括包含半导体材料的沟道分离件，其中，所述第一沟道区和所述第二沟道区与所述沟道分离件的相对侧壁接触，并且所述沟道分离件由与所述第一沟道区和所述第二沟道区的材料不同的材料形成。

4.根据权利要求3所述的半导体器件，其中，所述沟道分离件的带隙大于所述第一沟道区和所述第二沟道区的带隙。

5.根据权利要求3所述的半导体器件，其中，所述沟道分离件以及所述第一沟道区和所述第二沟道区中的每一个都包括III-V化合物半导体材料。

6.根据权利要求1所述的半导体器件：

其中，所述第一鳍式场效应晶体管进一步包括：

第一沟道分离件；和

第三源极区，所述第一源极区和所述第三源极区与所述第一沟道分离件的相对侧面接触，并且所述第三源极区为所述第一导电类型；以及

其中，所述第二鳍式场效应晶体管进一步包括：

第二沟道分离件；以及

第四源极区，所述第二源极区和所述第四源极区与所述第二沟道分离件的相对侧壁接触，并且所述第四源极区为所述第二导电类型。

7.根据权利要求1所述的半导体器件，其中，所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管中的每一个都包括同质沟道。

8.一种混合鳍式场效应晶体管(FinFET)，包括：

鳍，包括：

沟道分离件，具有第一带隙；和

沟道，包括位于所述沟道分离件的相对侧壁上的第一部分和第二部分，所述沟道具有不同于所述第一带隙的第二带隙；

漏极，包括第一导电类型的第一部分和第二部分；以及

源极，包括：

所述第一导电类型的第一部分，所述源极的第一部分和所述漏极的第一部分位于所述沟道分离件的第一侧上并且连接至所述沟道的第一部分的相对端部；以及

与所述第一导电类型相反的第二导电类型的第二部分，所述源极的第二部分和所述漏极的第二部分位于所述沟道分离件的与所述第一侧相对的第二侧上并且连接至所述沟道的第二部分的相对端部。

9.根据权利要求8所述的混合鳍式场效应晶体管，进一步包括：

栅电极，包括位于所述鳍的相对侧面上的第一部分和第二部分；以及

栅极绝缘体，包括位于所述栅电极的第一部分和所述沟道的第一部分之间的第一部分以及位于所述栅电极的第二部分和所述沟道的第二部分之间的第二部分。

10.根据权利要求8所述的混合鳍式场效应晶体管，进一步包括：

源极接触件，电连接至所述源极的第一部分和第二部分；以及

漏极接触件，电连接至所述漏极的第一部分和第二部分。

11.根据权利要求8所述的混合鳍式场效应晶体管，其中，所述沟道分离件和所述沟道包括III-V化合物半导体材料。

12.根据权利要求8所述的混合鳍式场效应晶体管，其中，所述沟道分离件的带隙大于所述沟道的带隙。

13.根据权利要求8所述的混合鳍式场效应晶体管，其中，所述第一导电类型是n型，而所述第二导电类型是p型。

14.根据权利要求8所述的混合鳍式场效应晶体管，其中，所述第一导电类型是p型，而所述第二导电类型是n型。

15.一种半导体器件，包括：

第一鳍式场效应晶体管(FinFET)，包括：

第一沟道区，由第一半导体鳍形成，所述第一半导体鳍是同质的；

第一栅极绝缘体，位于所述第一沟道区的相对侧壁上；

第一栅电极，位于所述第一栅极绝缘体上方；和

第一源极区和第一漏极区，连接至所述第一沟道区的相对端部，其中，所述第一源极区和所述第一漏极区具有第一导电类型；以及

第二鳍式场效应晶体管，包括：

第二沟道区，由第二半导体鳍形成，所述第二半导体鳍是同质的；

第二栅极绝缘体，位于所述第二沟道区的相对侧壁上；

第二栅电极，位于所述第二栅极绝缘体上方，所述第一栅电极和所述第二栅电极互连；以及

16.根据权利要求15所述的半导体器件，其中，所述第一栅电极和所述第二栅电极是连续栅电极的部分，并且所述器件进一步包括：

源极接触件，互连所述第一源极区和所述第二源极区；以及

漏极接触件，互连所述第一漏极区和所述第二漏极区。

17.根据权利要求16所述的半导体器件，其中，所述第一沟道区和所述第二沟道区相互分离，所述连续栅电极的一部分设置在所述第一半导体鳍和所述第二半导体鳍之间并且与所述第一半导体鳍和所述第二半导体鳍齐平。

18.根据权利要求15所述的半导体器件，进一步包括第三鳍式场效应晶体管，与所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管并联，所述第三鳍式场效应晶体管具有与所述第一鳍式场效应晶体管相同的结构。

19.根据权利要求15所述的半导体器件，进一步包括第三鳍式场效应晶体管，与所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管并联，所述第三鳍式场效应晶体管具有与所述第二鳍式场效应晶体管相同的结构。

20.根据权利要求15所述的半导体器件，其中，所述第一源极区和所述第二源极区连接至同一源极接触件，并且所述第一漏极区和所述第二漏极区连接至同一漏极接触件。