CN1684271A - 翅片场效应晶体管及电路 - Google Patents

翅片场效应晶体管及电路 Download PDF

Info

Publication number
CN1684271A
CN1684271A CNA2005100651041A CN200510065104A CN1684271A CN 1684271 A CN1684271 A CN 1684271A CN A2005100651041 A CNA2005100651041 A CN A2005100651041A CN 200510065104 A CN200510065104 A CN 200510065104A CN 1684271 A CN1684271 A CN 1684271A
Authority
CN
China
Prior art keywords
fin
source
crystal face
contact
longitudinal axis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100651041A
Other languages
English (en)
Other versions
CN100524815C (zh
Inventor
凯利·伯恩斯坦
艾德华·J·诺瓦克
贝斯安·雷尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1684271A publication Critical patent/CN1684271A/zh
Application granted granted Critical
Publication of CN100524815C publication Critical patent/CN100524815C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种驱动强度可调FinFET，驱动强度调整FinFET的方法，一种驱动强度比可调的FinFET以及驱动强度调整FinFET的方法，其中FinFET含有或者至少一个垂直及至少一个成角度的翅片，或者至少一个双栅翅片及一个分栅翅片。

Description

翅片场效应晶体管及电路
技术领域
本发明涉及FinFET领域(翅片场效应晶体管)；更具体而言，它涉及含有可调驱动强度的FinFET，调整FinFET驱动强度的方法以及使用含有可调驱动强度的FinFET电路。
背景技术
集成电路技术和互补金属-氧化物-硅(CMOS)技术曾经推动了更高性能以及因此更小晶体管尺寸的方向。小于约65nm的FinFET技术已经浮现作为发扬追求高性能电路的技术。在使用亚65nm尺寸的高性能水平，集成电路中微调晶体管的驱动强度变得非常关键，然而，因为它们结构的量化特性，目前没有方法用于对由FinFET构成的电路进行微调。这样，存在一种微调FinFET驱动强度及微调FinFET驱动强度的方法的需要。
发明内容
本发明的第一方面是一种电子器件，包括：一个源和一个漏；一个单晶第一翅片，含有第一和第二反向端以及第一和第二反向侧壁，并沿第一纵轴从第一翅片的第一到第二端延伸，第一翅片的第一端接触源，以及第一翅片的第二端接触漏，第一纵轴与一个晶体平面准直；一个单晶第二翅片，含有第一和第二反向端以及第一和第二反向侧壁，并沿第二纵轴从第二翅片的第一到第二端延伸，第二翅片的第一端接触源，以及第二翅片的第二端接触漏，第二纵轴与一个旋转远离晶体平面的平面准直；以及一个导电栅，与在第一翅片的第一和第二侧壁上以及在第二翅片的第一和第二侧壁上形成的一个栅电介质接触。
本发明的第二个方面是用于调整一个电子器件驱动强度的方法，包括：在一个单晶材料中形成一个源和一个漏；从单晶材料形成一个单晶第一翅片，第一翅片含有第一和第二反向端以及第一和第二反向侧壁，并沿第一纵轴从第一翅片的第一到第二端延伸，第一翅片的第一端接触源，以及第一翅片的第二端接触漏；将第一纵轴与单晶材料的一个晶体平面准直；从单晶材料形成一个单晶第二翅片，第二翅片含有第一和第二反向端以及第一和第二反向侧壁，并沿第二纵轴从第二翅片的第一到第二端延伸，第二翅片的第一端接触源，以及第二翅片的第二端接触漏；将第二纵轴与一个旋转远离晶体平面的平面准直；以及提供一个导电栅，与在第一翅片的第一和第二侧壁上以及在第二翅片的第一和第二侧壁上形成的一个栅电介质接触。
本发明的第三个方面是一种集成电路，包括：第一晶体管包括：第一源和第一漏；一个单晶第一翅片，含有第一和第二反向端以及第一和第二反向侧壁，并沿第一纵轴从第一翅片的第一到第二端延伸，第一翅片的第一端接触第一源，以及第一翅片的第二端接触第一漏，第一纵轴与一个晶体平面准直；一个单晶第二翅片，含有第一和第二反向端以及第一和第二反向侧壁，并沿第二纵轴从第二翅片的第一到第二端延伸，第二翅片的第一端接触第一源，以及第二翅片的第二端接触第一漏，第二纵轴与一个旋转远离晶体平面的平面准直；以及第一导电栅，与在第一翅片的第一和第二侧壁上以及在第二翅片的第一和第二侧壁上形成的一个栅电介质接触；以及第二晶体管包括：第二源和第二漏；一个单晶第三翅片，含有第一和第二反向端以及第一和第二反向侧壁，并沿第三纵轴从第三翅片的第一到第二端延伸，第三翅片的第一端接触第二源，以及第一翅片的第二端接触第二漏，第三纵轴与晶体平面准直；以及第二导电栅，与在第三翅片的第一和第二侧壁上以及在第三翅片的第一和第二侧壁上形成的一个栅电介质接触。
本发明的第四个方面是调整集成电路中第一晶体管和第二晶体管之间的驱动强度比的方法，包括：提供第一晶体管，第一晶体管包括：第一源和第一漏；一个单晶第一翅片，含有第一和第二反向端以及第一和第二反向侧壁，并沿第一纵轴从第一翅片的第一到第二端延伸，第一翅片的第一端接触第一源，以及第一翅片的第二端接触第一漏，第一纵轴与一个晶体平面准直；一个单晶第二翅片，含有第一和第二反向端以及第一和第二反向侧壁，并沿第二纵轴从第二翅片的第一到第二端延伸，第二翅片的第一端接触第一源，以及第二翅片的第二端接触第一漏，第二纵轴与一个旋转远离晶体平面的平面准直；以及第一导电栅，与在第一翅片的第一和第二侧壁上以及在第二翅片的第一和第二侧壁上形成的一个栅电介质接触；以及提供第二晶体管，第二晶体管包括：第二源和第二漏；一个单晶第三翅片，含有第一和第二反向端以及第一和第二反向侧壁，并沿第三纵轴从第三翅片的第一到第二端延伸，第三翅片的第一端接触第二源，以及第一翅片的第二端接触第二漏，第三纵轴与晶体平面准直；以及第二导电栅，与在第三翅片的第一和第二侧壁上以及在第三翅片的第一和第二侧壁上形成的一个栅电介质接触。
本发明的第五个方面是一种电子器件，包括：一个源和一个漏；一个单晶第一翅片，含有第一和第二反向端以及第一和第二反向侧壁，第一翅片的第一端接触源，以及第一翅片的第二端接触漏，第一纵轴与一个晶体平面准直；一个单晶第二翅片，含有第一和第二反向端以及第一和第二反向侧壁，第二翅片的第一端接触源，以及第二翅片的第二端接触漏；第一导电栅，与在第一翅片的第一和第二侧壁上以及在第二翅片的第一侧壁上形成的一个栅电介质接触；以及第二导电栅，与在第二翅片的第二侧壁上形成的一个栅电介质接触。
本发明的第六个方面是用于调整一个电子器件驱动强度的方法，包括：提供一个源和一个漏，提供一个单晶第一翅片，含有第一和第二反向端以及第一和第二反向侧壁，第一翅片的第一端接触源，以及第一翅片的第二端接触漏；提供一个单晶第二翅片，含有第一和第二反向端以及第一和第二反向侧壁，第二翅片的第一端接触源，以及第二翅片的第二端接触漏；提供第一导电栅，与在第一翅片的第一和第二侧壁上以及在第二翅片的第一侧壁上形成的一个栅电介质接触；提供第二导电栅，与在第二翅片的第二侧壁上形成的一个栅电介质接触；以及将第一栅连接到在第一电压电平的第一电压源以及将第二栅连接到在第二电压电平的第二电压源，第一和第二电压电平不同。
本发明的第七个方面是一种集成电路，包括：第一晶体管包括：第一源和第一漏；一个单晶第一翅片，含有第一和第二反向端以及第一和第二反向侧壁，第一翅片的第一端接触第一源，以及第一翅片的第二端接触第一漏；一个单晶第二翅片，含有第一和第二反向端以及第一和第二反向侧壁，第二翅片的第一端接触第一源，以及第二翅片的第二端接触第一漏；第一导电栅，与在第一翅片的第一和第二侧壁上以及在第二翅片的第一侧壁上形成的一个栅电介质接触；以及第二导电栅，与在第二翅片的第二侧壁上形成的一个栅电介质接触；以及第二晶体管包括：第二源和第二漏；一个单晶第三翅片，含有第一和第二反向端以及第一和第二反向侧壁，第三翅片的第一端接触第二源，以及第三翅片的第二端接触第二漏；以及第三导电栅，与在第三翅片的第一和第二侧壁上以及在第三翅片的第一和第二侧壁上形成的一个栅电介质接触。
本发明的第八个方面是调整集成电路中第一晶体管和第二晶体管之间的驱动强度比的方法，包括提供第一晶体管，第一晶体管包括：第一源和第一漏；一个单晶第一翅片，含有第一和第二反向端以及第一和第二反向侧壁，第一翅片的第一端接触第一源，以及第一翅片的第二端接触第一漏；一个单晶第二翅片，含有第一和第二反向端以及第一和第二反向侧壁，第二翅片的第一端接触第一源，以及第二翅片的第二端接触第一漏；第一导电栅，与在第一翅片的第一和第二侧壁上以及在第二翅片的第一侧壁上形成的一个栅电介质接触；以及第二导电栅，与在第二翅片的第二侧壁上形成的一个栅电介质接触；提供第二晶体管，第二晶体管包括：第二源和第二漏；一个单晶第三翅片，含有第一和第二反向端以及第一和第二反向侧壁，第三翅片的第一端接触第二源，以及第三翅片的第二端接触第二漏；以及第三导电栅，与在第三翅片的第一和第二侧壁上以及在第三翅片的第一和第二侧壁上形成的一个栅电介质接触；以及将第一栅连接到在第一电压电平的第一电压源以及将第二栅连接到在第二电压电平的第二电压源，第一和第二电压电平不同。
附图说明
本发明的特征在附加的权利要求书中提出。然而本发明本身通过下面结合附图对示例实施例的详述将会更好地理解，其中：
图1是根据本发明的各种实施例，表示各种FinFET的翅片部分的等容图；
图2是一个FinFET在线性和饱和区跨导的减小对偏角轴θ的曲线；
图3A是根据本发明第一实施例的一个FinFET晶体管顶视图以及图3B是通过图3A的线3B-3B的侧视图；
图4A是根据本发明第二实施例的一个FinFET晶体管顶视图以及图4B是通过图4A的线4B-4B的侧视图；
图5是使用一个FinFET的示例电路，它的驱动强度已经根据本发明第一实施例调整了；
图6是使用一个FinFET的示例电路，它的驱动强度已经根据本发明第二实施例调整了。
具体实施方式
在结晶固体中，组成固体的原子以一种称作点阵的周期方式空间地排列。一个晶格总是包含一个体积，它代表整个点阵并遍及整个晶体规则地重复。在本公开中描述晶态半导体材料时使用了下面的惯例。
一个晶格中的方向由一套三个整数表达，这与一个矢量在一个方向上的分量有相同的关系。例如，在立方晶格中，例如硅，具有金刚石晶格，一个体对角线沿[111]方向存在，[]方括号代表一个具体方向。由一个对称变换一个晶格中的许多方向是等效的，这依赖于方向轴的任意选择。例如，在立方晶体中[100]，[010]和[001]的晶体方向都是结晶等效的。一个方向和它的所有等效方向由<>括号表示。这样，标志<100>方向包括等效的[100]，[010]和[001]正向以及等效负向[-100]，[0-10]和[00-1]。
一个晶体中的平面还可以使用一套三个整数来确定。它们用于定义一套平行平面且每套整数放入()圆括号中以确定一个具体平面。例如恰当表示一个垂直于[100]向的平面是(100)。这样，如果已知一个立方晶体的或者一个方向或者一个平面，它的垂直对应物就可以不用计算而迅速确定。由一个对称变换一个晶格中的许多平面是等效的，这依赖于方向轴的任意选择。例如，在立方晶体中(100)，(010)和(001)平面都是结晶等效的。一个平面和它的所有等效平面由{}括号表示。这样，标志{100}平面包括等效的(100)，(010)和(001)正平面以及等效平面(-100)，(0-10)和(00-1)。
图1是根据本发明的各种实施例，表示各种FinFET的翅片部分的等容图。图1中，一个衬底100包括含有一个顶面110的一个支持层105，含有一个顶面120的一个隔离层115，该隔离层形成在支持层105的顶面110上。隔离层115可以包括一个埋氧化物层(BOX)，或者可以包括一个掺杂的半导体区。翅片125和130由一个结晶半导体材料形成，该材料形成在掩埋隔离115的顶面110上。翅片125和130可以包括任何适当的半导体材料，包括但并不局限于：Si，Ge，GaP，InAs，InP，SiGe，GaAs，或其它III/V族化合物。翅片125含有平行于晶体平面140的平行侧壁135(图1中仅有一个侧壁可看到)。翅片135含有平行于晶体平面150的平行侧壁145(图1中仅有一个侧壁可看到)。平面150关于公共轴线152偏移晶体平面140一个角θ。在一个实例中，当用于一个NFET FinFET(此后为NFinFET)时，翅片125和130包括单晶硅且晶体平面140是{100}晶面，以及当用于一个PFET FinFET(此后为P FinFET)时，翅片125和130包括单晶硅且晶体平面140是{110}晶面。在一个实例中，当晶体平面140是{100}晶面时，θ定义为翅片130旋转进{110}晶面，以及当晶体平面140是{110}晶面时，θ定义为翅片140旋转进{100}晶面。
翅片125在平行于平面140内掩埋隔离层115的顶面120方向上具有L的物理长度，以及在垂直于物理长度L的方向上具有H的物理高度。翅片130在平行于平面150(与平面140偏移角θ)内掩埋隔离层115的顶面120方向上具有Lθ的物理长度，以及在垂直于物理长度L的方向上具有H的物理高度。注意，在一个FinFET中，翅片的物理高度决定了晶体管的电子沟道宽度。在一个单栅FinFET中(一个栅形成在翅片的一边)，物理高度H决定了电子沟道宽度W。在一个双栅FinFET中沟道宽度是高度的两倍，因为在翅片的两边都有栅，W是2H的函数。(见下面对双栅FinFET的定义)。一个FinFET翅片的物理长度定义了FinFET的沟道长度，和传统FET的定义相同，这样，标号L或Lθ此后还可以理解为沟道长度。
当翅片125和130并入FinFET时，反转载流子流向分别为155和160方向。方向155平行于侧壁135，方向160平行于侧壁145。总所周知，反转载流子流受到一个FinFET翅片的晶向影响。对NFinFET，最大的反转载流子(电子)迁移率是沿{100}晶向，对PFinFET，最大的反转载流子(空穴)迁移率是沿{110}晶向。这反应在如图2所示的以及下文讨论的FinFET跨导(Gm)上。
图2是一个FinFET在线性和饱和区跨导的减小对偏角轴θ的曲线。跨导(Gm)是输出电流对输入电压的比率，是一个FET增益的度量。在图2中，当晶体管工作在线性区Gm lin(上面的曲线)时的跨导和当晶体管工作在饱和区Gm sat(下面的曲线)时的跨导，仅仅在θ(从最大迁移率轴偏移)＝0时相等。当θ增加时Gm sat从Gm lin逐渐地衰退。
图2的曲线可以通过下面至少部分地解释：NFET沟道中的电子(反转载流子)的迁移率在{100}面接近最高，并在{110}面非常低。{110}面中的电子迁移率约是{100}面中迁移率的一半。PFET沟道中的空穴(反转载流子)的迁移率在{110}面最高，并在{100}面非常低。{100}面中的空穴迁移率约小于{110}面中迁移率的一半。当从一个{100}面晶片上通过垂直面切割形成时，{100}和{110}面互相以45°的角定向。
图3A是根据本发明第一实施例的一个FinFET晶体管顶视图，以及图3B是通过图3A的线3B-3B的侧视图。图3A中，FinFET 200包括平行的源/漏205A和205B，并以物理和电学接触单晶垂直翅片210和成角度的单晶翅片215的反向端。垂直翅片210与一个平面220纵向地准直，而成角度的单晶翅片215与一个平面225纵向地准直，偏移(沿一个与平面210和225共有的轴旋转，如图1所示以及下面的描述)晶面220一个角度θ。角θ还表示从一个较高的反转载流子迁移率方向旋转到一个较低的主载流子迁移率方向。翅片210垂直于源/漏205A和205B。一个公共栅230形成在垂直翅片210和成角度的翅片215上，并通过形成在每个翅片反向侧面上的栅电介质235与翅片隔离。垂直翅片210具有沟道长度L，以及成角度的翅片215具有沟道长度Lθ，其中Lθ＝L/cosθ。垂直翅片210和成角度的翅片215具有相同的高度H(见图3B)。
转向图3B，可以看出垂直翅片210和成角度的翅片215具有高度H，并且垂直翅片210的顶面235和成角度的翅片215的顶面237通过电介质盖帽240与栅230电学隔离。注意，可能用栅电介质230取代电介质盖帽240。垂直翅片210和成角度的翅片215形成在一个绝缘层250的顶面245上，该绝缘层形成在衬底260的顶面255上。
在第一实例中，FinFET 200是一个N型FinFET，源/漏205A和205B是N型掺杂，垂直翅片210和成角度的翅片215包括P掺杂，N轻掺杂或本征单晶硅，平面220是{100}晶面，θ是旋转进{110}晶面的角。在第二实例中，FinFET 200是一个P型FinFET，源/漏205A和205B是P型掺杂，垂直翅片210和成角度的翅片215包括N掺杂，或P轻掺杂或本征单晶硅，平面220是{110}晶面，θ是旋转进{100}晶面的角。
N或P轻掺杂的单晶硅定义为含有一个掺杂水平，当对栅施加上一个正常工作电压时，FinFET翅片的栅下面，源和漏之间的沟道区中将不能阻止形成一个反型层。在一个实例中，轻掺杂的硅具有N或P掺杂剂的浓度约1015atm/cm3或更低。
一个晶体管的驱动强度定义为该晶体管能供应的电流量的度量。集成电路中PFET和NFET之间的驱动强度比是一个重要的考虑，这将在下面描述。FinFET 200的相对驱动强度在式1中给出。
β(W/L)(3+(cosθ)(1-0.9(|θ/45°|)))，|θ|＜45°    (1)
其中
β＝晶体管的相对驱动强度；
W＝每个翅片的沟道宽度；
L＝垂直翅片205的长度；以及
θ＝垂直翅片和成角度的翅片之间的角度。
尽管在图3A和3B中示出了三个垂直翅片210和一个成角度的翅片215，从一个垂直翅片210上面可以有任何数目，以及从一个成角度的翅片215上面可以有任何数目。必须至少有一个垂直翅片210和一个成角度的翅片215。一般情况下，N个垂直翅片210和M个成角度的翅片215中，一般情况可调驱动强度FinFET的相对驱动强度在式2中给出。
β≈(W/L)(N+Mcos(θ)(1-0.9(|θ/45°|)))，|θ|＜45° (2)
其中
β＝晶体管的相对驱动强度；
N＝垂直翅片的数目；
M＝成角度的翅片的数目；
W＝每个翅片的沟道宽度；
L＝垂直翅片的长度；以及
θ＝垂直翅片和成角度的翅片之间的角度(度)。
在一个仅使用垂直翅片的FinFET中，控制驱动强度的颗粒性涉及到翅片的数目且非常粗糙，除非有一个禁止性的翅片数目。包括至少一个垂直翅片和一个成角度的翅片的FinFET的驱动强度，不但可以通过每种类型的翅片总数而且可以通过成角度的翅片相对于垂直翅片的角度来调整。这种调节程度仅仅局限于这种过程的增量控制，即在可以实现的载流子迁移率下，描绘以翅片角度(θ)的增量变化，以及相应最大角(约45°)下的最小降低(约0.5)。低于约0.5的增量可以使用多个成角度的翅片得到。见表1。
表I
驱动强度(W/L的倍数) 垂直翅片数目 成角度的翅片数目 垂直翅片和成角度的翅片之间的角度
    3     3     0     N/A
    4     4     0     N/A
    3.8     3     1     ～10°
    3.2     2     2     ～10°
在描述本发明的第二实施例之前，术语双栅和分栅需要定义。一个双栅晶体管定义为含有两个相依赖的栅的晶体管，在FinFET的情况下，栅位于翅片的反向侧壁上并电学隔离。它们还可以互相是完整的，如图4A和4B所示。一个分栅晶体管定义为含有两个独立栅的晶体管，在FinFET的情况下，栅位于翅片的反向侧壁上并电学上互相隔离。
图4A是根据本发明第二实施例的一个FinFET晶体管顶视图以及图4B是通过图4A的线4B-4B的侧视图。图4A中，FinFET 300包括平行的源/漏305A和305B，并以物理和电学接触单晶双栅翅片310和单晶分栅翅片315的反向端。单晶双栅翅片310和分栅翅片315与相互平行的平面320纵向地准直。平面320为更高反转载流子迁移率的平面，例如对N FinFET的{100}和对P FinFET的{110}。双栅翅片310和分栅翅片315垂直于源/漏305A和305B。一个栅电介质330形成在双栅翅片310和分栅翅片315的侧壁上。第一栅335形成在双栅翅片310上并接触形成在每个双栅翅片315所有侧壁上的栅电介质330。第一栅335还接触形成在分栅翅片315第一侧面340A上的栅电介质330。第二栅345接触形成在分栅翅片315第二侧面上的栅电介质330。双栅翅片305A和分栅翅片315具有相同的沟道长度L以及具有相同的高度(见图4B)。
转向图4B，可以看出双栅翅片310和分栅翅片315具有高度H，并且双栅翅片310的顶面350通过电介质盖帽355与第一栅335电学隔离。一个电介质盖帽365形成在分栅翅片315的顶面360上。注意，可能用栅电介质330取代电介质盖帽355和365。双栅翅片310和分栅翅片315形成在一个绝缘层375的顶面370上，该绝缘层形成在衬底385的顶面380上。
在第一实例中，FinFET 300是一个N型FinFET，源/漏305A和305B是N型掺杂，双栅翅片310和分栅翅片315包括P掺杂，N轻掺杂或本征单晶硅，平面320是{100}方向。在第二实例中，FinFET 300是一个P型FinFET，源/漏305A和305B是P型掺杂，双栅翅片310和分栅翅片315包括N掺杂，P轻掺杂或本征单晶硅，平面320是{110}晶面。
第二栅345上零电压，分栅翅片315的驱动强度贡献约为双栅翅片310驱动强度贡献的一半。分栅翅片315的驱动强度贡献可以在零和与双栅翅片310驱动强度贡献相同之间变化，这通过改变加到第二栅345上的电压实现。通过增加电压(幅度)从零到加到第一栅335的电压(幅度)，分栅翅片315的驱动强度可以增加。通过第二栅345比对N FinFET的源偏置的更为负值，或者比对P FinFET的源偏置的更为正值，分栅翅片315的驱动强度可以降低。
尽管在图4A和4B中示出了三个双栅翅片310和一个分栅翅片315，从一个双栅翅片310上面可以有任何数目，以及从一个分栅翅片315上面可以有任何数目。例如一套翅片的两个最外面的翅片可以非常容易地制作成分栅翅片。内翅片可以形成为分栅翅片，但是需要更为复杂的栅形布局(当从顶视图或平面图看时)。
许多高性能的CMOS电路需要在具体的PFET和NFET之间需要准确的驱动强度比，为了在抗扰度，性能和功率之间获得一种平衡。驱动强度比(还称为β比)是由PFET的有效沟道宽长比(W/L)除以PFET的有效沟道宽长比(W/L)所给出的商。上述的FinFET允许微调β比。
图5和6中的晶体管体(排除了源/漏)是从更多个单晶翅片中的一个形成的，这样在描述图5和6时术语翅片也可以称作体。
图5是使用一个FinFET的示例电路，它的驱动强度已经根据本发明第一实施例调整了。图5中，一个闩锁电路400包括晶体管T1，T2，T3和一个反相器I1。晶体管T1，T2和T3是双栅晶体管。晶体管T1示为一个含有一个翅片405的N FinFET。晶体管T2示为含有三个垂直翅片410和一个成角度的翅片415以及一个公共栅的一个NFinFET。成角度的翅片410还以符号θ标定。晶体管T3示为含有四个垂直翅片420以及一个公共栅的一个P FinFET。晶体管T1的源耦合到一个输入信号，晶体管T1的栅耦合到一个CLK信号，以及晶体管T1的漏耦合到晶体管T2和T3的栅，晶体管T2和T3的漏以及反相器I1的输入和输出。晶体管T3的源耦合到VDD以及晶体管T2的源耦合到VSS。
闩锁电路400的驱动强度比(也通称β比)βT3/βT2可以调整(在这种意义上说是在制作电路过程中设置)，通过将晶体管T2的翅片415以相对于翅片410旋转一个方向，使得相对于翅片410中的反转载流子迁移率，降低翅片415中的反转载流子迁移率。
应该注意，尽管仅有晶体管T2示于图5并描述为驱动强度可调，T2和T3任何一个或所有的都可以根据本发明第一实施例调整驱动强度。
图6是使用一个FinFET的示例电路，它的驱动强度已经根据本发明第二实施例调整了。图6中，一个闩锁电路450包括晶体管T4，T5，T6和一个反相器I2。晶体管T4是一个双栅晶体管。晶体管T5和T6是每个含有多个双栅翅片和一个分栅翅片的混栅FinFET。晶体管T4示为含有一个双栅翅片455的一个N FinFET。晶体管T5示为一个N FinFET，含有三个翅片460和一个翅片465，与翅片460所有栅区以及翅片465第一栅区公共的第一栅，以及仅连接翅片465第二栅区的第二栅。晶体管T6示为一个P FinFET，含有三个翅片470和一个翅片475，与翅片470所有栅区以及翅片475第一栅区公共的第一栅，以及仅连接翅片475第二栅区的第二栅。晶体管T4的源耦合到一个输入信号，晶体管T4的栅耦合到一个CLK信号，以及晶体管T4的漏耦合到晶体管T5和T6的第一栅，晶体管T5和T6的漏以及反相器I2的输入和输出。晶体管T5的第二栅耦合到一个电压源VTUNE-N，晶体管T6的第二栅耦合到一个电压源VTUNE-P。晶体管T6的源耦合到VDD以及晶体管T2的源耦合到VSS。
闩锁电路450的驱动强度比(也通称β比)βT6/βT5可以动态调整(在这种意义上说是在工作过程中设置)，通过调整VTUNE-N，VTUNE-P或VTUNE-N和VTUNE-P。进一步，可以通过编程熔丝来设定VTUNE-N和VTUNE-P的电压电平，使闩锁电路450的驱动强度比βT6/βT5永久固定。
应该注意，尽管晶体管T5和T6示为含有可调驱动强度晶体管，T5和T6中仅有一个需要根据本发明第二实施例调整驱动强度。
由本发明第一和第二实施例的方法“调整”驱动强度比的其它电路包括，但并不局限于，静态随机存取存储器(SRAM)电路，锁相环(PLL)电路，动态多米诺电路，以及非平衡组合CMOS逻辑电路。
这样，本发明提供了微调驱动强度FinFET以及用于微调驱动强度FinFET的方法。
本发明实施例的描述在上面给出用于理解本发明。将会理解本发明并不局限于在这里描述的具体实施例，但是它适合于各种修改，重排和替代而不背离本发明的范围，这对于本领域的技术人员将变得很明显。例如，在本发明的第一实施例中，整个成角度的翅片不需要设置为相对于垂直翅片一个角度，但是可以弯曲使得成角度的翅片的一部分平行于垂直翅片且一部分与垂直翅片成一个角度。因此，下面的权利要求在本发明的精神和范围内覆盖了所有这样的修改和改变。

Claims (46)

1.一种电子器件，包括：
一个源和一个漏；
一个单晶第一翅片，含有第一和第二相反端以及第一和第二相反侧壁，并沿第一纵轴从所述第一翅片的第一到第二端延伸，所述第一翅片的第一端接触所述源，以及所述第一翅片的第二端接触所述漏，所述第一纵轴与一个晶面准直；
一个单晶第二翅片，含有第一和第二相反端以及第一和第二相反侧壁，并沿第二纵轴从所述第二翅片的第一到第二端延伸，所述第二翅片的第一端接触所述源，以及所述第二翅片的第二端接触所述漏，所述第二纵轴与一个旋转远离所述晶面的平面准直；以及
一个导电栅，与在所述第一翅片的第一和第二侧壁上以及在所述第二翅片的第一和第二侧壁上形成的一个栅电介质接触。
2.根据权利要求1的器件，其中所述晶面含有正交的第一和第二轴，所述平面含有正交的第一和第二轴，以及所述晶面的第一轴和所述平面的第一轴互相平行。
3.根据权利要求1的器件，其中所述源和漏是N型掺杂的，所述第一翅片和所述第二翅片独立地包括P掺杂，N轻掺杂或本征单晶硅，所述晶面是{100}晶面以及所述平面朝一个{110}晶面旋转。
4.根据权利要求1的器件，其中所述源和漏是P型掺杂的，所述第一翅片和所述第二翅片独立地包括N掺杂，P轻掺杂或本征单晶硅，所述晶面是{110}晶面以及所述平面朝一个{100}晶面旋转。
5.根据权利要求1的器件，其中所述器件具有一个驱动强度，所述驱动强度是所述第一纵向轴和所述第二纵向轴之间角度的函数。
6.据权利要求1的器件，其中沿所述第一纵向轴的反转载流子迁移率比沿所述第二纵向轴的反转载流子迁移率要高。
7.一种用于调整电子器件驱动强度的方法，包括：
在单晶材料中形成一个源和一个漏；
从所述单晶材料形成一个单晶第一翅片，所述第一翅片含有第一和第二相反向端以及第一和第二相反侧壁，并沿第一纵轴从所述第一翅片的第一到第二端延伸，所述第一翅片的第一端接触所述源，以及第一翅片的第二端接触所述漏；
将所述第一纵轴与所述单晶材料的一个晶面准直；
从所述单晶材料形成一个单晶第二翅片，所述第二翅片含有第一和第二相反端以及第一和第二相反侧壁，并沿第二纵轴从所述第二翅片的第一到第二端延伸，所述第二翅片的第一端接触所述源，以及第二翅片的第二端接触所述漏；
将所述第二纵轴与一个旋转远离所述晶面的平面准直；以及
提供一个导电栅，与在所述第一翅片的第一和第二侧壁上以及在所述第二翅片的第一和第二侧壁上形成的一个栅电介质接触。
8.根据权利要求7的方法，其中所述晶面含有正交的第一和第二轴，所述平面含有正交的第一和第二轴，以及所述晶面的第一轴和所述平面的第一轴互相平行。
9.根据权利要求7的方法，其中所述源和漏是N型掺杂的，所述第一翅片和所述第二翅片独立地包括P掺杂，N轻掺杂或本征单晶硅，所述晶面是{100}晶面以及所述平面朝一个{110}晶面旋转。
10.根据权利要求7的方法，其中所述源和漏是P型掺杂的，所述第一翅片和所述第二翅片独立地包括N掺杂，P轻掺杂或本征单晶硅，所述晶面是{110}晶面以及所述平面朝一个{100}晶面旋转。
11.根据权利要求7的方法，其中所述器件具有一个驱动强度，所述驱动强度是所述第一纵向轴和所述第二纵向轴之间角度的函数。
12.据权利要求7的方法，其中沿所述第一纵向轴的反转载流子迁移率比沿所述第二纵向轴的反转载流子迁移率要高。
13.一种集成电路，包括：
第一晶体管，它包括：
第一源和第一漏；
一个单晶第一翅片，含有第一和第二相反端以及第一和第二相反侧壁，并沿第一纵轴从所述第一翅片的第一到第二端延伸，所述第一翅片的第一端接触第一源，以及所述第一翅片的第二端接触第一漏，所述第一纵轴与一个晶面准直；
一个单晶第二翅片，含有第一和第二相反端以及第一和第二相反侧壁，并沿第二纵轴从所述第二翅片的第一到第二端延伸，所述第二翅片的第一端接触第一源，以及所述第二翅片的第二端接触第一漏，所述第二纵轴与一个旋转远离所述晶面的平面准直；以及
第一导电栅，与在所述第一翅片的第一和第二侧壁上以及在所述第二翅片的第一和第二侧壁上形成的一个栅电介质接触；以及
第二晶体管，它包括：
第二源和第二漏；
一个单晶第三翅片，含有第一和第二相反端以及第一和第二相反侧壁，并沿第三纵轴从所述第三翅片的第一到第二端延伸，所述第三翅片的第一端接触第二源，以及所述第一翅片的第二端接触第二漏，所述第三纵轴与所述晶面准直；以及
第二导电栅，与在所述第三翅片的第一和第二侧壁上以及在所述第三翅片的第一和第二侧壁上形成的一个栅电介质接触。
14.根据权利要求13的电路，其中所述晶面含有正交的第一和第二轴，所述平面含有正交的第一和第二轴，以及所述晶面的第一轴和所述平面的第一轴互相平行。
15.根据权利要求13的电路，其中所述第一源和第一漏是N型掺杂的，所述第二源和第二漏是P型掺杂的，所述第一翅片和所述第二翅片独立地包括P掺杂，N轻掺杂或本征单晶硅，所述第三翅片包括N掺杂，P轻掺杂或本征单晶硅，所述晶面是{100}晶面，以及所述平面朝一个{110}晶面旋转。
16.根据权利要求13的电路，其中所述第一源和第一漏是P型掺杂的，所述第二源和第二漏是N型掺杂的，所述第一翅片和所述第二翅片独立地包括N掺杂，P轻掺杂或本征单晶硅，所述第三翅片包括P掺杂，N轻掺杂或本征单晶硅，所述晶面是{110}晶面，以及所述平面朝一个{100}晶面旋转。
17.根据权利要求13的电路，其中所述第一晶体管和所述第二晶体管之间的驱动强度比是所述第一纵向轴和所述第二纵向轴之间角度的函数。
18.据权利要求13的电路，其中沿所述第一纵向轴的反转载流子迁移率比沿所述第二纵向轴的反转载流子迁移率要高。
19.调整集成电路中第一晶体管和第二晶体管之间的驱动强度比的方法，包括：
提供第一晶体管，所述第一晶体管包括：
第一源和第一漏；
一个单晶第一翅片，含有第一和第二相反端以及第一和第二相反侧壁，并沿第一纵轴从所述第一翅片的第一到第二端延伸，所述第一翅片的第一端接触第一源，以及所述第一翅片的第二端接触第一漏，所述第一纵轴与一个晶面准直；
一个单晶第二翅片，含有第一和第二相反端以及第一和第二相反侧壁，并沿第二纵轴从所述第二翅片的第一到第二端延伸，所述第二翅片的第一端接触第一源，以及所述第二翅片的第二端接触第一漏，所述第二纵轴与一个旋转远离所述晶面的平面准直；以及
第一导电栅，与在所述第一翅片的第一和第二侧壁上以及在所述第二翅片的第一和第二侧壁上形成的一个栅电介质接触；以及
提供第二晶体管，所述第二晶体管包括：
第二源和第二漏；
一个单晶第三翅片，含有第一和第二相反端以及第一和第二相反侧壁，并沿第三纵轴从所述第三翅片的第一到第二端延伸，所述第三翅片的第一端接触第二源，以及所述第一翅片的第二端接触第二漏，所述第三纵轴与所述晶面准直；以及
第二导电栅，与在所述第三翅片的第一和第二侧壁上以及在所述第三翅片的第一和第二侧壁上形成的一个栅电介质接触。
20.根据权利要求19的方法，其中所述晶面含有正交的第一和第二轴，所述平面含有正交的第一和第二轴，以及所述晶面的第一轴和所述平面的第一轴互相平行。
21.根据权利要求19的方法，其中所述第一源和第一漏是N型掺杂的，所述第二源和第二漏是P型掺杂的，所述第一翅片和所述第二翅片独立地包括P掺杂，N轻掺杂或本征单晶硅，所述第三翅片包括N掺杂，P轻掺杂或本征单晶硅，所述晶面是{100}晶面，以及所述平面朝一个{110}晶面旋转。
22.根据权利要求19的方法，其中所述第一源和第一漏是P型掺杂的，所述第二源和第二漏是N型掺杂的，所述第一翅片和所述第二翅片独立地包括N掺杂，P轻掺杂或本征单晶硅，所述第三翅片包括P掺杂，N轻掺杂或本征单晶硅，所述晶面是{110}晶面，以及所述平面朝一个{100}晶面旋转。
23.根据权利要求19的方法，其中所述第一晶体管和所述第二晶体管之间的驱动强度比是所述第一纵向轴和所述第二纵向轴之间角度的函数。
24.据权利要求19的方法，其中沿所述第一纵向轴的反转载流子迁移率比沿所述第二纵向轴的反转载流子迁移率要高。
25.一种电子器件，包括：
一个源和一个漏；
一个单晶第一翅片，含有第一和第二相反端以及第一和第二相反侧壁，所述第一翅片的第一端接触源，以及所述第一翅片的第二端接触漏，所述第一纵轴与一个晶面准直；
一个单晶第二翅片，含有第一和第二相反端以及第一和第二相反侧壁，所述第二翅片的第一端接触源，以及所述第二翅片的第二端接触漏；
第一导电栅，与在所述第一翅片的第一和第二侧壁上以及在所述第二翅片的第一侧壁上形成的一个栅电介质接触；以及
第二导电栅，与在所述第二翅片的第二侧壁上形成的一个栅电介质接触。
26.根据权利要求25的器件，其中所述源和漏是N型掺杂的，所述第一翅片和所述第二翅片独立地包括P掺杂，N轻掺杂或本征单晶硅。
27.根据权利要求26的器件，其中第一和第二翅片从所述第一和第二翅片的各自第一端到所述第一和第二翅片的各自第二端的方向准直到一个{100}晶面。
28.根据权利要求26的器件，其中所述源和漏是P型掺杂的，所述第一翅片和所述第二翅片独立地包括N掺杂，P轻掺杂或本征单晶硅。
29.根据权利要求28的器件，其中第一和第二翅片从所述第一和第二翅片的各自第一端到所述第一和第二翅片的各自第二端的方向准直到一个{110}晶面。
30.一种用于调整电子器件驱动强度的方法，包括：
提供一个源和一个漏；
提供一个单晶第一翅片，它含有第一和第二相反端以及第一和第二相反侧壁，所述第一翅片的第一端接触源，以及所述第一翅片的第二端接触漏；
提供一个单晶第二翅片，它含有第一和第二相反端以及第一和第二相反侧壁，所述第二翅片的第一端接触源，以及所述第二翅片的第二端接触漏；
提供第一导电栅，与在所述第一翅片的第一和第二侧壁上以及在所述第二翅片的第一侧壁上形成的一个栅电介质接触；
提供第二导电栅，与在所述第二翅片的第二侧壁上形成的一个栅电介质接触；以及
将所述第一栅连接到在第一电压电平的第一电压源以及将所述第二栅连接到在第二电压电平的第二电压源，所述第一和第二电压电平不同。
31.根据权利要求30的方法，其中所述第一和第二电压电平具有不同幅度，不同极性或者同时具有不同幅度与不同极性。
32.根据权利要求30的方法，其中所述驱动强度是所述第二电压源的幅度和极性的函数。
33.根据权利要求30的方法，其中所述源和漏是N型掺杂的，所述第一翅片和所述第二翅片包括本征，N轻掺杂或P掺杂单晶硅，以及其中所述第一和第二翅片从所述第一和第二翅片的各自第一端到所述第一和第二翅片的各自第二端的方向准直到一个{100}晶面。
34.根据权利要求30的方法，其中所述源和漏是P型掺杂的，所述第一翅片和所述第二翅片独立地包括本征，N掺杂或P轻掺杂单晶硅，以及其中所述第一和第二翅片从所述第一和第二翅片的各自第一端到所述第一和第二翅片的各自第二端的方向准直到一个{110}晶面。
35.一种集成电路，包括：
第一晶体管，它包括：
第一源和第一漏；
一个单晶第一翅片，含有第一和第二相反端以及第一和第二相反侧壁，所述第一翅片的第一端接触第一源，以及所述第一翅片的第二端接触第一漏；
一个单晶第二翅片，含有第一和第二相反端以及第一和第二相反侧壁，所述第二翅片的第一端接触第一源，以及所述第二翅片的第二端接触第一漏；
第一导电栅，与在所述第一翅片的第一和第二侧壁上以及在所述第二翅片的第一侧壁上形成的一个栅电介质接触；以及第二导电栅，与在所述第二翅片的第二侧壁上形成的一个栅电介质接触；以及
第二晶体管，它包括：
第二源和第二漏；
一个单晶第三翅片，含有第一和第二相反端以及第一和第二相反侧壁，所述第三翅片的第一端接触第二源，以及所述第三翅片的第二端接触第二漏；以及
第三导电栅，与在所述第三翅片的第一和第二侧壁上以及在所述第三翅片的第一和第二侧壁上形成的一个栅电介质接触。
36.根据权利要求35的器件，其中所述第一源和所述第一漏是N型掺杂的，所述第二源和所述第二漏是P型掺杂的，所述第一翅片和第二翅片独立地包括本征，N轻掺杂或P掺杂单晶硅，以及所述第三翅片包括本征，N掺杂或P轻掺杂单晶硅。
37.根据权利要求36的器件，其中第一和第二翅片从所述第一和第二翅片的各自第一端到所述第一和第二翅片的各自第二端的方向准直到一个{100}晶面，以及所述第三翅片从所述第三翅片的第一端到第二端的方向准直到一个{110}晶面。
38.根据权利要求35的器件，其中所述第一源和所述第一漏是P型掺杂的，所述第二源和所述第二漏是N型掺杂的，所述第一翅片和第二翅片独立地包括本征，N掺杂或P轻掺杂单晶硅，以及所述第三翅片包括本征，N轻掺杂或P掺杂单晶硅。
39.根据权利要求38的器件，其中第一和第二翅片从所述第一和第二翅片的各自第一端到所述第一和第二翅片的各自第二端的方向准直到一个{110}晶面，以及所述第三翅片从所述第三翅片的第一端到第二端的方向准直到一个{100}晶面。
40.调整集成电路中第一晶体管和第二晶体管之间的驱动强度比的方法，包括：
提供所述晶体管，所述第一晶体管包括：
第一源和第一漏；
一个单晶第一翅片，含有第一和第二相反端以及第一和第二相反侧壁，所述第一翅片的第一端接触第一源，以及所述第一翅片的第二端接触第一漏；
一个单晶第二翅片，含有第一和第二相反端以及第一和第二相反侧壁，所述第二翅片的第一端接触第一源，以及所述第二翅片的第二端接触第一漏；
第一导电栅，与在所述第一翅片的第一和第二侧壁上以及在所述第二翅片的第一侧壁上形成的一个栅电介质接触；以及
第二导电栅，与在所述第二翅片的第二侧壁上形成的一个栅电介质接触；
提供所述第二晶体管，所述第二晶体管包括：
第二源和第二漏；
一个单晶第三翅片，含有第一和第二相反端以及第一和第二相反侧壁，所述第三翅片的第一端接触第二源，以及所述第三翅片的第二端接触第二漏；以及
第三导电栅，与在所述第三翅片的第一和第二侧壁上以及在所述第三翅片的第一和第二侧壁上形成的一个栅电介质接触；以及
将所述第一栅连接到所述在第一电压电平的第一电压源以及将所述第二栅连接到所述在第二电压电平的第二电压源，所述第一和第二电压电平不同。
41.根据权利要求40的方法，其中所述第一和第二电压电平具有不同幅度，不同极性或者同时具有不同幅度与不同极性。
42.根据权利要求40的方法，其中所述驱动强度是所述第二电压源的幅度和极性的函数。
43.根据权利要求40的方法，其中所述第一源和所述第一漏是N型掺杂的，所述第二源和所述第二漏是P型掺杂的，所述第一翅片和第二翅片独立地包括本征，N轻掺杂或P掺杂单晶硅，以及所述第三翅片包括本征，N掺杂或P轻掺杂单晶硅。
44.根据权利要求43的方法，其中第一和第二翅片从所述第一和第二翅片的各自第一端到所述第一和第二翅片的各自第二端的方向准直到一个{100}晶面，以及所述第三翅片从所述第三翅片的第一端到第二端的方向准直到一个{110}晶面。
45.根据权利要求40的方法，其中所述第一源和所述第一漏是P型掺杂的，所述第二源和所述第二漏是N型掺杂的，所述第一翅片和第二翅片独立地包括本征，N掺杂或P轻掺杂单晶硅，以及所述第三翅片包括本征，N轻掺杂或P掺杂单晶硅。
46.根据权利要求45的方法，其中第一和第二翅片从所述第一和第二翅片的各自第一端到所述第一和第二翅片的各自第二端的方向准直到一个{110}晶面，以及所述第三翅片从所述第三翅片的第一端到第二端的方向准直到一个{100}晶面。
CNB2005100651041A 2004-04-12 2005-04-08 翅片场效应晶体管及电路 Active CN100524815C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/709,076 US7115920B2 (en) 2004-04-12 2004-04-12 FinFET transistor and circuit
US10/709,076 2004-04-12

Publications (2)

Publication Number Publication Date
CN1684271A true CN1684271A (zh) 2005-10-19
CN100524815C CN100524815C (zh) 2009-08-05

Family

ID=35059722

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100651041A Active CN100524815C (zh) 2004-04-12 2005-04-08 翅片场效应晶体管及电路

Country Status (4)

Country Link
US (4) US7115920B2 (zh)
JP (1) JP4378312B2 (zh)
CN (1) CN100524815C (zh)
TW (1) TWI351714B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
CN103137696A (zh) * 2011-11-30 2013-06-05 台湾积体电路制造股份有限公司 分离沟道晶体管及其形成方法

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432558B1 (en) * 2004-06-09 2008-10-07 Advanced Micro Devices, Inc. Formation of semiconductor devices to achieve <100> channel orientation
US7348641B2 (en) * 2004-08-31 2008-03-25 International Business Machines Corporation Structure and method of making double-gated self-aligned finFET having gates of different lengths
US7212432B2 (en) * 2004-09-30 2007-05-01 Infineon Technologies Ag Resistive memory cell random access memory device and method of fabrication
JP4064955B2 (ja) * 2004-09-30 2008-03-19 株式会社東芝 半導体装置及びその製造方法
US9685524B2 (en) 2005-03-11 2017-06-20 Vishay-Siliconix Narrow semiconductor trench structure
US7102181B1 (en) * 2005-04-22 2006-09-05 International Business Machines Corporation Structure and method for dual-gate FET with SOI substrate
US7521993B1 (en) * 2005-05-13 2009-04-21 Sun Microsystems, Inc. Substrate stress signal amplifier
US7247887B2 (en) * 2005-07-01 2007-07-24 Synopsys, Inc. Segmented channel MOS transistor
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7265008B2 (en) 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
KR100625933B1 (ko) * 2005-09-29 2006-09-18 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
WO2007049170A1 (en) * 2005-10-25 2007-05-03 Nxp B.V. Finfet transistors
US20070096170A1 (en) * 2005-11-02 2007-05-03 International Business Machines Corporation Low modulus spacers for channel stress enhancement
US7341916B2 (en) * 2005-11-10 2008-03-11 Atmel Corporation Self-aligned nanometer-level transistor defined without lithography
DE102005059231B4 (de) * 2005-12-12 2011-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur
TWI489557B (zh) * 2005-12-22 2015-06-21 Vishay Siliconix 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體
US7863713B2 (en) * 2005-12-22 2011-01-04 Tohoku University Semiconductor device
US7414877B2 (en) * 2006-01-23 2008-08-19 Freescale Semiconductor, Inc. Electronic device including a static-random-access memory cell and a process of forming the electronic device
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8225239B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US8225261B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7908578B2 (en) 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9563733B2 (en) * 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US8245180B2 (en) 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8409954B2 (en) 2006-03-21 2013-04-02 Vishay-Silconix Ultra-low drain-source resistance power MOSFET
US7566949B2 (en) * 2006-04-28 2009-07-28 International Business Machines Corporation High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching
US20080121948A1 (en) * 2006-08-16 2008-05-29 International Business Machines Corporation FINFET drive strength de-quantization using multiple orientation fins
KR100836761B1 (ko) * 2006-12-08 2008-06-10 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
JP5016938B2 (ja) * 2007-02-06 2012-09-05 セイコーインスツル株式会社 半導体装置
US8286107B2 (en) 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8492796B2 (en) * 2007-03-13 2013-07-23 Infineon Technologies Ag MuGFET switch
US20080237719A1 (en) * 2007-03-28 2008-10-02 Doyle Brian S Multi-gate structure and method of doping same
US20090001470A1 (en) * 2007-06-26 2009-01-01 Anderson Brent A Method for forming acute-angle spacer for non-orthogonal finfet and the resulting structure
US7710765B2 (en) * 2007-09-27 2010-05-04 Micron Technology, Inc. Back gated SRAM cell
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US7982269B2 (en) * 2008-04-17 2011-07-19 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
US8283231B2 (en) * 2008-06-11 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. finFET drive strength modification
MY152456A (en) 2008-07-16 2014-09-30 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8049214B2 (en) * 2008-08-08 2011-11-01 Texas Instruments Incorporated Degradation correction for finFET circuits
KR101511933B1 (ko) * 2008-10-31 2015-04-16 삼성전자주식회사 핀 전계 효과 트랜지스터의 제조방법
US7888192B2 (en) * 2008-11-10 2011-02-15 Texas Instruments Incorporated Process for forming integrated circuits with both split gate and common gate FinFET transistors
US8242549B2 (en) * 2009-02-17 2012-08-14 International Business Machines Corporation Dynamic random access memory cell including an asymmetric transistor and a columnar capacitor
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8399931B2 (en) * 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
FR2964253B1 (fr) * 2010-08-24 2012-09-14 Commissariat Energie Atomique Méthode de préparation d'un substrat de gaas pour semi-conducteur ferromagnétique, procédé de fabrication d'un tel semi-conducteur, substrat et semi-conducteur obtenus et utilisations de ce dernier
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US20130082329A1 (en) * 2011-10-03 2013-04-04 International Business Machines Corporation Multi-gate field-effect transistors with variable fin heights
US9412883B2 (en) 2011-11-22 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for MOS capacitors in replacement gate process
US8723223B2 (en) 2011-11-30 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid Fin field-effect transistors
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9064725B2 (en) 2012-12-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with embedded MOS varactor and method of making same
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires
US8981493B2 (en) * 2013-01-09 2015-03-17 International Business Machines Corporation FinFET and method of fabrication
US9136320B2 (en) 2013-04-08 2015-09-15 Design Express Limited Field effect transistor
US20140306286A1 (en) 2013-04-10 2014-10-16 International Business Machines Corporation Tapered fin field effect transistor
US9412664B2 (en) 2013-05-06 2016-08-09 International Business Machines Corporation Dual material finFET on single substrate
US8859355B1 (en) * 2013-05-06 2014-10-14 International Business Machines Corporation Method to make dual material finFET on same substrate
US20150214369A1 (en) * 2014-01-27 2015-07-30 Globalfoundries Inc. Methods of forming epitaxial semiconductor material on source/drain regions of a finfet semiconductor device and the resulting devices
US11107808B1 (en) * 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US9263586B2 (en) 2014-06-06 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum well fin-like field effect transistor (QWFinFET) having a two-section combo QW structure
KR101960654B1 (ko) 2014-10-14 2019-03-22 아스일 나이어 후세인 신체 특성에 관한 데이터를 포착하고 출력하기 위한 시스템, 디바이스, 및 방법
WO2016200971A1 (en) 2015-06-08 2016-12-15 Synopsys, Inc. Substrates and transistors with 2d material channels on 3d geometries
US20170084454A1 (en) * 2015-09-17 2017-03-23 International Business Machines Corporation Uniform height tall fins with varying silicon germanium concentrations
EP3732729A4 (en) * 2017-12-27 2021-07-28 INTEL Corporation FINFET-BASED CAPACITORS AND RESISTORS AND ASSOCIATED APPARATUS, SYSTEMS AND PROCESSES
US11568121B2 (en) 2020-06-19 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET semiconductor device grouping

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01162362A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
DE59010851D1 (de) * 1989-04-27 1998-11-12 Max Planck Gesellschaft Halbleiterstruktur mit einer 2D-Ladungsträgerschicht und Herstellungsverfahren
JPH04372166A (ja) * 1991-06-21 1992-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0758620A (ja) * 1993-08-09 1995-03-03 Kawasaki Steel Corp 半導体装置
US6005267A (en) * 1995-09-29 1999-12-21 Itt Corporation MES/MIS FET with split-gate RF input
US6121666A (en) * 1997-06-27 2000-09-19 Sun Microsystems, Inc. Split gate oxide asymmetric MOS devices
JPH11220032A (ja) * 1998-02-02 1999-08-10 Nippon Telegr & Teleph Corp <Ntt> Ｍｏｓ回路
JP3384386B2 (ja) * 1999-07-07 2003-03-10 セイコーエプソン株式会社 半導体装置
US6483156B1 (en) * 2000-03-16 2002-11-19 International Business Machines Corporation Double planar gated SOI MOSFET structure
JP3543946B2 (ja) * 2000-04-14 2004-07-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US7163864B1 (en) * 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
AU2002227107A1 (en) * 2000-10-30 2002-05-15 Virtual Silicon Technology, Inc. Common source eeprom and flash memory
US6781170B2 (en) * 2001-05-01 2004-08-24 Lattice Semiconductor Corporation Integrated circuit base transistor structure and associated programmable cell library
US6744094B2 (en) * 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
US7385262B2 (en) * 2001-11-27 2008-06-10 The Board Of Trustees Of The Leland Stanford Junior University Band-structure modulation of nano-structures in an electric field
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6967351B2 (en) * 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
JP3993438B2 (ja) * 2002-01-25 2007-10-17 株式会社ルネサステクノロジ 半導体装置
US6662350B2 (en) * 2002-01-28 2003-12-09 International Business Machines Corporation FinFET layout generation
JP3605086B2 (ja) * 2002-03-29 2004-12-22 株式会社東芝 電界効果トランジスタ
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
JP4372166B2 (ja) 2007-02-05 2009-11-25 株式会社三共 遊技機

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
CN103137696A (zh) * 2011-11-30 2013-06-05 台湾积体电路制造股份有限公司 分离沟道晶体管及其形成方法
CN103137696B (zh) * 2011-11-30 2015-12-02 台湾积体电路制造股份有限公司 分离沟道晶体管及其形成方法

Also Published As

Publication number Publication date
US7115920B2 (en) 2006-10-03
US20060255410A1 (en) 2006-11-16
JP4378312B2 (ja) 2009-12-02
US7368355B2 (en) 2008-05-06
US7777276B2 (en) 2010-08-17
TW200605147A (en) 2006-02-01
US20100203689A1 (en) 2010-08-12
TWI351714B (en) 2011-11-01
US7964466B2 (en) 2011-06-21
CN100524815C (zh) 2009-08-05
US20050224890A1 (en) 2005-10-13
US20080099795A1 (en) 2008-05-01
JP2005303304A (ja) 2005-10-27

Similar Documents

Publication Publication Date Title
CN1684271A (zh) 翅片场效应晶体管及电路
US7649230B2 (en) Complementary field-effect transistors having enhanced performance with a single capping layer
US8330229B2 (en) Hybrid orientation inversion mode GAA CMOSFET
CN1828908A (zh) 半导体结构及制造半导体结构的方法
US20070164360A1 (en) Semiconductor device and method of fabricating the same
US20110254101A1 (en) Hybrid material inversion mode gaa cmosfet
US6960499B2 (en) Dual-counterdoped channel field effect transistor and method
US20100022062A1 (en) Transitor having a germanium implant region located therein and a method of manufacture therefor
JPH07263707A (ja) 薄膜トランジスタ及びその製造方法
JP2000307113A (ja) 半導体装置及びその製造方法並びに半導体集積回路
JP2003197906A (ja) 半導体装置および相補型半導体装置
JPH05134272A (ja) アクテイブマトリクス型液晶表示素子の駆動用半導体装置及びその製造方法
WO2003081676A1 (fr) Transistor a film mince, systeme de circuit et afficheur a cristaux liquides
US7382029B2 (en) Method and apparatus for improving integrated circuit device performance using hybrid crystal orientations
CN111063685A (zh) 一种新型互补mos集成电路基本单元
JPH11214533A (ja) 半導体装置の製造方法
JPH0555493A (ja) 半導体集積回路装置
JPH03119764A (ja) 半導体装置
Uchino et al. MOSFETs with ultrashallow junction and minimum drain area formed by using solid-phase diffusion from SiGe
CN1921124A (zh) 平板显示装置和互补金属氧化物半导体
JP3274038B2 (ja) 半導体装置
JP2005101278A (ja) 半導体装置およびその製造方法
US7253045B1 (en) Selective P-channel VT adjustment in SiGe system for leakage optimization
EP1670064A1 (en) Monolithically intergrated capacitor and method for manufacturing thereof
TWI459559B (zh) 半導體構造及該半導體構造之製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171115

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171115

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.