CN103107201A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN103107201A
CN103107201A CN2012105571217A CN201210557121A CN103107201A CN 103107201 A CN103107201 A CN 103107201A CN 2012105571217 A CN2012105571217 A CN 2012105571217A CN 201210557121 A CN201210557121 A CN 201210557121A CN 103107201 A CN103107201 A CN 103107201A
Authority
CN
China
Prior art keywords
oxide semiconductor
semiconductor layer
monocrystalline oxide
film
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012105571217A
Other languages
English (en)
Other versions
CN103107201B (zh
Inventor
秋元健吾
佐佐木俊成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN103107201A publication Critical patent/CN103107201A/zh
Application granted granted Critical
Publication of CN103107201B publication Critical patent/CN103107201B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Shift Register Type Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体器件及其制造方法。本发明的一个目的是改善使用氧化物半导体的薄膜晶体管的场效应迁移率。另一个目的是即使在具有改善了场效应迁移率的薄膜晶体管中也能够抑制在截止电流上的增加。在使用氧化物半导体层的薄膜晶体管中，通过将具有比氧化物半导体层更高导电率和更小厚度的半导体层形成于氧化物半导体层和栅绝缘层之间，可以改善薄膜晶体管的场效应迁移率，并且可以抑制截止电流上的增加。

Description

半导体器件及其制造方法
本申请是申请日为2009年10月30日、申请号为200910209089.1、发明名称为“半导体器件及其制造方法”的中国发明专利申请的分案申请。 
技术领域
本发明涉及使用氧化物半导体的半导体器件、使用所述半导体器件的显示装置、及其制造方法。 
背景技术
近些年来，以液晶显示器为代表的液晶显示装置逐渐普及。作为液晶显示器，经常使用配置有像素的有源矩阵液晶显示装置，每个像素都包括薄膜晶体管（TFT）。在包含于有源矩阵液晶显示装置中的薄膜晶体管中，非晶硅或多晶硅被用作有源层。虽然使用非晶硅的薄膜晶体管具有低场效应迁移率，但是它易于被形成于大尺寸衬底诸如大的玻璃衬底的上方。另一方面，虽然使用多晶硅的薄膜晶体管具有高场效应迁移率，但是使用多晶硅在大尺寸衬底诸如大的玻璃衬底的上方形成薄膜晶体管要耗费大量时间，这是因为需要晶化过程，诸如激光退火。 
鉴于上述问题，使用氧化物半导体而非上述硅材料制造薄膜晶体管并且应用于电子器件或光学器件的技术已受到关注。例如，专利文献1和专利文献2公开了使用氧化锌或In-Ga-Zn-O类氧化物半导体作为氧化物半导体薄膜来制造薄膜晶体管并且将此类晶体管用作图像显示装置的开关元件等的技术。 
[引用文献列表] 
[专利文献] 
[专利文献1]日本特开2007-123861 
[专利文献2]日本特开2007-96055 
在沟道形成区中使用氧化物半导体的薄膜晶体管的场效应迁移率大约为使用非晶硅的薄膜晶体管的场效应迁移率的10到100倍。氧化物半导体膜可以在300℃或更低温度下通过溅射法等方法形成。其制造工艺比使用多晶硅的薄膜晶体管更容易。因而，即使在使用大尺寸衬底的情况中，显示装置的像素部分和***驱动电路也可以被形成于相同衬底之上。 
在有源矩阵液晶显示装置中，因为在短暂的栅开关期间中电压被施加于液晶层并且电被存储于存储电容中，所以需要大驱动电流。特别地，在具有大屏幕的液晶显示装置或者高清晰度液晶显示装置中，需要大驱动电流。因此，用作开关元件的薄膜晶体管优选地具有高场效应迁移率。 
然而，使用氧化物半导体的薄膜晶体管的场效应迁移率低于使用多晶硅的薄膜晶体管，这种使用多晶硅的薄膜晶体管通常被用于液晶显示装置的驱动电路。 
发明内容
本发明的实施方式的目的是改善使用氧化物半导体的薄膜晶体管的场效应迁移率。本发明的实施方式的另一个目的是抑制具有改善了的场效应迁移率的薄膜晶体管在截止电流上的增加。本发明的实施方式的又一个目的是提供包括使用氧化物半导体的薄膜晶体管的显示装置。 
根据本发明的实施方式，在薄膜晶体管的形成中，使用氧化物半导体层，并在氧化物半导体层和栅绝缘层之间形成具有比氧化物半导体层更高的导电率和更小的厚度的半导体层。 
本发明的一个实施方式是一种半导体器件，包括：栅电极层；位于栅电极层上方的栅绝缘层；位于栅绝缘层上方的半导体层；位于半导体层上方的氧化物半导体层；和位于氧化物半导体层上方的源电极 层和漏电极层，其中氧化物半导体层为包含铟、镓、和锌的氧化物半导体层；半导体层的厚度小于氧化物半导体层的厚度；半导体层的导电率高于氧化物半导体层的导电率；并且氧化物半导体层与源电极层和漏电极层电气连接。 
本发明的另一个实施方式是一种半导体器件，包括：栅电极层；位于栅电极层上方的栅绝缘层；位于栅绝缘层上方的半导体层；位于半导体层上方的氧化物半导体层；位于氧化物半导体层上方的具有n型导电性的缓冲层；和位于缓冲层上方的源电极层和漏电极层，其中氧化物半导体层和缓冲层为氧化物半导体层，其每个都包含铟、镓、和锌；缓冲层的载流子浓度高于氧化物半导体层的载流子浓度；半导体层的厚度小于氧化物半导体层的厚度；半导体层的导电率高于氧化物半导体层的导电率；缓冲层的导电率高于半导体层的导电率；并且氧化物半导体层与源电极层和漏电极层经由缓冲层电连接。 
注意，半导体层优选地为包含铟、镓、和锌的氧化物半导体层。半导体层的导电率优选地高于1.0×10-3S/cm。氧化物半导体层优选地具有位于源电极层和漏电极层之间并且厚度小于与源电极层和漏电极层重叠的区域的厚度的区域。缓冲层的载流子浓度优选地为1×1018/cm3或更高，而氧化物半导体层的载流子浓度优选地低于1×1017/cm3。 
本发明的另一个实施方式是一种用于制造半导体器件的方法，包括以下步骤：在衬底上方形成栅电极层；在栅电极层上方形成栅绝缘层；在栅绝缘层上方通过溅射法形成包含铟、镓、和锌的第一氧化物半导体膜；通过溅射法在第一氧化物半导体膜上方形成包含铟、镓、和锌的第二氧化物半导体膜；蚀刻第一氧化物半导体膜和第二氧化物半导体膜以形成半导体层和岛状的第二氧化物半导体膜；在半导体层和岛状的第二氧化物半导体膜上方形成导电层；以及蚀刻岛状的第二氧化物半导体膜和导电层以形成氧化物半导体层以及源电极层和漏电极层，其中，使用于形成第一氧化物半导体膜的成膜气体中氧气流量的比例低于用于形成第二氧化物半导体膜的成膜气体中氧气流量 的比例。 
注意，用于形成第一氧化物半导体膜的成膜气体中氧气流量的比例优选地低于10体积%，而用于形成第二氧化物半导体膜的成膜气体中氧气流量的比例优选地为10体积%或更高。另外，优选地在氩气氛中形成第一氧化物半导体膜，而优选地在氩气和氧气的气氛中形成第二氧化物半导体膜。此外，优选地，在氧化物半导体层中，在源电极层和漏电极层之间配置厚度小于与源电极层和漏电极层重叠的区域的厚度的区域。 
作为本说明书中所用的氧化物半导体，形成包括组成化学式用InMO3(ZnO)m（m>0）表示的材料的薄膜，并制造包括所述薄膜的薄膜晶体管。注意，M表示选自镓（Ga）、铁（Fe）、镍（Ni）、锰（Mn）、和钴（Co）中的一种或多种金属元素。除了只包括Ga作为M的情况外，还有作为M包含Ga和除Ga外的上述金属元素的情况，例如，Ga和Ni或Ga和Fe。另外，在氧化物半导体中，有些情况下，除了所包含的作为M的元素外，作为杂质元素，还包含诸如Fe或Ni的过渡金属元素或者过渡金属元素的氧化物。在本说明书中，这种薄膜也被称为“In-Ga-Zn-O类非单晶膜”。 
利用X光衍射（XRD）在In-Ga-Zn-O类非单晶膜中观察到非晶结构。注意，在利用溅射法成膜之后，在200℃到500℃下、优选地300℃到400℃下，对所检验的样品的In-Ga-Zn-O类非单晶膜进行10分钟到100分钟的热处理。另外，可以制造具有诸如在±20V栅电压下大于或等于109的通/断比和大于或等于10的迁移率的电特性的薄膜晶体管。 
注意,本说明书中的序数诸如“第一”和“第二”是为了方便而使用，并不代表步骤顺序和层的层叠顺序。另外，本说明书中的序数不代表限定本发明的特定名称。 
注意，本说明书中的半导体器件表示可以通过使用半导体特性来工作的所有器件，电子光学器件、半导体电路、和电子器件都包括在所述半导体器件中。 
根据本发明的实施方式，在使用氧化物半导体层的薄膜晶体管中，在氧化物半导体层和栅绝缘层之间形成比氧化物半导体层具有更高导电率和更小厚度的半导体层，由此可以改善薄膜晶体管的场效应迁移率。另外，即使在具有改善了的场效应迁移率的薄膜晶体管中也可以抑制截止电流上的增加。 
本发明的另一个实施方式通过将薄膜晶体管用于显示装置的像素部分和驱动电路部分，可以提供具有高的电特性和高的可靠性的显示装置。 
附图说明
图1A和1B为本发明的实施方式的半导体器件的示意图。 
图2A到2C为本发明的实施方式的用于制造半导体器件的方法的示意图。 
图3A到3C为本发明的实施方式的用于制造半导体器件的方法的示意图。 
图4为本发明的实施方式的用于制造半导体器件的方法的示意图。 
图5为本发明的实施方式的用于制造半导体器件的方法的示意图。 
图6为本发明的实施方式的用于制造半导体器件的方法的示意图。 
图7为本发明的实施方式的用于制造半导体器件的方法的示意图。 
图8A-1到8B-2为本发明的实施方式的半导体器件的示意图。 
图9为本发明的实施方式的半导体器件的示意图。 
图10为本发明的实施方式的半导体器件的示意图。 
图11A到11C为本发明的实施方式的用于制造半导体器件的方法的示意图。 
图12为氧化物半导体层的导电率的测量结果的图。 
图13为本发明的实施方式的半导体器件的示意图。 
图14A和14B分别为半导体器件的框图。 
图15为信号线驱动电路的结构的示意图。 
图16为信号线驱动电路的结构的时序图。 
图17为信号线驱动电路的结构的时序图。 
图18为移位寄存器的结构的示意图。 
图19为图18所述的触发器的连接结构的示意图。 
图20为本发明的实施方式的半导体器件的像素等效电路。 
图21A到21C分别为本发明实施方式的半导体器件的示意图。 
图22A-1到22B为本发明的实施方式的半导体器件的示意图。 
图23为本发明的实施方式的半导体器件的示意图。 
图24A和24B为本发明的实施方式的半导体器件示意图。 
图25A和25B分别为电子纸使用方式的示例。 
图26为电子书阅读器的示例的外观图。 
图27A为电视设备的示例的外观图，而图27B为数字相框的示例的外观图。 
图28A和28B分别为游戏机的示例的外观图。 
图29A和29B分别为手机的示例的示意图。 
具体实施方式
下面结合附图说明本发明的实施方式和实施例。然而，本发明不限于下列说明；本领域技术人员易于理解的是，所述的方式和细节可以在不偏离本发明的精神和范围的前提下进行各种改变。因此，本发明不应被理解成受到实施方式和实施例的下列说明的限制。注意，在用于解释实施方式和实施例的所有附图中，相同的部分或者具有相似功能的部分被相同的附图标记标注，并且只说明一遍。 
[实施方式1] 
本实施方式中，结合图1A和1B说明薄膜晶体管的结构。 
本实施方式的具有底栅结构的薄膜晶体管如图1A和1B所示。 图1A为截面图，而图1B为俯视图。图1A为沿图1B的A1-A2线截取的截面图。 
在图1A和1B所示的薄膜晶体管中，栅电极层101配置于衬底100上方；栅绝缘层102配置于栅电极层101上方；半导体层106配置于栅绝缘层102上方；氧化物半导体层103配置于半导体层106上方；并且源电极层和漏电极层105a和105b配置于氧化物半导体层103上方。 
栅电极层101可以使用如下材料形成为具有单层结构或叠层结构：诸如铝、铜、钼、钛、铬、钽、钨、钕、或钪的金属材料；包含任意这些材料作为主要成分的合金材料；或者包含任意这些材料的氮化物。栅电极层101可以优选地使用低电阻导电材料诸如铝或铜来形成；然而，低电阻导电材料具有耐热性差和易于被腐蚀的缺点。因而，低电阻导电材料优选地与耐热导电材料结合使用。作为耐热导电材料，使用钼、钛、铬、钽、钨、钕、或钪等。 
例如，作为栅电极层101的叠层结构，优选在铝层上方层叠钼层的双层结构、在铜层上方层叠钼层的双层结构、在铜层上方层叠氮化钛层或氮化钽层上方的双层结构、或者层叠了氮化钛层和钼层的双层结构。替代地，优选地使用层叠了钨层或氮化钨层、铝－硅合金层或铝－钛合金层、和氮化钛层或钛层的三层结构。 
使用包含In、Ga、和Zn且包括组成化学式用InMO3(ZnO)m（m>0）表示的In-Ga-Zn-O类非单晶膜形成氧化物半导体层103。注意，M表示选自镓（Ga）、铁（Fe）、镍（Ni）、锰（Mn）、和钴（Co）中的一种或多种金属元素。除了只包含Ga作为M的情况外，还有作为M包含Ga和除Ga外的上述其他金属元素，例如，Ga和Ni或Ga和Fe。另外，在氧化物半导体中，有些情况下，除所含的作为M的元素外，作为杂质元素，还包含诸如Fe或Ni的过渡金属元素或过渡金属元素的氧化物。 
氧化物半导体层103的厚度被设定为10nm到300nm，优选地为20nm到100nm。氧化物半导体层103具有在源电极层和漏电极 层105a和105b之间且厚度小于与源电极层和漏电极层105a和105b重叠的区域的厚度的区域。 
氧化物半导体层103的导电率优选地为1.0×10-3S/cm或更低。另外，氧化物半导体层103的导电率优选地为1.0×10-11S/cm或更高。氧化物半导体层103的载流子浓度范围优选地低于1×1017/cm3（更优选地，1×1011/cm3或更高）。当氧化物半导体层103的载流子浓度范围超过上述范围时，薄膜晶体管有成为常通（normally-on）的风险。 
半导体层106的导电率高于氧化物半导体层103的导电率，而半导体层106的厚度小于氧化物半导体层103的厚度。半导体层106的导电率优选地高于1.0×10-3S/cm。半导体层106的厚度被设定为大于或等于1nm且小于或等于50nm，优选地，大于或等于5nm且小于或等于10nm。此处，因为半导体层106的厚度小于氧化物半导体层103的厚度，所以当薄膜晶体管关断时漏极电流主要流经氧化物半导体层103的被蚀刻部分，因而，截止电流不会流经具有高导电率的半导体层106，由此抑制了截止电流上的增加。 
在本实施方式中，In-Ga-Zn-O类非单晶膜被用作半导体层106。在In-Ga-Zn-O类非单晶膜被用作半导体层106的情况中，In-Ga-Zn-O类非单晶膜中包括至少一种非晶成分，且在有些情况中，半导体层106的非晶结构中包括晶粒（纳米晶体）。半导体层106中的晶粒（纳米晶体）的每个的直径都为1nm到10nm，通常约为2nm到4nm。然而，半导体层106不限于In-Ga-Zn-O类非单晶膜。可以使用不包括In-Ga-Zn-O类非单晶膜的半导体，诸如氧化物半导体、单晶半导体、多晶半导体、微晶半导体、非晶半导体、或化合物半导体，只要它满足上述条件即可。当In-Ga-Zn-O类非单晶膜被用作半导体层106时，氧化物半导体层103和半导体层106可以被连续地形成；因此，可以改善制造薄膜晶体管的效率和生产率。 
在In-Ga-Zn-O类非单晶膜被用作半导体层106的情况中，使用于通过溅射法形成半导体层106的整个成膜气体中氧气流量的比例低于用于通过溅射法形成氧化物半导体层103的整个成膜气体中氧气流 量的比例。因此，可以使如此形成的半导体层106的导电率高于如此形成的氧化物半导体层103的导电率。半导体层106优选地在整个成膜气体中氧气流量的比例低于10体积%的条件下形成。氧化物半导体层103优选地在整个成膜气体中氧气流量的比例为10体积%或更高的条件下形成。另外，半导体层106可以在不含氧气的稀有气体诸如氩气的气氛中形成。 
通过将半导体层106和氧化物半导体层103的叠层结构用于薄膜晶体管的有源层，当薄膜晶体管开启时，漏极电流主要流经具有高导电率的半导体层106，并且可以增加场效应迁移率。另外，当薄膜晶体管关断时，漏极电流主要流经氧化物半导体层103的被蚀刻部分，因而，可以防止截止电流流经具有高导电率的半导体层106，由此可以抑制截止电流上的增加。 
源或漏电极层105a具有由第一导电层112a、第二导电层113a、和第三导电层114a组成的三层结构，而源电极或漏电极层105b具有由第一导电层112b、第二导电层113b、和第三导电层114b组成的三层结构。第一导电层112a和112b、第二导电层113a和113b、以及第三导电层114a和114b中的每一个都可以使用以下材料来形成：金属材料，诸如铝、铜、钼、钛、铬、钽、钨、钕、或钪；包含任意这些材料作为主要成分的合金材料；或者包含任意这些材料的氮化物。第一导电层112a和112b、第二导电层113a和113b、以及第三导电层114a和114b中的每一个都可以优选地使用低电阻导电材料诸如铝或铜来形成；然而，低电阻导电材料具有耐热性低和易于被腐蚀的缺点。因而，低电阻导电材料优选地与耐热导电材料结合使用。作为耐热导电材料，使用钼、钛、铬、钽、钨、钕、或钪等。 
例如，优选地，使用作为耐热导电材料的钛来形成第一导电层112a和112b和第三导电层114a和114b，而使用具有低耐热性的含钕的铝合金来形成第二导电层113a和113b。通过此类结构，利用了铝的低电阻特性并可以减少小丘的产生。注意，在本实施方式中，源或漏电极层105a被形成为具有由第一导电层112a、第二导电层113a、 和第三导电层114a组成的三层结构，而源或漏电极层105b被形成为具有由第一导电层112b、第二导电层113b、和第三导电层114b组成的三层结构；然而，源和漏电极层105a和105b不限于此结构。因而，源和漏电极层105a和105b可以具有单层结构、双层结构、或者四层或更多层的叠层结构。 
利用此类结构，在氧化物半导体层和栅绝缘层之间形成具有比氧化物半导体层更高导电率和更小厚度的半导体层，因而，当薄膜晶体管开启时可以改善薄膜晶体管的场效应迁移率。另外，即使在具有改善了的场效应迁移率的薄膜晶体管中也可以抑制截止电流上的增加。 
注意，本实施方式所述的结构可以适当地与其它实施方式中的任意结构进行组合。 
[实施方式2] 
在本实施方式中，结合图2A到2C、图3A到3C、图4、图5、图6、图7、图8A-1到8B-2、和图9说明包括实施方式1所述的薄膜晶体管的显示装置的制造过程。图2A到2C和图3A到3C为截面图，而图4、图5、图6、和图7为俯视图。图4、图5、图6、和图7每一个中的A1-A2线和B1-B2线分别对应于图2A到2C和图3A到3C每一个截面图中的A1-A2线和B1-B2线。 
首先，制备衬底100。作为衬底100，可以使用下列任意衬底：利用熔融法（fusion method）或浮法（float method）由钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、和铝硅酸盐玻璃等玻璃制成的非碱性玻璃衬底；陶瓷衬底；以及具有足以承受本制造工艺的工艺温度的耐热性的塑料衬底等。替代地，只要在表面之上配置有绝缘膜，则也可以使用金属衬底诸如不锈钢合金衬底。衬底100可以具有如下尺寸：320mm×400mm、370mm×470mm、550mm×650mm、600mm×720mm、680mm×880mm、730mm×920mm、1000mm×1200mm、1100mm×1250mm、1150mm×1300mm、1500mm×1800mm、1900mm×2200mm、2160mm×2460mm、2400mm×2800mm、或2850mm×3050mm等。 
另外，作为基底膜（base film）的绝缘膜可以被形成于衬底100上方。基底膜可以被形成为具有通过CVD法、或溅射法等方法由氧化硅膜、氮化硅膜、氧氮化硅膜、和氮氧化硅膜制成的单层结构或叠层结构。在使用衬底100作为包含移动离子的衬底诸如玻璃衬底的情况中，含氮的膜诸如氮化硅膜或者氮氧化硅膜被用作基底膜，由此可以防止移动离子进入氧化物半导体层或半导体层。 
接下来，通过溅射法或真空蒸镀法在衬底100的整个区域的上方形成用于形成包括栅电极层101、电容布线108、和第一端子121的栅布线的导电膜。接下来，在衬底100的整个区域的上方形成了导电膜后，执行第一光刻步骤。形成抗蚀剂掩模，并通过蚀刻去除不需要的部分以形成布线和电极（包括栅电极层101、电容布线108、和第一端子121的栅布线）。此时，优选地执行蚀刻使得栅电极层101的至少一个端部成锥形以防止连接断开。此阶段的截面图如图2A所示。此阶段的俯视图对应于图4。 
可以使用以下材料将包括栅电极层101、电容布线108、和端子部分中的第一端子121的栅布线形成为具有单层结构或叠层结构：金属材料，诸如铝、铜、钼、钛、铬、钽、钨、钕、或钪；包含任意这些材料作为主要成分的合金材料；或者包含任意这些材料的氮化物。可以优选地使用低电阻导电材料诸如铝或铜形成包括栅电极层101、电容布线108、和端子部分中的第一端子121的栅布线；然而，低电阻导电材料具有耐热性低和易于被腐蚀的缺点。因而，低电阻导电材料优选与耐热导电材料结合使用。作为耐热导电材料，使用钼、钛、铬、钽、钨、钕、或钪等。 
例如，作为栅电极层101的叠层结构，优选在铝层上方层叠钼层的双层结构、在铜层上方层叠钼层的双层结构、在铜层上方层叠氮化钛层或氮化钽层上方的双层结构、或者层叠了氮化钛层和钼层的双层结构。替代地，优选地使用层叠了钨层或氮化钨层、铝－硅合金层或铝－钛合金层、和氮化钛层或钛层的三层结构。 
接下来，栅绝缘层102被形成于栅电极层101的整个区域的上方。 栅绝缘层102通过CVD法、或溅射法等形成为50nm到250nm的厚度。 
例如，通过CVD法或溅射法使用厚度100nm的氧化硅膜形成栅绝缘层102。不用说，栅绝缘层102不限于此类氧化硅膜。可以使用其它的绝缘膜诸如氧氮化硅膜、氮氧化硅膜、氮化硅膜、氧化铝膜、或氧化钽膜将栅绝缘层102形成为具有单层结构或叠层结构。 
替代地，可以通过使用有机硅烷气体的CVD法由氧化硅层形成栅绝缘层102。作为有机硅烷气体，可以使用含硅的化合物诸如四乙氧基硅烷（TEOS）（化学式：Si(OC2H5)4）、四甲基硅烷（TMS）（化学式：Si(CH3)4）、四甲基环四硅氧烷（TMCTS）、八甲基环四硅氧烷（OMCTS）、六甲基二硅氮烷（HMDS）、三乙氧基硅烷（SiH(OC2H5)3）、或者三（二甲氨基）硅烷（SiH(N(CH3)2)3）。 
另外，替代地，栅绝缘层102可以使用铝、钇、或铪的氧化物、氮化物、氧氮化物、或者氮氧化物中的一种；或者包括至少两种或更多种上述化合物的化合物。 
注意，在本说明书中，氧氮化物是指包含的氧原子多于氮原子的物质，而氮氧化物是指包含的氮原子多于氧原子的物质。例如，“氧氮化硅膜”是指这样的膜：其包含的氧原子多于氮原子，且当用RBS（卢瑟福背散射能谱分析法）和HFS（氢正向散射（hydrogen forwardscattering）法）测量时，氧、氮、硅、和氢的浓度范围分别为50原子%到70原子%、0.5原子%到15原子%、25原子%到35原子%、和0.1原子%到10原子%。此外，“氮氧化硅膜”是指这样的膜：其包含的氮原子多于氧原子，且当用RBS和HFS测量时，氧、氮、硅、和氢的浓度范围分别为5原子%到30原子%、20原子%到55原子%、25原子%到35原子%、和10原子%到30原子%。注意氮、氧、硅、和氢的百分比落在上述给定范围之内，其中氧氮化硅或氮氧化硅中所包含的原子总数被定义为100原子%。 
注意，在用于形成氧化物半导体层103和半导体层106的氧化物半导体膜被形成之前，优选地执行通过引入氩气产生等离子体的反向 溅射，由此去除附着到栅绝缘层102表面的灰尘。反向溅射是指这样的方法，其中，在氩气氛中使用RF电源对衬底一侧施加电压以对表面进行改性，而不向靶材侧施加电压。注意，替代氩气氛，可以使用氮气氛、或氦气氛等。替代地，可以使用添加了氧、氢、或N2O等的氩气氛。另外，替代地，可以使用添加了Cl2、或CF4等的氩气氛。在反向溅射之后，第一氧化物半导体膜被形成而不被暴露于空气，由此可以防止灰尘或湿气附着到栅绝缘层102和半导体层106之间的界面。 
接下来，在栅绝缘层102上方，通过溅射法在稀有气体诸如氩气和氧气的气氛中形成用于形成半导体层106的第一氧化物半导体膜（本实施方式中的第一In-Ga-Zn-O类非单晶膜）。注意，氧气不是必须的。作为具体条件，使用直径为8英寸的包含In、Ga、和Zn（In2O3：Ga2O3：ZnO＝1：1：1）的氧化物半导体靶材，衬底和靶材之间的距离被设定为170nm，Ar对O2的流量比为50对1（sccm），并且在0.4Pa的压力下，用0.5kW的直流（DC）电源，在室温下，通过溅射法进行成膜。另外，作为靶材，可以在直径为8英寸的包含In2O3的盘上放置粒料态（pellet state）的Ga2O3和ZnO。 
尽管有意使用了In2O3：Ga2O3：ZnO＝1：1：1的靶材，但是可以成膜之后立即形成包含1nm到10nm大小的晶粒In-Ga-Zn-O类非单晶膜。注意，可以说，通过适当调整靶材中的组成比、成膜压力（0.1Pa到2.0Pa）、功率（250W到3000W：8英寸Φ）、温度（室温到100℃）、或反应溅射成膜条件等，可以对晶粒是否存在或者晶粒的密度进行调整，并且可以在1nm到10nm的范围内调整直径尺寸。第一In-Ga-Zn-O类非单晶膜的厚度被设为1nm到50nm，优选地为5nm到10nm。不用说，当膜包括晶粒时，晶粒的尺寸不会超过膜厚度。另外，脉冲直流（DC）电源是优选的，因为可以减少灰尘并且使厚度分布均匀化。 
通过将In-Ga-Zn-O类非单晶膜用作半导体层106，可以连续形成第一氧化物半导体膜和第二氧化物半导体薄。因此，可以改善制造 显示装置的效率和生产率。注意，尽管本实施方式中半导体层106使用In-Ga-Zn-O类非单晶膜形成，但是半导体层106不限于此；因而，不包括In-Ga-Zn-O类非单晶膜的半导体诸如氧化物半导体、单晶半导体、多晶半导体、微晶半导体、非晶半导体、或化合物半导体可以被用作半导体层106。 
接下来，在诸如氩气的稀有气体和氧气的气氛中通过不被暴露于空气的溅射法形成用于形成氧化物半导体层103的第二氧化物半导体膜（本实施方式中的第二In-Ga-Zn-O类非单晶膜）。作为具体条件，使用直径为8英寸的包含In、Ga、和Zn（In2O3：Ga2O3：ZnO＝1：1：1）的氧化物半导体靶材，衬底和靶材之间的距离被设定为170nm，Ar对O2的流量比为50对5（sccm），并且在0.4Pa的压力下，用0.5kW的直流（DC）电源，在室温下，通过溅射法执行成膜。另外，作为靶材，可以在直径为8英寸的包含In2O3的盘上放置粒料态的Ga2O3和ZnO。注意，脉冲直流（DC）电源是优选的，因为可以减少灰尘并且使厚度分布均匀化。第二In-Ga-Zn-O类非单晶膜的厚度被设为10nm到300nm，优选地为20nm到100nm。 
使用于通过溅射法形成第一In-Ga-Zn-O类非单晶膜的整个成膜气体中氧气流量的比例低于用于通过溅射法形成第二In-Ga-Zn-O类非单晶膜的整个成膜气体中氧气流量的比例。因此，可以使如此形成的第一In-Ga-Zn-O类非单晶膜的导电率高于如此形成的第二In-Ga-Zn-O类非单晶膜的导电率。作为用于第一In-Ga-Zn-O类非单晶膜的成膜条件，整个成膜气体中的氧气流量比例优选地低于10体积%。另外，作为用于第一In-Ga-Zn-O类非单晶膜的成膜条件，整个成膜气体中的氧气流量的比例优选地为10体积%或更高。另外，可以在不含氧气的稀有气体诸如氩气的气氛中形成第一In-Ga-Zn-O类非单晶膜。 
用于形成第二In-Ga-Zn-O类非单晶膜的处理室(chamber)可以与执行反应溅射的处理室相同或不同。 
溅射法的示例包括：使用高频电源作为溅射电源的RF溅射法、 DC溅射法、和施加脉冲形式的偏置的脉冲DC溅射法。RF溅射法主要用于形成绝缘膜的情况，而DC溅射法主要用于形成金属膜的情况。 
另外，还有多靶材溅射装置（multi-source sputteringapparatus），其中可以设置由不同材料制成的多个靶材。利用多靶材溅射装置，可以在同一个处理室中层叠不同材料的膜，或者可以通过放电在同一个处理室中同时形成多种材料的膜。 
另外，还有在处理室内配置有磁体***并被用于磁控管溅射法的溅射装置；或者用于通过使用微波而不使用辉光放电来产生等离子体的ECR溅射法的溅射装置。 
另外，作为利用溅射法的成膜方法，还有在成膜期间靶材物质和溅射气体成分相互化学反应形成化合物的膜的反应溅射法，和在成膜期间还在衬底衬底上施加电压的偏置溅射法。 
接下来，执行第二光刻步骤。形成抗蚀剂掩模，并蚀刻第一In-Ga-Zn-O类非单晶膜和第二In-Ga-Zn-O类非单晶膜。在第一In-Ga-Zn-O类非单晶膜和第二In-Ga-Zn-O类非单晶膜的蚀刻中，可以使用有机酸诸如柠檬酸或者草酸作为蚀刻剂。此处，通过使用ITO07N（由关东化学株式会社制造）的湿法蚀刻来蚀刻第一In-Ga-Zn-O类非单晶膜和第二In-Ga-Zn-O类非单晶膜以去除不需要的部分。这样，第一In-Ga-Zn-O类非单晶膜和第二In-Ga-Zn-O类非单晶膜被加工成岛状，由此形成由第一In-Ga-Zn-O类非单晶膜形成的半导体层106和本身是第二In-Ga-Zn-O类非单晶膜的氧化物半导体膜111。半导体层106和氧化物半导体膜111被蚀刻以具有锥形边沿，由此可以防止由台阶形状引起的布线断开。注意此处的蚀刻不限于湿法蚀刻，而可以使用干法蚀刻。此阶段的截面图如图2B所示。注意，此阶段的俯视图对应于图5。 
接下来，执行第三光刻步骤。形成抗蚀剂掩模，并通过蚀刻去除不需要的部分以形成到由与栅电极层101相同材料形成的达布线或者电极层的接触孔。配置该接触孔用于与稍后形成的导电膜直接接触。例如，当形成栅电极层与驱动电路中的源或漏电极层直接接触的薄膜 晶体管时，或者当形成与端子部分的栅布线电连接的端子时，形成接触孔。 
接下来，通过溅射法或真空蒸镀法使用金属材料在半导体层106和氧化物半导体膜111上方形成第一导电层112、第二导电层113、和第三导电层114。此阶段的截面图如图2C所示。 
第一导电层112、第二导电层113、和第三导电层114的每一个都可以使用以下材料形成：金属材料，诸如铝、铜、钼、钛、铬、钽、钨、钕、或钪；包含任意这些材料作为主要成分的合金材料；或者包含任意这些材料的氮化物。第一导电层112、第二导电层113、以及第三导电层114中的每一个都可以优选地使用低电阻导电材料诸如铝或铜来形成；然而，低电阻导电材料具有耐热性低和易于被腐蚀的缺点。因而，低电阻导电材料优选地与耐热导电材料结合使用。作为耐热导电材料，使用钼、钛、铬、钽、钨、钕、或钪等。 
此处，使用作为耐热导电材料的钛来形成第一导电层112和第三导电层114，而使用具有低耐热性的包含钕的铝合金来形成第二导电层113。通过此类结构，利用了铝的低电阻特性并且可以减少小丘的产生。注意，在本实施方式中，采用由第一导电层112、第二导电层113、和第三导电层114组成的三层结构；然而，本发明的实施方式不限于此结构。因而，可以采用单层结构、双层结构、或者四层或更多层的叠层结构。例如，可以采用钛膜的单层结构或者包含硅的铝膜的单层结构。 
接下来，执行第四光刻步骤。形成抗蚀剂掩模131，并利用蚀刻去除不需要的部分，由此形成源和漏电极层105a和105b、氧化物半导体层103、和连接电极120。此时，使用湿法蚀刻或干法蚀刻作为蚀刻方法。例如，在使用钛形成第一导电层112和第三导电层114而使用包含钕的铝合金形成第二导电层113的情况中，可以通过使用过氧化氢溶液或加热的盐酸作为蚀刻剂执行湿法蚀刻。在本蚀刻步骤中，在氧化物半导体薄膜111中要暴露的区域也被部分地蚀刻；从而，氧化物半导体层103具有在源电极层和漏电极层105a和105b之间并 且其厚度小于与源电极层和漏电极层105a和105b重叠的区域的厚度的区域。因此，薄膜晶体管的沟道形成区与氧化物半导体层103的小厚度区域重叠。 
在图3A中，第一导电层112、第二导电层113、第三导电层114、和氧化物半导体膜111可以通过使用过氧化氢溶液或加热的盐酸作为蚀刻剂的蚀刻法来同时蚀刻；因此，源和漏电极层105a和105b的端部与氧化物半导体层103的端部对准，并且可以形成连续结构。另外，湿法蚀刻允许对层进行各向异性蚀刻，使得源和漏电极层105a和105b的端部从抗蚀剂掩模131凹陷下去。经过上述步骤，可以制造薄膜晶体管170，其中氧化物半导体层103和半导体层106用作沟道形成区。此阶段的截面图如图3A所示。注意，此阶段的俯视图对应于图6。 
此处，优选地，在200℃到600℃下、典型地在300℃到500℃下执行热处理。此处，在350℃下在氮气氛中进行1小时热处理。通过该热处理，在In-Ga-Zn-O类非单晶膜中发生原子水平上的重新排列。因为利用该热处理可以释放会禁止载流子移动的应变能，所以该热处理（包括光退火）是重要的。注意，上述热处理的时机上没有特定限制，只要热处理在第二In-Ga-Zn-O类非单晶膜成之后执行即可，例如，热处理可以在像素电极形成之后执行。 
另外，氧化物半导体层103的暴露的沟道形成区可以受到氧基团处理（oxygen radical treatment）。通过执行氧基团处理，薄膜晶体管可以是常断的（normally-off）。另外，基团处理可以修复因蚀刻而对氧化物半导体层103造成的损害。优选地在O2或N2O气氛中、以及优选地在含氧的N2气氛、含氧的He气氛、或含氧的Ar气氛中执行基团处理。替代地，基团处理可以在添加了Cl2和/或CF4的上述气氛下执行。注意基处理被优选地不施加偏置来执行。 
在第四光刻步骤中，由与源和漏电极层105a和105b相同的材料制成的第二端子122也被保留在端子部分中。注意，第二端子122电连接到源布线（包括源和漏电极层105a和105b的源布线）。 
在端子部分中，连接电极120经由形成于栅绝缘层102中的接触孔直接连接到第一端子121。注意，尽管此处没有说明，但是驱动电路的薄膜晶体管的源或漏布线经由与上述步骤相同的步骤直接连接到栅电极。 
另外，通过使用利用多色调掩模（multi-tone mask）形成的具有多种厚度（通常为两种不同厚度）的区域的抗蚀剂掩模，可以减少抗蚀剂掩模的数量，从而简化工艺并降低成本。 
接下来，去除抗蚀剂掩模131，并形成保护绝缘层107以覆盖薄膜晶体管170。对于保护绝缘层107，可以使用通过溅射法等得到的氮化硅膜、氧化硅膜、氧氮化硅膜、氧化铝膜、或氧化钽膜等。 
接下来，执行第五光刻步骤。形成抗蚀剂掩模，并蚀刻保护绝缘层107以形成到达漏电极层105b的接触孔125。另外，通过此处的蚀刻，形成到达第二端子122的接触孔127和到达连接电极120的接触孔126。此阶段的截面图如图3B所示。 
然后，在去除了抗蚀剂掩模之后，形成透明导电膜。透明导电膜是通过溅射法、或真空蒸发法等，使用氧化铟（In2O3）、或氧化铟和氧化锡的合金（In2O3-SnO2，在下文中缩写为ITO）等形成的。用基于盐酸的溶液进行对此类材料的蚀刻处理。替代地，因为——尤其是在ITO的蚀刻中——容易产生残留物，所以可以使用氧化铟和氧化锌的合金（In2O3-ZnO2）以改善蚀刻的可加工性。 
接下来，执行第六光刻步骤。形成抗蚀剂掩模，并且利用蚀刻去除不需要的部分以形成像素电极层110。 
在第六光刻步骤中，利用电容布线108和像素电极层110形成存储电容器，其中电容器部分中的栅绝缘层102和保护绝缘层107被用作电介质。 
另外，在第六光刻步骤中，第一端子和第二端子被抗蚀剂掩模覆盖，且透明导电膜128和129被留在端子部分中。透明导电膜128和129用作用于与FPC连接的电极或布线。形成在与第一端子121直接相连的连接电极120上方的透明导电膜128用作连接端子电极，该连 接端子电极起到栅布线的输入端子的功能。形成于第二端子122上方的透明导电膜129用作连接端子电极，该连接端子电极起到源布线的输入端子的功能。 
然后，去除抗蚀剂掩模。此阶段的截面图如图3C所示。注意，此阶段的俯视图对应于图7。 
另外，图8A-1和图8B-1分别为此阶段的栅布线端子部分的截面图和俯视图。图8A-1为沿图8B-1的C1-C2线截取的截面图。在图8A-1中，形成于保护绝缘膜154上方的透明导电膜155是起输入端子作用的连接端子电极。此外，在图8A-1中，在端子部分中，由与栅布线相同材料形成的第一端子151和由与源布线相同材料形成的连接电极153以夹着栅绝缘层152的方式相互重叠，并且被电连接起来。另外，连接电极153和透明导电膜155经由配置于保护绝缘膜154中的接触孔相互直接接触以在它们之间形成导电。 
另外，图8B-1和8B-2分别为源布线端子部分的截面图和俯视图。图8B-1为沿图8B-2的D1-D2线截取的截面图。在图8B-1中，形成于保护绝缘膜154上方的透明导电膜155是起输入端子作用的连接端子电极。此外，在图8B-1中，在端子部分中，由与栅布线相同材料形成的电极156位于第二端子150下方并隔着栅绝缘层152与电连接到源布线的第二端子150重叠。电极156不被电连接到第二端子150。当电极156被设置为例如悬浮、GND、或0V使得电极156的电势不同于第二端子150时，可以形成用于防止噪声或静电的电容器。另外，第二端子150夹着保护绝缘薄膜154电连接到透明导电膜155。 
根据像素密度配置多个栅布线、源布线、和电容布线。还是在端子部分中，与栅布线处于相同电位的第一端子、与源布线处于相同电位的第二端子、和与电容布线处于相同电位的第三端子等每种都被设置多个。每种端子的数量上没有特定限制，端子数量可以由实施人员适当地确定。 
通过所述六个光刻步骤，使用六个光刻掩模，可以实现包括作为底栅n沟道薄膜晶体管的薄膜晶体管170的像素薄膜晶体管部分，并 且可以实现存储电容器。将它们与各个像素相对应地排列成矩阵从而形成像素部分，其可以被用作用于制造有源矩阵显示器的衬底中的一个。在本说明书中，为了方便，将此类衬底称为有源矩阵衬底。 
当制造有源矩阵液晶显示装置时，有源矩阵衬底与配置有对置电极的对置衬底夹着液晶层而被相互接合（bonding）。注意，在有源矩阵衬底上方设置与对置衬底上的对置电极电连接的公共电极，并且在端子部分配置与公共电极电连接的第四端子。配置所述第四端子以将公共电极固定到预定电位诸如GND或0V。 
另外，本实施方式不限于图7的像素结构，与图7不同的俯视图的示例如图9所示。图9表示的示例中，没有配置电容布线，而用相互重叠的像素电极和相邻像素的栅布线隔着保护绝缘膜和栅绝缘层形成存储电容器。在该情况中，可以省略电容布线和连接到电容布线的第三端子。注意，在图9中，与图7相同的部分被用相同的附图标记标注。 
在有源矩阵液晶显示装置中，通过驱动排列成矩阵的像素电极，将显示图案形成于屏幕上。特别地，在所选的像素电极和对应的像素电极的对置电极之间施加电压，来对被置于像素电极和对置电极之间的液晶层进行光学调制。该光学调制被观众识别成显示图案。 
液晶显示装置的问题在于，当显示运动图像时，会发生图像残留（image sticking）或者运动图像变得模糊，这是因为液晶分子自身的响应速度低。作为改善液晶显示装置的运动图像特性的技术，有被称为插黑技术（black insertion）的驱动技术，其中每隔一帧显示一幅全黑图像。 
此外，另一种驱动技术被称为双倍帧率驱动。在双倍帧率驱动中，正常的垂直同步频率被设为1.5倍或更多或者2.0倍或更多，由此改善运动图像特性。 
另外，作为用于改善液晶显示装置的运动图像特性的技术，还有另一种驱动技术，其中，作为背光，使用包括多个LED（发光二极管）光源或者多个EL光源的表面光源，并且表面光源中所包括的每个光 源都被单独驱动以在一个帧期间中进行间断性发光（intermittentlightning）。作为表面光源，可以使用三种或更多种LED，或者可以使用发白光的LED。因为多个LED可以被单独控制，所以LED发光的定时可以与液晶层的光学调制的定时同步地切换。在该驱动技术中，LED的一部分可以被关断。因此，尤其是在显示一个屏幕中黑色图像面积的比例高的图像的情况中，可以以低功耗驱动液晶显示装置。 
当组合任意这些驱动技术时，液晶显示装置可以具有比传统液晶显示装置更好的显示特性，诸如运动图像特性。 
本实施方式中所得到的n沟道晶体管包括作为沟道形成区的In-Ga-Zn-O类非单晶膜并且具有优良的动态特性；因而，它可以与这些驱动技术相组合。 
在制造发光显示装置的情况中，有机发光元件的一个电极（也被称为阴极）被设定为低电源电位诸如GND或0V；因而，用于将阴极设定为低电源电位诸如GND或0V的第四端子被配置于端子部分中。另外，在制造发光显示装置的情况中，除了源布线和栅布线之外，还配置电源线。因此，电连接到电源线的第五端子被配置于端子部分中。 
如上所述，在使用氧化物半导体层的薄膜晶体管中，在氧化物半导体层和栅绝缘层之间形成比氧化物半导体层具有更高导电率和更小厚度的半导体层，由此可以改善薄膜晶体管的场效应迁移率。另外，即使在具有改善场效应迁移率的薄膜晶体管中也可以抑制截止电流的增加。 
通过将薄膜晶体管用于显示装置的像素部分和驱动电路部分，可以提供具有高的电特性和高的可靠性的显示装置。 
注意，本实施方式中所述结构可以适当地与其它实施方式中任意所述结构进行组合。 
[实施方式3] 
本实施方式中，结合图10说明与实施方式1所述的薄膜晶体管的结构不同的薄膜晶体管的结构。 
本实施方式的具有底栅结构薄膜晶体管如图10所示。在图10中所示的薄膜晶体管中，栅电极层101配置于衬底100上方；栅绝缘层102配置于栅电极层101上方；半导体层106配置于栅绝缘层102上方；氧化物半导体层103配置于半导体层106上方；缓冲层310a和301b配置于氧化物半导体层103上方；并且源和漏电极层105a和105b配置于缓冲层301a和301b上方。源或漏电极层105a具有由第一导电层112a、第二导电层113a、和第三导电层114a组成的三层结构，而源或漏电极层105b具有由第一导电层112b、第二导电层113b、和第三导电层114b组成的三层结构。即，图10所示的薄膜晶体管具有缓冲层301a和301b被配置于实施方式1中的图1A和1B所示的薄膜晶体管中的氧化物半导体层103与源和漏电极层105a和105b之间的结构。 
以类似于氧化物半导体层103形成的方式，使用包含In、Ga、和Zn的In-Ga-Zn-O类非单晶膜形成用作源和漏区的缓冲层301a和301b。注意，缓冲层301a和301b具有n型导电性和比氧化物半导体层103更高的导电率。缓冲层301a和301b的导电率大约等于或高于半导体层106的导电率。另外，缓冲层301a和301b为In-Ga-Zn-O类非单晶膜并且包括至少一种非晶成分。另外，有些情况中，缓冲层301a和301b包括晶粒（纳米晶体）。晶粒（纳米晶体）的每个的直径都为1nm到10nm，典型地约为2nm到4nm。 
用于缓冲层301a和301b的In-Ga-Zn-O类非单晶膜过溅射法形成。作为特定条件，使用直径为8英寸的包含In、Ga、和Zn（In2O3：Ga2O3：ZnO＝1：1：1）的氧化物半导体靶材，衬底和靶材之间的距离被设定为170nm，Ar对O2的流量比为50对1（sccm），并在利用溅射法在0.4Pa的压力下，用0.5kW的直流（DC）电源，在室温下，执行成膜。 
注意，形成用于缓冲层301a和301b的In-Ga-Zn-O类非单晶膜的条件不同于形成用于氧化物半导体层或半导体层的In-Ga-Zn-O类非单晶膜的条件。例如，使用于形成缓冲层301a和301b所用的 In-Ga-Zn-O类非单晶膜的成膜气体中氧气流量的比例低于用于形成氧化物半导体层所用的In-Ga-Zn-O类非单晶膜的成膜气体中氧气流量的比例。另外，使用于形成缓冲层301a和301b所用的In-Ga-Zn-O类非单晶膜的成膜气体中氧气流量的比例大约等于或低于用于形成半导体层所用的In-Ga-Zn-O类非单晶膜的成膜气体中氧气流量的比例。另外，缓冲层301a和301b所用的In-Ga-Zn-O类非单晶膜被形成于不含氧气的稀有气体诸如氩气的气氛中。 
用于缓冲层301a和301b的In-Ga-Zn-O类非单晶膜的厚度被设为5nm到20nm。不用说，当薄膜包括晶粒时，晶粒的大小不会超过膜厚度。在本实施方式中，用于缓冲层301a和301b的In-Ga-Zn-O类非单晶膜的厚度被设为5nm。 
缓冲层301a和301b可以包含赋予n型导电性的杂质元素。作为杂质元素的示例，例如可以使用锰、铝、钛、铁、锡、钙、锗、钪、钇、锆、铪、硼、铊、或铅。在缓冲层中包含锰、铝、或钛等的情况中，有阻挡氧等的效应，使得氧化物半导体层的氧浓度可以在成膜之后通过热处理等保持在最优的范围内。 
缓冲层的载流子浓度优选地为1×1018/cm3或更高（且1×1022/cm3或更低）。 
如上所述，在氧化物半导体层和半导体层与源和漏电极层之间配置缓冲层301a和301b可以比形成肖特基结更能改善热稳定性，由此可以使薄膜晶体管的工作特性稳定。另外，因为导电率高，所以即使当施加高的漏极电压时也可以确保良好的迁移率。 
注意，作为用于本实施方式的薄膜晶体管的非缓冲层301a和301b的结构和材料，请参考实施方式1。 
本实施方式的薄膜晶体管的制造工艺几乎与实施方式2所述的薄膜晶体管的制造过程相似。首先，通过实施方式2所述的方法，执行直到形成用于形成氧化物半导体层103的第二氧化物半导体膜的步骤。接着上述步骤，使用上述方法，通过溅射形成用于形成缓冲层301a和301b的氧化物半导体膜。接下来，通过第二光刻步骤，以类似于 形成半导体层106和氧化物半导体膜111的方法，将用于形成缓冲层301a和301b的氧化物半导体膜蚀刻成岛状，由此形成氧化物半导体膜302（见图11A）。然后，通过实施方式2所述的方法，执行直到形成第一导电层112、第二导电层113、和第四导电层114的步骤（见图11B）。接下来，通过第四光刻步骤，以类似于形成源和漏电极层105a和105b以及氧化物半导体层103的方法，蚀刻氧化物半导体膜302以形成缓冲层301a和301b（见图11C）。后续步骤与实施方式2的类似。 
注意，本实施方式中所述结构可以适当地与其它实施方式中任意所述结构进行组合。 
[实施方式4] 
在本实施方式中，将在下文中说明这样的示例，其中在作为半导体器件的一个示例的显示装置中，至少驱动电路的一部分和设置于像素部分中的薄膜晶体管被形成于相同的衬底上方。 
配置于像素部分中的薄膜晶体管是根据实施方式2形成的。另外，实施方式2所述的薄膜晶体管为n沟道TFT，因而，驱动电路中可以包括n沟道TFTs的部分驱动电路被形成于与像素部分的薄膜晶体管相同的衬底的上方。 
图14A为作为显示装置的示例的有源矩阵液晶显示装置的框图的示例。图14A所示的显示装置在衬底5300上方包括：包括多个像素的像素部分5301，每个像素都配置有显示元件；选择像素的扫描线驱动电路5302，；和控制输入到所选像素的视频信号的信号线驱动电路5303。 
像素部分5301由从信号线驱动电路5303沿列方向延伸的多个信号线S1到Sm（未显示）连接到信号线驱动电路5303，并且由从扫描线驱动电路5302沿行方向延伸的多个扫描线G1到Gn（未显示）连接到扫描线驱动电路5302。像素部分5301包括排列成矩阵的多个像素（未显示）以与信号线S1到Sm和扫描线G1到Gn相对应。每个像素被连接到信号线Sj（信号线S1到Sm中的一个）和扫描线Gj （扫描线G1到Gn中的一个）。 
另外，实施方式1到3的每一个中所述的薄膜晶体管为n沟道TFT，并且结合图15说明包括n沟道TFT的信号线驱动电路。 
图15所示的信号线驱动电路包括驱动IC 5601、开关组5602_1到5602_M、第一布线5611、第二布线5612、第三布线5613、和布线5621_1到5621_M。开关组5602_1到5602_M的每一个都包括第一薄膜晶体管5603a、第二薄膜晶体管5603b、和第三薄膜晶体管5603c。 
驱动IC 5601被连接到第一布线5611、第二布线5612、第三布线5613、和布线5621_1到5621_M。开关组5602_1到5602_M的每一个都被连接到第一布线5611、第二布线5612、和第三布线5613，并且布线5621_1到5621_M分别被连接到开关组5602_1到5602_M。布线5621_1到5621_M的每一个都通过第一薄膜晶体管5603a、第二薄膜晶体管5603b、和第三薄膜晶体管5603c被连接到三根信号线（信号线Sm-2、信号线Sm-1、和信号线Sm（m=3M））。例如，第J列的布线5621_J（布线5621_1到5621_M中的一个）通过开关组5602_J所包括的第一薄膜晶体管5603a、第二薄膜晶体管5603b、和第三薄膜晶体管5603c被连接到信号线Sj-2、信号线Sj-1、和信号线Sj（j=3J）。 
信号被输入到第一布线5611、第二布线5612、和第三布线5613的每一个。 
注意，驱动IC 5601优选地使用单晶半导体形成。开关组5602_1到5602_M被优选地形成于与像素部分相同的衬底的上方。因此，驱动IC 5601和开关组5602_1到5602_M被优选地经由FPC等连接起来。替代地，驱动IC 5601可以通过诸如接合法的方法将单晶半导体层配置于与像素部分相同的衬底上方来形成。 
接下来，结合图16的时序图说明图15所示的信号线驱动电路的工作。图16的时序图表示了选中第i行的扫描线Gi的情况。第i行的扫描线Gi的选择期间被划分成第一子选择期间T1、第二子选择期 间T2、和第三子选择期间T3。另外，即使当另一行的扫描线被选中时，图15中的信号线驱动电路也如图16所示那样工作。 
注意，图16中的时序图表示了第J列中的布线5621_J分别通过第一薄膜晶体管5603a、第二薄膜晶体管5603b、和第三薄膜晶体管5603c被连接到信号线Sj-2、信号线Sj-1、和信号线Sj的情况。 
图16的时序图表示了第i行的扫描线Gi被选中的定时、第一薄膜晶体管5603a的开/关定时5703a、第二薄膜晶体管5603b的开/关定时5703b、第三薄膜晶体管5603c的开/关定时5703c、和输入到第J列的布线5621_J的信号5721_J。 
在第一子选择期间T1、第二子选择期间T2、和第三子选择期间T3，不同的视频信号被输入到布线5621_1到5621_M。例如，在第一子选择期间T1输入到布线5621_J的视频信号被输入到信号线Sj-2，在第二子选择期间T2输入到布线5621_J的视频信号被输入到信号线Sj-1，而在第三子选择期间T3输入到布线5621_J的视频信号被输入到信号线Sj。另外，在第一子选择期间T1、第二子选择期间T2、和第三子选择期间T3，输入到布线5621_J的视频信号被分别用Data_j-2、Data_j-1、和Data_j标注。 
如图16所示，在第一子选择期间T1，第一薄膜晶体管5603a开启，而第二薄膜晶体管5603b和第三薄膜晶体管5603c关断。此时，输入到布线5621_J的Data_j-2经由第一薄膜晶体管5603a被输入到信号线Sj-2。在第二子选择期间T2，第二薄膜晶体管5603b开启，而第一薄膜晶体管5603a和第三薄膜晶体管5603c关断。此时，输入到布线5621_J的Data_j-1经由第二薄膜晶体管5603b输入到信号线Sj-1。在第三子选择期间T3，第三薄膜晶体管5603c开启，而第一薄膜晶体管5603a和第二薄膜晶体管5603b关断。此时，输入到布线5621_J的Data_j经由第三薄膜晶体管5603c输入到信号线Sj。 
如上所述，在图15的信号线驱动电路中，通过将栅选择期间一分为三，能够在一个栅选择期间将视频信号从一根布线5621输入到三根信号线。因此，在图15的信号线驱动电路中，配置有驱动IC 5601 的衬底和配置有像素部分的衬底之间的连接的数量可以约为信号线的数量的1/3。通过将连接数量减少到信号线数量的约1/3，从而可以改善图15的信号线驱动电路的可靠性、成品率等。 
注意，在薄膜晶体管的配置、数量、以及驱动方法等方面没有特定限制，只要如图15所示那样将一个栅选择期间划分为多个子选择期间并且在相应的子选择期间将视频信号从一根布线输入到多个信号线即可。 
例如，当视频信号在三个或更多子选择期间的每个期间被从一根布线输入到三根或更多信号线中的每一根时，只需要增加薄膜晶体管和用于控制薄膜晶体管的布线。注意，当一个栅选择期间被划分为四个或更多子选择期间时，一个子选择期间变短。因此，一个栅选择期间优选地被划分为两个或三个子选择期间。 
又例如，如图17的时序图所示，一个栅选择期间可以被划分成预充电期间Tp、第一子选择期间T1、第二子选择期间T2、和第三子选择期间T3。图17所示的时序图表示了第i行的扫描线Gi被选中的定时、第一薄膜晶体管5603a的开/关定时5803a、第二薄膜晶体管5603b的开/关定时5803b、第三薄膜晶体管5603c的开/关定时5803c、和输入到第J列的布线5621_J的信号5821_J。如图17所示，第一薄膜晶体管5603a、第二薄膜晶体管5603b、和第三薄膜晶体管5603c在预充电期间Tp开启。此时，输入到布线5621_J的预充电压Vp分别经由第一薄膜晶体管5603a、第二薄膜晶体管5603b、和第三薄膜晶体管5603c被连接到信号线Sj-2、信号线Sj-1、和信号线Sj。在第一子选择期间T1，第一薄膜晶体管5603a开启，而第二薄膜晶体管5603b和第三薄膜晶体管5603c关断。此时，输入到布线5621_J的Data_j-2经由第一薄膜晶体管5603a输入到信号线Sj-2。在第二子选择期间T2，第二薄膜晶体管5603b开启，而第一薄膜晶体管5603a和第三薄膜晶体管5603c关断。此时，输入到布线5621_J的Data_j-1经由第二薄膜晶体管5603b输入到信号线Sj-1。在第三子选择期间T3，第三薄膜晶体管5603c开启，而第一薄膜晶体管5603a和第二薄 膜晶体管5603b关断。此时，输入到布线5621_J的Data_j经由第三薄膜晶体管5603c输入到信号线Sj。 
如上所述，在图15中的应用了图17的时序图的信号线驱动电路中，视频信号可以被高速写入到像素，这是因为可以通过在子选择期间之前提供预充电选择期间而对信号线预充电。注意，图17中与图16相似的部分被用相同的附图标记标注，并省略了对相似部分和具有相似功能的部分的详细说明。 
进而，说明扫描线驱动电路的结构。扫描线驱动电路包括移位寄存器和缓冲器。另外，在有些情况中，扫描线驱动电路可以包括电平转换器。在扫描线驱动电路中，当时钟信号（CLK）和启动脉冲信号（SP）被输入到移位寄存器中时，生成选择信号。所生成的选择信号被缓冲器缓冲和放大，并且所得的信号被提供给相应的扫描线。一行像素中的晶体管的栅电极被连接到扫描线。另外，因为一行像素中的晶体管的栅电极必须被同时开启，所以使用可以提供大电流的缓冲器。 
结合图18和图19说明用于部分扫描线驱动电路的移位寄存器的一种实施方式。 
图18表示了移位寄存器的电路结构。图18所示的移位寄存器包括多个触发器，即触发器5701_1到5701_n。移位寄存器通过输入第一时钟信号、第二时钟信号、启动脉冲信号、和复位信号来操作。 
下面说明图18所示的移位寄存器的连接关系。第一级的触发器5701_1连接到第一布线5711、第二布线5712、第四布线5714、第五布线5717、第七布线5717_1、和第七布线5717_2。第二级的触发器5701_2连接到第三布线5713、第四布线5714、第五布线5715、第七布线5717_1、5717_2、和第七布线5717_3。 
以相似方式，第i级的触发器5701_i（触发器5701_1到触发器5701_n中的某一个）连接到第二布线5712和第三布线5713中的一个、第四布线5714、第五布线5715、第七布线5717_i-1、第七布线5717_i、和第七布线5717_i+1。此处，当“i”为奇数时，第i级的触发器5701_i 连接到第二布线5712；当“i”为偶数时，第i级的触发器5701_i连接到第三布线5713。 
第n级的触发器5701_n连接到第二布线5712和第三布线5713中的一个、第四布线5714、第五布线5715、第七布线5717_n-1、第七布线5717_n、和第六布线5716。 
注意，第一布线5711、第二布线5712、第三布线5713、和第六布线5716可以分别被称为第一信号线、第二信号线、第三信号线、和第四信号线。第四布线5714和第五布线5715可以分别被称为第一电源线和第二电源线。 
接下来，图19表示了图18所示的触发器的细节。图19所示的触发器包括第一薄膜晶体管5571、第二薄膜晶体管5572、第三薄膜晶体管5573、第四薄膜晶体管5574、第五薄膜晶体管5575、第六薄膜晶体管5576、第七薄膜晶体管5577、和第八薄膜晶体管5578。第一薄膜晶体管5571、第二薄膜晶体管5572、第三薄膜晶体管5573、第四薄膜晶体管5574、第五薄膜晶体管5575、第六薄膜晶体管5576、第七薄膜晶体管5577、和第八薄膜晶体管5578的每一个都是n沟道晶体管并当栅-源电压（Vgs）超过阈值电压（Vth）时开启。 
另外，图19所示的触发器包括第一布线5501、第二布线5502、第三布线5503、第四布线5504、第五布线5505、和第六布线5506。 
注意，虽然此处所有的薄膜晶体管都为增强型n沟道晶体管；但本发明并不限于此。例如，驱动电路可以使用耗尽型n沟道晶体管来工作。 
接下来，在下文说明图18所示的触发器的连接。 
第一薄膜晶体管5571的第一电极（源电极和漏电极中的一个）被连接到第四布线5504。第一薄膜晶体管5571的第二电极（源电极和漏电极中的另一个）被连接到第三布线5503。 
第二薄膜晶体管5572的第一电极被连接到第六布线5506。第二薄膜晶体管5572的第二电极被连接到第三布线5503。 
第三薄膜晶体管5573的第一电极被连接到第五布线5505。第三 薄膜晶体管5573的第二电极被连接到第二薄膜晶体管5572的栅电极。第三薄膜晶体管5573的栅电极被连接到第五布线5505。 
第四薄膜晶体管5574的第一电极被连接到第六布线5506。第四薄膜晶体管5574的第二电极被连接到第二薄膜晶体管5572的栅电极。第四薄膜晶体管5574的栅电极被连接到第一薄膜晶体管5571的栅电极。 
第五薄膜晶体管5575的第一电极被连接到第五布线5505。第五薄膜晶体管5575的第二电极被连接到第一薄膜晶体管5571的栅电极。第五薄膜晶体管5575的栅电极被连接到第一布线5501。 
第六薄膜晶体管5576的第一电极被连接到第六布线5506。第六薄膜晶体管5576的第二电极被连接到第一薄膜晶体管5571的栅电极。第六薄膜晶体管5576的栅电极被连接到第二薄膜晶体管5572的栅电极。 
第七薄膜晶体管5577的第一电极被连接到第六布线5506。第七薄膜晶体管5577的第二电极被连接到第一薄膜晶体管5571的栅电极。第七薄膜晶体管5577的栅电极被连接到第二布线5502。第八薄膜晶体管5578的第一电极被连接到第六布线5506。第八薄膜晶体管5578的第二电极被连接到第二薄膜晶体管5572的栅电极。第八薄膜晶体管5578的栅电极被连接到第一布线5501。 
注意，第一薄膜晶体管5571的栅电极、第四薄膜晶体管5574的栅电极、第五薄膜晶体管5575的第二电极、第六薄膜晶体管5576的第二电极、和第七薄膜晶体管5577的第二电极所连接的点被称为节点5543。第二薄膜晶体管5572的栅电极、第三薄膜晶体管5573的第二电极、第四薄膜晶体管5574的第二电极、第六薄膜晶体管5576的栅电极、和第八薄膜晶体管5578的第二电极所连接的点被称为节点5544。 
注意，第一布线5501、第二布线5502、第三布线5503、和第四布线5504可以分别被称为第一信号线、第二信号线、第三信号线、和第四信号线。第五信号线5505和第六信号线5506可以分别被称为 第一电源线和第二电源线。 
在第i级的触发器5701_i中，图19中的第一布线5501被连接到图18中的第七布线5717_i-1。图19中的第二布线5502被连接到图18中的第七布线5717_i+1。图19中的第三布线5503被连接到图18中的第七布线5717_i。图19中的第六布线5506被连接到第五布线5715。 
如果“i”为奇数，那么图19中的第四布线5504被连接到图18中的第二布线5712；如果“i”为偶数，那么图19中的第四布线5504被连接到图18中的第三布线5713。另外，图19中的第五布线5505被连接到图18中的第四布线5714。 
注意，在第一级的触发器5701_1中，图19中的第一布线5501被连接到图18中的第一布线5711。另外，在第n级的触发器5701_n中，图19中的第二布线5502被连接到图18中的第六布线5716。 
另外，信号线驱动电路和扫描线驱动电路可以只使用实施方式1到3中的任一个所述的n沟道TFT形成。实施方式1到3中的任一个所述的n沟道TFT具有高迁移率，从而可以提高驱动电路的驱动频率。另外，通过使用In-Ga-Zn-O类非单晶膜的源或漏区，可以降低寄生电容；因而，实施方式1到3中的任一个所述的n沟道TFT具有高的频率特性（称为f特性）。例如，用实施方式1到3中的任一个所述的n沟道TFT形成的扫描线驱动电路可以高速工作，从而可以提高帧频并实现***全黑图像（black image）等。 
另外，当增加扫描线驱动电路中晶体管的沟道宽度或者配置多个扫描线驱动电路时，例如，可以实现更高的帧频。当配置多个扫描线驱动电路时，用于驱动偶数行扫描线的扫描线驱动电路被配置于一侧上，而用于驱动奇数行扫描线的扫描线驱动电路被配置于对置的一侧上；因而，可以实现帧频上的增加。另外，将多个扫描线驱动电路用于将信号输出到同一条扫描线在增大显示装置尺寸方面是有利的。 
另外，当制造作为显示装置的示例的有源矩阵发光显示装置时，在至少一个像素中设置多个薄膜晶体管，因而优选地设置多个扫描线 驱动电路。图14B为有源矩阵发光显示装置的示例的框图。 
图14B中所示的发光显示装置在衬底5400上方包括：像素部分5401，其包括每个都配置有显示元件的多个像素；选择像素的第一扫描线驱动电路5402和第二扫描线驱动电路5404；和控制输入到所选像素的视频信号的信号线驱动电路5403。 
当输入到图14B所示的发光显示装置的像素的视频信号为数字信号时，通过切换晶体管的导通/关断来使像素处于发光态或非发光态。因而，可以使用面积比率灰度驱动法（area ratio grayscalemethod）或者时间比率灰度驱动法（time ratio grayscale method）来显示灰度。面积比率灰度驱动法是指这样的驱动方法：利用该方法，一个像素被划分成多个子像素并且相应的子像素基于视频信号被单独驱动从而显示灰度。此外，时间比率灰度驱动法是指这样的驱动方法：利用该方法，对像素处于发光态的期间进行控制从而显示灰度。 
由于发光元件的响应速度高于液晶元件等，所以发光元件比液晶显示元件更适合于时间比率灰度驱动法。特别地，在用时间灰度法显示的情况中，一个帧期间被划分成多个子帧期间。然后，根据视频信号，像素中的发光元件在相应的子帧期间被设为处于发光态或非发光态。通过将一个帧划分成多个子帧，可以使用视频信号来控制在一个帧期间中像素发光的时间总长度，从而显示灰度。 
在图14B所示的发光显示装置中，在两个开关TFT被设置于一个像素中的情况下，第一扫描线驱动电路5402生成输入到用作开关TFT中的一个的栅布线的第一扫描线上的信号，而第二扫描线驱动电路5404生成输入到用作开关TFT中的另一个的栅布线的第二扫描线上的信号；然而，一个扫描线驱动电路可以生成输入到第一扫描线的信号和输入到第二扫描线的信号全部两个信号。另外，例如，存在这样的可能性，即：根据在一个像素中所包括的开关TFT的数量，在每个像素中配置用于控制开关元件的操作的多个扫描线。在该情况下，一个扫描线驱动电路可以生成输入到所述多个扫描线的所有信号，或者多个扫描线驱动电路可以生成输入到所述多个扫描线的信 号。 
另外，还是在发光显示装置中，可以包括驱动电路中的n沟道TFT的驱动电路的一部分可以形成在与像素部分的薄膜晶体管相同的衬底上方。替代地，信号线驱动电路和扫描线驱动电路可以只使用实施方式2中所述的n沟道TFT形成。 
另外，上述驱动电路可以被用于使用电连接到开关元件的元件来驱动电子墨水的电子纸，而不只限于应用于液晶显示装置或发光显示装置。电子纸也被称为电泳显示装置（电泳显示器），其优点在于其可读性水平与普通纸相当，电子纸相比于其它显示装置具有更低的功耗，并且可以被制造得更薄更轻。 
电泳显示器可以具有各种实施方式。电泳显示器包含分散于溶剂或溶质中的多个微囊，每个微囊包括带正电的第一颗粒和带负电的第二颗粒。通过对微囊施加电场，使微囊中的颗粒沿相反的方向移动并且只有聚集于一侧上的颗粒的色彩可以被呈现出来。注意，第一颗粒和第二颗粒的每个都包括色素（pigment）并且没电场就不会移动。另外，第一颗粒和第二颗粒的色彩（所述色彩包括无色或无色素）彼此不同。 
这样，电泳显示器是利用所谓的电泳效应从而将具有高介电常数的物质移动到高电场区域的显示器。 
将上述微囊分散遍布在溶剂中的溶液被称为电子墨水。该电子墨水可以被印刷在玻璃、塑料、布、或纸等的表面上。另外，通过使用滤色片（color filter）或具有色素的颗粒，还能够实现彩色显示。 
另外，如果多个上述的微囊以被夹在两个电极之间的方式被适当地配置于有源矩阵衬底之上，就可以实现有源矩阵显示装置，并可以通过将电场施加到微囊来进行显示。例如，可以使用利用实施方式2的薄膜晶体管所得到的有源矩阵衬底。 
注意，微囊中的第一颗粒和第二颗粒可以每个都由选自导电材料、绝缘材料、半导体材料、磁性材料、液晶材料、铁电材料、电致发光材料、电致变色材料、或磁泳材料中的单一材料构成，或者由任 意这些材料的复合材料构成。 
经过上述步骤，可以制造高可靠性的显示装置作为半导体器件。 
本实施方式所述的结构可以适当地与其它实施方式中的任意所述结构进行组合。 
[实施方式5] 
制造实施方式1到3的任一个所述的薄膜晶体管，并且可以使用用于像素部分和驱动电路的薄膜晶体管来制造具有显示功能的半导体器件（也被称为显示装置）。本实施方式中，制造了薄膜晶体管，并且可以使用用于像素部分和驱动电路的薄膜晶体管来制造具有显示功能的半导体器件（也被称为显示装置）。另外，驱动电路的一部分或全部可以使用实施方式1到3的任一个所述的薄膜晶体管而被形成于与像素部分相同的衬底之上，由此可以得到面板上***（system-on-panel）。 
显示装置包括显示元件。作为显示元件，可以使用液晶元件（也被称为液晶显示元件）或者发光元件（也被称为发光显示元件）。发光元件的类别中包括亮度受电流或电压控制的元件，并且具体地，包括无机电致发光（EL）元件、有机EL元件等。另外，可以使用对比度被电效应改变的显示介质，诸如电子墨水。 
另外，显示装置包括其中密封了显示元件的面板，在面板上安装了包括控制器等IC的模块。本发明的本实施方式涉及包括与在显示装置制造过程中完成显示元件之前的元件衬底的一个实施方式，且元件衬底配置有用于向多个像素的每一个中的显示元件供应电流的单元。具体地，元件衬底可以处于以下状态：只提供了显示元件的像素电极的状态；在形成了要成为像素电极的导电膜后且在导电膜被蚀刻以形成像素电极之前的状态；或者其它任意状态。 
注意，本说明书中的显示装置是指图像显示装置、显示装置、或者光源（包括发光装置）。另外，显示装置在其类别中包括任意下列模块：附着有诸如柔性印刷电路（FPC）、卷带自动接合（tapeautomated bonding,TAB）带、或者带载封装（tape carrier package, TCP）的连接器的模块；具有在端部配置有印刷线路板的TAB带或者TCP的模块；和具有利用玻璃上芯片接合（chip on glass,COG）法直接安装在显示元件上的集成电路（IC）的模块。 
在本实施方式中，结合图22A-1到22B说明作为半导体器件的一个实施方式的液晶显示面板的外观和截面。图22A-1和22A-2为面板的俯视图，其中用密封剂4005将每个都包括实施方式1到3的任一个所述的In-Ga-Zn-O类非单晶膜作为氧化物半导体层的高可靠性的薄膜晶体管4010和4011、和液晶元件4013密封于第一衬底4001和第二衬底4006之间。图22B为沿图22A-1和22A-2的M-N线截取的截面图。 
提供密封剂4005以包围配置在第一衬底4001上的像素部分4002和扫描线驱动电路4004。第二衬底4006配置在像素部分4002和扫描线驱动电路4004上方。因此，利用第一衬底4001、密封剂4005、和第二衬底4006，将像素部分4002和扫描线驱动电路4004与液晶4008一起密封起来。使用单晶半导体膜或者多晶半导体膜形成在单独制备的衬底之上的扫描线驱动电路4003被安装在第一衬底4001上方的由密封剂4005所包围的区域以外的区域中。 
注意，单独形成的驱动电路的连接方法不受特定限制，可以使用COG法、引线接合法、或TAB法等。图22A-1表示了利用COG法安装信号线驱动电路4003的示例，图22A-2表示了利用TAB法安装信号线驱动电路4003的示例。 
配置在第一衬底4001上方的像素部分4002和扫描线驱动电路4004包括多个薄膜晶体管。图22B表示了像素部分4002中所包括的薄膜晶体管4010和扫描线驱动电路4004中所包括的薄膜晶体管4011。绝缘层4020和4021被配置于薄膜晶体管4010和4011上方。 
薄膜晶体管4010和4011每个都可以应用实施方式1到3的任一个所述的包括In-Ga-Zn-O类非单晶膜作为半导体层的高可靠性的薄膜晶体管。在本实施方式中，薄膜晶体管4010和4011为n沟道薄膜晶体管。 
液晶元件4013所包括的像素电极层4030电连接到薄膜晶体管4010。液晶元件4013的对置电极层4031形成于第二衬底4006上。像素电极层4030、对置电极层4031、和液晶层4008相互重叠的部分对应于液晶元件4013。注意，像素电极层4030和对置电极层4031分别配置有每个都起取向膜的作用的绝缘层4032和绝缘层4033，液晶层4008隔着绝缘层4032和4033夹在像素电极层4030和对置电极层4031之间。 
注意，第一衬底4001和第二衬底4006可以使用玻璃、金属（典型为不锈钢）、陶瓷、或塑料形成。作为塑料的示例，可以使用纤维玻璃增强塑料（FRP）板、聚氟乙烯（PVF）膜、聚酯膜、或丙烯酸树脂膜。另外，可以使用具有将铝箔夹在PVF膜或聚酯膜之间的结构的薄片。 
附图标记4035表示柱状间隔件，它是通过选择性地蚀刻绝缘膜而得到的，用于控制像素电极层4030和对置电极层4031之间的距离（单元间隙）。另外，也可以使用球形间隔件。另外，对置电极层4031被电连接到设置在与薄膜晶体管4010相同的衬底上方的公共电位线。利用公共连接部分，通过配置在该一对衬底之间的导电颗粒，将对置电极层4031连接到公共电位线。注意，导电颗粒包含在密封剂4005中。 
替代地，可以使用无需取向膜的蓝相液晶。蓝相是液晶相中的一种，它是在胆甾相液晶的温度增加时，恰好在胆甾相变成各向同性相之前产生的。因为蓝相只产生于窄温度范围内，所以将混合有5wt%或更多的手性剂的液晶合成物用于液晶层4008以改善温度范围。包括蓝相液晶和手性剂的液晶合成物具有这样的特征，即响应速度短到10μs到100μs，所以因液晶合成物具有光学各向同性而无需取向工艺，且视角依赖性小。 
注意，本实施方式的说明了透射型液晶显示装置的示例；然而，它也可以应用于反射式液晶显示装置和半透射式液晶显示装置。 
本实施方式中，说明了这样的液晶显示装置的示例，其中将偏 振片配置在比衬底更靠外侧的位置（观众一侧），且用于显示元件的色彩层和电极层配置在比衬底更靠内侧的位置；然而，偏振片可以被配置在比衬底更靠内侧的位置。偏振片和色彩层的叠层结构不限于本实施方式，而可以根据偏振片和色彩层的材料或制造步骤的条件适当设定。另外，可以配置起黑底（black matrix）作用的遮光膜。 
在本实施方式中，为了减小薄膜晶体管表面的不均匀性并提高薄膜晶体管的可靠性，用起保护层作用的绝缘层和平坦化绝缘膜（绝缘层4020和4021）覆盖由实施方式1到3得到的薄膜晶体管。注意，配置保护膜以防止诸如有机物质、金属、或空气中飘浮的湿气等污染物杂质的进入，且该保护膜优选地为致密膜（dense film）。保护膜可以利用溅射法由使用氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜、和/或氮氧化铝膜构成的单层或叠层形成。虽然在本实施方式中，保护膜由溅射法形成；但本实施方式不特定受此限制。保护膜可以利用各种方法形成。 
此处，形成具有叠层结构的绝缘层4020作为保护膜。此处，利用溅射法形成氧化硅膜作为绝缘层4020的第一层，并利用溅射法形成氧化硅膜。使用氧化硅膜作为保护膜具有防止用作源和漏电极层的铝膜的小丘（hillock）的效果。 
作为保护膜的第二层，形成绝缘层。在本实施方式中，作为绝缘层4020的第二层，利用溅射法形成氮化硅膜。使用氮化硅膜作为保护膜可以防止钠等移动离子进入半导体区，从而可以抑制TFT的电特性上的变化。 
在形成保护膜后，氧化物半导体层可以被退火（在300℃到400℃下）。 
形成绝缘层4021作为起平坦化绝缘膜。作为绝缘层4021，可以使用耐热的有机材料，诸如聚酰亚胺、丙烯酸、苯并环丁烯、聚酰胺、或环氧树脂。除了这种有机材料之外，还可以使用低介电常数材料（低k材料）、硅氧烷类树脂、PSG（磷硅酸盐玻璃）、或BPSG（硼磷硅酸盐玻璃）等。注意，可以通过层叠由这些材料形成的多个绝缘膜 形成绝缘层4021。 
注意，硅氧烷类树脂是由作为原材料的硅氧烷类材料形成并具有Si-O-Si键的树脂。硅氧烷类树脂可以包括有机基团（例如烷基或芳基）或氟基团作为取代基。另外，有机基团可以包括氟基团。 
在绝缘层4021的形成方法上没有特定限制，根据材料可以采用下列方法：溅射法、SOG法、旋涂法、浸渍法、喷涂法、液滴释放法（例如喷墨法、丝网印刷法、或胶印法等）、刮刀法、辊式涂敷器（rollcoater）、帘式涂敷器（curtain coater）、以及刮刀式涂敷器（knifecoater）等方法。当使用材料溶液形成绝缘层4021时，可以在绝缘层4021的烘焙步骤的同时将半导体层退火（在300℃到400℃下）。绝缘层4021的烘焙步骤也用作半导体层的退火步骤，从而可以有效地制造显示装置。 
像素电极层4030和对置电极层4031可以使用透光导电材料诸如含氧化钨的氧化铟、含氧化钨的氧化铟锌、含氧化钛的氧化铟、含氧化钛的氧化铟锡、氧化铟锡（以下称为ITO）、氧化铟锌、或添加了氧化硅的氧化铟锡等材料来形成。 
可以将包含导电高分子（也称为导电聚合物）的导电合成物用于形成像素电极层4030和对置电极层4031。由导电合成物形成的像素电极优选地具有小于或等于10000欧姆/方块的薄层电阻以及在550nm波长处大于或等于70%的透光率。另外，导电合成物中所包含的导电高分子的电阻率优选地小于或等于0.1Ω·cm。 
作为导电高分子，可以使用所谓的π电子共轭导电聚合物。作为其示例，可以给出聚苯胺或其衍生物、聚吡咯（polypyrrole）或其衍生物、聚噻吩或其衍生物、以及它们中的两种或更多种的共聚物等。 
另外，从FPC 4018将各种信号和电位供给到单独形成的信号线驱动电路4003、扫描线驱动电路4004、或者像素部分4002。 
在本实施方式中，使用与液晶元件4013中所包括的像素电极层4030相同的导电膜形成连接端子电极4015，并使用与薄膜晶体管4010和4011的源和漏电极层相同的导电膜形成端子电极4016。 
连接端子电极4015经由各向异性导电膜4019电连接到FPC4018中所包括的端子。 
图22A-1到22B表示了信号线驱动电路4003被单独形成和安装于第一衬底4001上的示例；然而，本实施方式不限于此结构。扫描线驱动电路可以被单独形成然后安装，或者只有信号线驱动电路的一部分或扫描线驱动电路的一部分可以被单独形成然后安装。 
图23表示了通过使用应用实施方式1到3中任意所述的TFT制造的TFT衬底2600来形成液晶显示模块作为半导体器件的示例。 
图23表示了液晶显示模块的示例，其中TFT衬底2600和对置衬底2601由密封剂2602相互固定，并且在衬底之间配置包括TFT等的像素部分2603、包括液晶层的显示元件2604、色彩层2605、和偏振片2606以形成显示区域。需要色彩层2605以进行彩色显示。在RGB***的情况中，为相应的像素提供对应于红、绿、和蓝色的色彩层。偏振片2606和2607以及扩散板2613被配置在TFT衬底2600和对置衬底2601的外侧。光源包括冷阴极管2610和反射板2611，而电路衬底2612经由柔性线路板2609被连接到TFT衬底2600的布线电路部分2608并且包括外部电路诸如控制电路或者电源电路。偏振片和液晶层可以夹着延迟板（retardation plate）被层叠起来。 
对于液晶显示模块，可以使用TN（扭曲向列相）模式、IPS（面内转换）模式、边缘场转换（FFS）模式、多畴垂直取向（MVA，multi-domain vertical alignment）模式、图案化垂直取向（PVA，patterned vertical alignment）模式、轴对称取向微单元（ASM）模式、光学补偿双折射（OCB）模式、铁电液晶（FLC）模式、或反铁电液晶（AFLC）模式等。 
经过上述工艺，可以制造高可靠性的显示装置作为半导体器件。 
注意，本实施方式所述的结构可以适当地与其它实施方式中的任意结构进行组合。 
[实施方式6] 
本实施方式中，说明电子纸的示例作为应用了实施方式1到3 中任意所述的薄膜晶体管的半导体器件。 
图13表示了有源矩阵电子纸作为半导体器件的示例。用于半导体器件的薄膜晶体管581可以按与实施方式1到3中任意所述的薄膜晶体管相似的方式制造。 
图13中的电子纸是使用扭转球显示***（twisting ball displaysystem）的显示装置的示例。扭转球显示***是指这样的方法，其中每个都着色成黑色和白色的球形颗粒被排列在显示元件的第一电极层和第二电极层之间，并在第一电极层和第二电极层之间产生电位差以控制球形颗粒的取向，从而进行显示。 
被密封于衬底580和衬底596之间的薄膜晶体管581为具有底栅结构的薄膜晶体管，其源或漏电极层经由形成于绝缘层583、584、和585中的接触孔而电连接到第一电极层587。在第一电极层587和第二电极层588之间，配置每个都具有黑色区域590a、白色区域590b、以及围绕这些区域的由液体填充的空腔594的球形颗粒589。围绕球形颗粒589的空间由填充物595诸如树脂所填充（见图13）。在本实施方式中，第一电极层587对应于像素电极，第二电极层588对应于公共电极。第二电极层588电连接到配置于与薄膜晶体管581相同的衬底之上的公共电位线。利用公共连接部分，第二电极层588通过设置在该一对衬底之间的导电颗粒而与公共电位线电连接。 
另外，作为扭转球的替代，也可以使用电泳元件。使用直径为约10μm到200μm的微囊，其中密封了透明液体、带正电的白色微粒、和带负电的黑色微粒。在配置于第一电极层和第二电极层之间的微囊中，当利用第一电极层和第二电极层施加电场时，白色微粒和黑色微粒朝相互相反的一侧移动，从而显示白色或黑色。使用该原理的显示元件为电泳显示元件并且通常被称为电子纸。电泳显示元件的反射率高于液晶显示装置，因而，不需要辅助光，功耗低，并且在暗处也可以识别显示部分。另外，即使在不向显示部分供电时，图像一旦已经被显示就能被保持。因此，即使具有显示功能的半导体器件（其可以被简称为显示装置或配置有显示装置的半导体器件）远离电波源，所 显示的图像也可以被存储。 
经过上述工艺，可以制造高可靠性的显示装置作为半导体器件。 
注意，本实施方式所述的结构可以适当地与其它实施方式中的任意结构进行组合。 
[实施方式7] 
在本实施方式中，作为应用了实施方式1到3中所述的任意的薄膜晶体管的半导体器件的示例说明了发光显示装置。作为显示装置中所包括的显示元件，此处说明利用电致发光的发光元件。根据发光材料是有机化合物还是无机化合物对利用电致发光的发光元件进行分类。通常，前者被称为有机EL元件，而后者被称为无机EL元件。 
在有机EL元件中，通过对发光元件施加电压，电子和空穴被分别从一对电极注入到包含发光有机化合物的层中，从而使电流流动。载流子（电子和空穴）复合，从而激发发光有机化合物。发光有机化合物从激发态返回到基态，由此发光。由于这种机制，该发光元件被称为电流激发发光元件。 
无机EL元件根据它们的元件结构被划分成分散型无机EL元件和薄膜型无机EL元件。分散型无机EL元件具有发光层，其中发光材料的颗粒被分散在粘合剂中，并且它的发光机制为利用施主能级和受主能级的施主－受主复合型发光。薄膜型无机EL元件具有这样的结构：在电介质层之间夹着发光层，并进一步被夹在电极之间；它的发光机制为利用金属离子的内层电子跃迁的局部型（localized type）发光。注意，此处使用有机EL元件作为发光元件进行说明。 
图20表示了可以采用数字时间灰度驱动（digital time grayscaledriving）的像素结构的示例，作为应用了本发明的实例的半导体器件的示例。 
下面说明可以采用数字时间灰度驱动的像素的结构和操作。此处，一个像素包括每个都包括氧化物半导体层（In-Ga-Zn-O类非单晶膜）作为沟道形成区且每个都如实施方式1到3的任一个所述的两个n沟道晶体管。 
像素6400包括开关晶体管6401、驱动晶体管6402、发光元件6404、和电容6403。开关晶体管6401的栅极被连接到扫描线6406，开关晶体管6401的第一电极（源电极和漏电极中的一个）被连接到信号线6405，而开关晶体管6401的第二电极（源电极和漏电极中的另一个）被连接到驱动晶体管6402的栅极。驱动晶体管6402的栅极经由电容6403被连接到电源线6407，驱动晶体管6402的第一电极被连接到电源线6407，而驱动晶体管6402的第二电极被连接到发光元件6404的第一电极（像素电极）。发光元件6404的第二电极对应于公共电极6408。公共电极6408电连接到形成于相同衬底之上的公共电位线，使用连接部分作为公共连接部分可以获得具有如图1A、图2A、或图3A所示的结构。 
发光元件6404的第二电极（公共电极6408）被设为低电源电位。注意，所述低电源电位为关于对电源线6407所设的高电源电位满足低电源电位<高电源电位的电位。作为低电源电位，例如，可以采用GND、或0V等。高电源电位和低电源电位之间的电位差被施加到发光元件6404并且电流被供给到发光元件6404，使得发光元件6404发光。此处，为了让发光元件6404发光，每个电位都被设定为使得高电源电位和低电源电位之间的电位差为正向阈值电压或更高。 
注意，驱动晶体管6402的栅电容可以被用于代替电容6403，从而可以省略电容6403。驱动晶体管6402的栅电容可以被形成于沟道区和栅电极之间。 
在电压输入电压驱动法的情况下，视频信号被输入到驱动晶体管6402的栅极使得驱动晶体管6402处于充分地导通和关断这两个状态中的某一个状态。即，驱动晶体管6402工作在线性区。因为驱动晶体管6402工作在线性区，所以比电源线6407的电压更高的电压被施加到驱动晶体管6402的栅极。注意，比（电源线的电压＋驱动晶体管6402的Vth）更高或相等的电压被施加到信号线6405。 
在进行模拟灰度驱动而非数字时间灰度驱动的情况下，通过改变信号输入可以使用如图20所示那样的相同像素结构。 
在进行模拟灰度驱动的情况中，比（发光元件6404的正向电压＋驱动晶体管的Vth）更高或相等的电压被施加到驱动晶体管6402的栅极。发光元件6404的正向电压表示要获得所需亮度时的电压，并且至少包括正向阈值电压。输入使驱动晶体管6402工作在饱和区的视频信号，使得电流可以被供给到发光元件6404。为了让驱动晶体管6402工作在饱和区，电源线6407的电位被设得高于驱动晶体管6402的栅电位。当使用模拟视频信号时，可以将符合视频信号的电流供给到发光元件6404并进行模拟灰度驱动。 
注意，像素结构并不限于图20中所示。例如，可以对图20所示的像素添加开关、电阻、电容、晶体管、或逻辑电路等。 
接下来，结合图21A到21C说明发光元件的结构。用n沟道驱动TFT作为示例说明像素的截面结构。用于图21A到21C所示的半导体器件的驱动TFT 7001、7011、和7021可以按与实施方式1到3的任一个所述的薄膜晶体管相似的方式制造，并且是每个都包括In-Ga-Zn-O类非单晶膜作为半导体层的高可靠性的薄膜晶体管。 
为了提取从发光元件发出的光，阳极和阴极中的至少一个需要透光。薄膜晶体管和发光元件被形成于衬底上方。发光元件可以具有：顶部发光结构，其中经由与衬底相对置的表面提取发光；底部发光结构，其中经由衬底一侧上的表面提取发光；或者双发光结构，其中经由与衬底相对置的表面和衬底一侧上的表面提取发光。本发明实施方式的像素结构可以被应用于具有任意这些发光结构的发光元件。 
结合图21A说明具有顶部发光结构的发光元件。 
图21A为像素的截面图，是驱动TFT 7001为n沟道TFT并且光从发光元件7002发射到阳极7005一侧的情况。在图21A中，发光元件7002的阴极7003电连接到驱动TFT 7001，且发光层7004和阳极7005按此顺序层叠于阴极7003上方。阴极7003可以使用各种导电材料形成，只要它们具有低功函数并且反射光即可。例如，优选地使用Ca、Al、MgAg、或AlLi等。发光层7004可以使用单层或层叠的多层来形成。当使用多层形成发光层7004时，通过将电子注入层、 电子传输层、发光层、空穴传输层、和空穴注入层按此顺序层叠于阴极7003上方来形成发光层7004。不需要形成所有这些层。阳极7005使用透光导电材料诸如含氧化钨的氧化铟、含氧化钨的氧化铟锌、含氧化钛的氧化铟、含氧化钛的氧化铟锡、氧化铟锡（以下称为ITO）、氧化铟锌、或添加了氧化硅的氧化铟锡的膜来形成。 
发光元件7002对应于在阴极7003和阳极7005之间夹着发光层7004的区域。在图21A所示像素的情况中，光如箭头所示那样从发光元件7002发射到阳极7005一侧。 
接下来，结合图21B说明具有底部发光结构的发光元件。图21B为像素的截面图，是驱动TFT 7011为n沟道TFT并且光从发光元件7012发射到阴极7013一侧的情况。在图21B中，发光元件7012的阴极7013形成在电连接到驱动TFT 7011的透光导电膜7017的上方，而发光层7014和阳极7015按此顺序层叠于阴极7013上方。当阳极7015具有透光特性时，可以形成用于反射或阻挡光的遮光膜7016以覆盖阳极7015。对于阴极7013，如图21A的情况那样可以使用各种材料，只要它们是具有低功函数的导电材料即可。阴极7013被形成为可以透光的厚度（优选地，为约5nm到30nm）。例如，可以将厚度为20nm的铝膜用作阴极7013。以与图21A的情况相似的方式，发光层7014可以使用单层或层叠的多层来形成。阳极7015不需要透光，但可以使用如图21A的情况那样的透光导电材料来形成。作为遮光膜7016，例如可以使用反射光的金属等；然而，并不限于金属膜。例如，也可以使用添加了黑色素的树脂等。 
发光元件7012对应于发光层7014被夹在阴极7013和阳极7015之间的区域。在图21B所示像素的情况中，光如箭头所示那样从发光元件7012发射到阴极7013一侧。 
接下来，结合图21C说明具有双发光结构的发光元件。在图21C中，发光元件7022的阴极7023形成于电连接到驱动TFT 7021的透光导电薄膜7027上方，而发光层7024和阳极7025按此顺序层叠于阴极7023上方。如图21A的情况那样，阴极7023可以使用各种材料 来形成，只要它们是具有低功函数的导电材料即可。阴极7023被形成为可以透光的厚度。例如，可以将厚度为20nm的铝膜用作阴极7023。与图21A的情况相似，发光层7024可以使用单层或层叠的多层来形成。阳极7025可以使用如图21A的情况那样的透光导电材料来形成。 
发光元件7022对应于阴极7023、发光层7024、和阳极7025相互重叠的区域。在图21C所示像素的情况中，光如箭头所示那样从发光元件7022发射到阳极7025一侧和阴极7023一侧。 
注意，虽然此处以有机EL元件作为发光元件进行了说明，但是也可以设置无机EL元件作为发光元件。 
在本实施方式中，说明了控制发光元件的驱动的薄膜晶体管（驱动TFT）电连接到发光元件的示例；然而，可以采用用于电流控制的TFT连接在驱动TFT和发光元件之间的结构。 
本实施方式所述的半导体器件不限于图21A到21C所示的结构，而可以基于根据本发明所述技术的精神作出各种方式的修改。 
下面，结合图24A到24B说明作为应用了实施方式1到3中任意所述的薄膜晶体管的的半导体器件的一个实施方式的发光显示面板（也被称为发光面板）的外观和截面。图24A为面板的俯视图，其中用密封剂将形成在第一衬底4051上方的和发光元件密封于第一衬底和第二衬底之间。图24B为沿图24A的H-I线截取的截面图。 
提供密封剂4505以包围配置于第一衬底4501上方的像素部分4502、信号线驱动电路4503a和4503b、和扫描线驱动电路4504a和4504b。另外，第二衬底4506配置于像素部分4502、信号线驱动电路4503a和4503b、和扫描线驱动电路4504a和4504b上方。因此，利用第一衬底4501、密封剂4505、和第二衬底4506，将像素部分4502、信号线驱动电路4503a和4503b、和扫描线驱动电路4504a和4504b与填充物4507一起密封起来。优选地，用具有高气密性和低脱气性的保护膜（诸如层压膜（laminate film）或紫外线固化树脂膜）或者覆盖材料来封装（密封）面板，如上所述，使得面板不被暴露于外部 空气。 
形成于第一衬底4501上方的像素部分4502、信号线驱动电路4503a和4503b、和扫描线驱动电路4504a和4504b的每个都包括多个薄膜晶体管，且像素部分4502所包括的薄膜晶体管4510和信号线驱动电路4503a所包括的薄膜晶体管4509如图24B的示例所示。 
可以使用实施方式1到3的任一个所述包括In-Ga-Zn-O类非单晶膜作为半导体层的高可靠性的薄膜晶体管作为薄膜晶体管4509和4510。在本实施方式中，薄膜晶体管4509和4510为n沟道薄膜晶体管。 
另外，附图标记4511表示发光元件。作为发光元件4511所包括的像素电极的第一电极层4517电连接到薄膜晶体管4510的源电极层或漏电极层。注意，发光元件4511的结构为第一电极层4517、电致发光层4512、和第二电极层4513的叠层结构，但是本发明不限于本实施方式所述。发光元件4511的结构可以根据从发光元件4511提取光的方向等来适当改变。 
使用有机树脂膜、无机绝缘膜、或有机聚硅氧烷形成分隔壁（partition wall）4520。特别优选的是，分隔壁4520使用感光材料形成并且以使开口的侧壁形成为具有连续曲率的倾斜表面的方式在第一电极层4517的上方形成开口。 
电致发光层4512可以被形成为具有单层或层叠的多层。 
保护膜可以在第二电极层4513和分隔壁4520上方形成保护膜以防止氧、氢、湿气、或二氧化碳等进入发光元件4511。作为保护膜，可以使用氮化硅膜、氮氧化硅膜、或DLC膜等。 
另外，将各种信号和电位从FPC 4018a和4518b供给到信号线驱动电路4503a和4503b、扫描线驱动电路4504a和4504b、或者像素部分4502。 
在本实施方式中，使用与发光元件4511所包括的第一电极层4517相同的导电膜形成连接端子电极4515，而使用与薄膜晶体管4509和4510所包括的源和漏电极层相同的导电膜形成端子电极4516。 
连接端子电极4515经由各向异性导电膜4519电连接到FPC4518a所包括的端子。 
位于从发光元件4511中提取光的方向上的第二衬底4506需要具有透光特性。在该情况中，使用透光材料，诸如玻璃板、塑料板、聚酯膜、或丙烯酸膜。 
作为填充物4507，除了惰性气体诸如氮或氩之外，还可以使用紫外线固化树脂或热固性树脂。例如，可以使用PVC（聚氯乙烯）、丙烯酸、聚酰亚胺、环氧树脂、硅酮树脂、PVB（聚乙烯醇缩丁醛）、或者EVA（乙烯－醋酸乙烯）。本实施方式中，氮被用于填充物4507。 
另外，如果需要的话，可以适当地在发光元件的发光表面上配置光学膜，诸如偏振片、圆偏振片（包括椭圆偏振片）、延迟板（四分之一波板或半波板）、或者滤色片。另外，偏振片或者圆偏振片可以被配置有抗反射膜。例如，可以进行抗眩光处理，据此可以使反射光被表面上的凸起和凹陷所散射，以减少眩光。 
信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b可以被配置为使用单晶半导体膜或者多晶半导体膜形成在单独制备的衬底上方的驱动电路。另外，可以只单独形成和安装信号线驱动电路或者其一部分、或者扫描线驱动电路或者其一部分。本实施方式不限于图24A和24B中所示的结构。 
经过上述工艺，可以制造高可靠性的发光显示装置（显示面板）作为半导体器件。 
本实施方式中所述结构可以适当地与其它实施方式中的任意所述结构进行组合。 
[实施方式8] 
采用实施方式1到3的任一个所述的薄膜晶体管的半导体器件可以应用于电子纸。电子纸可以用于各个领域的电子设备，只要它们能显示数据即可。例如，根据本发明所述的电子纸可以应用于电子书（e-book）阅读器、海报、诸如火车等交通工具中的广告、诸如***的各种卡的显示器等等。电子设备的示例如图25A和25B以及图 26所示。 
图25A表示了使用电子纸形成的海报2631。在广告介质为印刷纸制品的情况下，广告由人工来更换；但是，通过使用电子纸，广告的显示可以在短时间内改变。另外，图像可以被稳定显示而不会失真。注意，海报可以被构造成无线地发送和接收数据。 
图25B表示了诸如火车的交通工具中的广告2632。在广告介质为印刷纸制品的情况下，广告由人力替换；然而，通过使用电子纸，广告显示可以在短时间内改变而无需大量人力。另外，图像可以被稳定显示而不会失真。注意，交通工具中的广告可以被构造成无线发送和接收数据。 
图26表示了电子书阅读器2700的示例。例如，电子书阅读器2700包括两个框架，框架2701和框架2703。框架2701和框架2703用铰链2711组合起来，从而可以以铰链2711为轴打开和关闭电子书阅读器2700。利用这样的结构，电子书阅读器2700可以像纸质书那样操作。 
显示部分2705和显示部分2707分别被包含在框架2701和框架2703中。显示部分2705和显示部分2707可以被构造为显示一幅图像或不同的图像。在显示部分2705和显示部分2707显示不同的图像的情况中，例如，右侧的显示部分（图26中的显示部分2705）可以显示文本而左侧的显示部分（图26中的显示部分2707）可以显示图像。 
图26表示了框架2701配置有操作部分等的示例。例如，框架2701配置有电源开关2721、操作键2723、以及扬声器2725等。可以利用操作键2723来换页。注意，在配置了显示部分的框架的表面上，可以配置键盘、或定点设备等。另外，外部连接端子（诸如耳机端子、USB端子、或可以连接到诸如AC适配器和USB电缆等各种电缆的端子）、或记录介质***部分等可以被配置于框架的背面或侧面。另外，电子书阅读器2700可以具有电子词典的功能。 
电子书阅读器2700可以被构造成无线地发送和接收数据。可以采用从电子书服务器上无线地购买和下载所需书籍数据等的结构。 
注意，本实施方式所述的结构可以适当地与其它实施方式中的任一个结构进行组合。 
[实施方式9] 
使用实施方式1到3的任一个所述的薄膜晶体管的半导体器件可以被应用于各种电子设备（包括游戏机）。电子设备的示例包括电视机（也被称为电视或电视接收机）、计算机的显示器等、诸如数字相机或数字摄像机的相机、数字相框、移动电话手机（也被称为移动电话或移动电话设备）、便携式游戏机、便携式信息终端、音频再现装置（audio reproducing device）、和大型游戏机诸如弹子机（pachinkomachine）等。 
图27A表示了电视机9600的示例。在电视机9600中，显示部分9603被包含在框架9601中。显示部分9603可以显示图像。另外，此处，框架9601由机座9605支撑。 
电视机9600可以用框架9601的或遥控器9610的操作开关操作。频道和音量可以用遥控器9610的操作键9609控制，从而可以控制显示部分9603上显示的图像。另外，遥控器9610可以配置有显示部分9607，用于显示从遥控器9610输出的数据。 
注意，电视机9600配置有接收器、以及调制解调器等。可以利用接收器来接收通常的电视广播。另外，当通过调制解调器将电视机9600有线或无线地连接到通信网络时，可以进行单向的（从发射器到接收器）或者双向的（发射器和接收器之间或接收器之间）数据通信。 
图27B表示了数字相框9700的示例。例如，在数字相框9700中，显示部分9703包含在框架9701中。显示部分9703可以显示各种图像。例如，显示部分9703可以显示由数字相机等捕获的图像数据，其功能就像普通相框那样。 
注意，数字相框9700配置有操作部分、外部连接端子（USB端子、可以连接到诸如USB电缆等电缆的端子）、或记录介质***部分等。尽管这些部件可以配置于配置有显示部分的表面上，但是从数字相框9700的设计上考虑，优选地将它们配置侧面或背面。例如， 存储由数字相机捕获的图像数据的存储器被***到数字相框的记录介质***部分中，由此可以传输图像数据然后显示在显示部分9703上。 
数字相框9700可以被构造成无线地发送和接收数据。可以采用无线地传输所需的图像数据以进行显示的结构。 
图28A为便携式游戏机并且包括两个框架，即由接合部分9893连接起来的框架9881和框架9891，使得便携式游戏机可以被打开或折叠。显示部分9882包含在框架9881中，而显示部分9883包含在框架9891中。另外，图28A所示的便携式游戏机配置有扬声器部分9884、记录介质***部分9886、LED灯9890、输入单元（操作键9885、连接端子9887、以及传感器9888（其具有测量力、位移、位置、速度、加速度、角速度、转数、距离、光、液体、磁力、温度、化学物质、声音、时间、硬度、电场、电流、电压、电功率、辐射线、流量、湿度、倾斜度、震动、气味、或红外线的功能）、和麦克风9889）等。不用说，便携式游戏机的结构不限于以上所述结构。便携式游戏机可以具有适当地配置了额外的附属设备的结构，只要至少配置了本发明所述的半导体器件即可。图28A所示的便携式游戏机具有阅读存储于存储介质中的程序或数据以将其显示在显示部分上的功能、和通过无线通信与另一个便携式游戏机共享信息的功能。注意，图28A所示的便携式游戏机的功能不限于以上所述的那些功能，并且便携式游戏机可以具有各种功能。 
图28B表示了作为大型游戏机的投币机9900的示例。在投币机9900中，显示部分9903包含在框架9901中。另外，投币机9900配置有操作装置诸如启动杆和停止开关、投币口、扬声器等。不用说，投币机9900的结构不限于以上所述结构。投币机可以具有适当地配置了额外的附属设备的结构，只要至少配置了本发明所述的半导体器件即可。 
图29A表示了移动电话手机1000的示例。移动电话手机1000配置有包含在框架1001中的显示部分1002、操作键1003、外部连接 端口1004、扬声器1005、以及麦克风1006等。 
当图29A所示的移动电话手机1000的显示部分1002被手指等触摸时，数据可以被输入到移动电话手机1000中。另外，可以通过用手指等触摸显示部分1002来执行诸如打电话和发送文字信息的操作。 
显示部分1002主要有三个屏幕模式。第一模式为显示模式，主要用于显示图像。第二模式为输入模式，主要用于输入数据例如文本。第三模式为显示并输入模式，其为两种模式的组合，即，显示模式和输入模式的组合。 
例如，在打电话或发送文字信息的情况中，为显示部分1002选择主要用于输入文本的文本输入模式，从而可以输入屏幕上显示的字符。在该情况中，优选地在显示部分1002的整个屏幕区域上显示键盘或数字键。 
当在移动电话手机1000内部配置包括诸如陀螺仪或者加速度传感器的用于检测倾斜度的传感器的检测装置时，可以通过判断移动电话手机1000的方向（移动电话手机1000是否为了风景模式或人像模式而被水平放置或垂直放置）自动改变显示部分1002的屏幕上的显示。 
通过触碰显示部分1002或使用框架1001的操作键1003改变屏幕模式。替代地，可以根据显示部分1002上显示的图像类型改变屏幕模式。例如，当显示部分显示的图像信号为运动图像数据时，屏幕模式被改变到显示模式。当信号为一种文本数据时，屏幕模式被改变到输入模式。 
另外，在输入模式中，当有一段时间没有执行通过触摸显示部分1002的输入，并检测到由显示部分1002中的光学传感器检测的信号时，屏幕模式可以被控制以从输入模式改变到显示模式。 
显示部分1002可以用作图像传感器。例如，当用手掌或指纹触摸显示部分1002时，掌纹、或指纹等的图像数据被获取，由此可以进行身份识别。另外，通过在显示部分中提供背光或发出近红外光的 感光源，可以获取指静脉、或掌静脉等的图像数据。 
图29B表示了移动电话的另一个示例。图29B中的移动电话包括显示装置9410和通信装置9400。显示装置9410包含在包括显示部分9412和操作键9413的框架9411中。通信装置9400包含在包括操作键9402、外部输入端子9403、麦克风9404、扬声器9405、和当收到来电时发光的发光部分9406的框架9401中。具有显示功能的显示装置9410可以在箭头所示的两个方向上从通信装置9400上分离。因此，显示装置9410和通信装置9400可以沿其短边或长边彼此附着。另外，当只需要显示功能时，可以将通信装置9400从显示装置9410上分离而单独使用显示装置9410。可以通过无线通信或有线通信在每个都具有可充电电池的通信装置9400和显示装置9410之间发送和接收图像或输入信息。 
注意，本实施方式所述的结构可以适当地与其它实施方式的任一个结构进行组合。 
[实例1] 
本实例中，说明在成膜期间测量的氧化物半导体膜的导电率关于氧气流量的比例的相关性的结果。 
本实例中，利用溅射法形成In-Ga-Zn-O类非单晶膜，并测量In-Ga-Zn-O类非单晶膜的导电率。样品是在氧气流量的比例在样品间从0体积%改变到100体积%的条件下形成的；并且测量了通过在样品间改变氧气流量的比例所形成的每个In-Ga-Zn-O类非单晶膜的导电率。注意，导电率是使用半导体参数分析仪HP4155C（安捷伦技术有限公司制造）测量的。 
In-Ga-Zn-O类非单晶膜是使用直径为8英寸的盘状的氧化物半导体靶材，通过溅射法形成的；其中，作为靶材，In2O3、Ga2O3、ZnO按In2O3：Ga2O3：ZnO＝1：1：1（In：Ga：Zn＝1：1：0.5）的比例混合。作为其它成膜条件，衬底和靶材之间的距离设为170mm；成膜气体的压力设为0.4Pa；直流（DC）电源设为0.5kW；且成膜温度设为室温。 
作为成膜气体，使用氩气和氧气。在氩气和氧气中的氧气流量的比例在样品间从0体积%改变到100体积%的条件下执行成膜：测量了每个In-Ga-Zn-O类非单晶膜的导电率。这样，为了对每个In-Ga-Zn-O类非单晶膜在原子水平上执行重新排列，在形成了每个In-Ga-Zn-O类非单晶膜后，对每个In-Ga-Zn-O类非单晶膜在氮气氛中在350℃下进行1小时的热处理。 
图12表示了通过在样品间改变氧气的流量比例所形成的每个In-Ga-Zn-O类非单晶膜的各个导电率。在图12中，横轴表示在氩气的流量和氧气的流量中氧气流量的比例（体积%），而纵轴表示In-Ga-Zn-O类非单晶膜的导电率（S/cm）。表1为与图12对应的表格，表示了氩气的流量（sccm）、氧气的流量（sccm）、氧气流量的比例（体积%）、和每个In-Ga-Zn-O类非单晶膜的导电率（S/cm）。 
[表1] 
Ar(sccm) O2(sccm) 氧气流量的比例(体积%) 导电率（S/cm）
50 0 0 6.44×100
40 5 11.1 7.01×10-5
40 10 20 5.24×10-5
30 15 33.3 1.23×10-4
30 20 40 3.98×10-5
25 25 50 1.52×10-6
20 30 60 2.92×10-7
15 35 70 2.68×10-9
10 40 80 2.57×10-10
5 45 90 1.59×10-10
0 50 100 4.19×10-11
从图12和表1中的结果可知，当氧气流量的比例从0体积%到11.1体积%时，导电率显著减小；当氧气的流量比例从11.1体积%到 40体积%时，导电率从约1.0×10-5S/cm到1.0×10-4S/cm；并且当氧气流量的比例为40体积%或更高时，导电率逐渐减小。注意，当氧气流量的比例从60体积%到70体积%时，导电率上的降低比较大。此处，在氧气流量的比例为0体积%的条件下，即，在只使用氩气作为成膜气体的条件下，导电率的最大值为6.44S/cm。在氧气流量比例为100体积%的条件下，即，在只使用氧气作为成膜气体的条件下，导电率的最小值为4.19×10-11S/cm。 
对于形成具有更高导电率的半导体层和具有更低导电率的氧化物半导体层而言，以10体积%左右为界限，氧气流量的条件彼此不同，在该处，在图12中，导电率的梯度变化曲线是陡峭的，由此可以使半导体层和氧化物半导体层之间在导电率之差变大。因此，当形成具有高导电率的半导体层所用的In-Ga-Zn-O类非单晶膜时，氧气流量比例优选地设为低于10体积%，即，导电率优选地高于1.0×10-3S/cm。另外，当形成具有低导电率的氧化物半导体层所用的In-Ga-Zn-O类非单晶膜时，氧气流量比例优选地设为10体积%或更高，即，导电率优选地为1.0×10-3S/cm或更低。 
替代地，界限可以设在图12的图中的氧气流量的比例的70体积%左右，在该处，导电率上的降低比较大。在该情况中，当形成具有高导电率的半导体层所用的In-Ga-Zn-O类非单晶膜时，氧气流量比例优选地设为低于70体积%，即，导电率优选地高于1.0×10-8S/cm。另外，当形成具有低导电率的氧化物半导体层所用的In-Ga-Zn-O类非单晶膜时，氧气流量比例优选地设为70体积%或更高，即，导电率优选地为1.0×10-8S/cm或更低。 
本申请是基于2008年10月31日向日本专利局提交的第2008-281174号日本专利申请，其整体内容都通过引用并入本文中。 

Claims (35)

1.一种半导体器件，包括：
栅电极；
在所述栅电极的上方的栅绝缘膜；
在所述栅电极的上方的包含铟的第一非单晶氧化物半导体层，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体层之间；
在所述第一非单晶氧化物半导体层的上方的包含铟的第二非单晶氧化物半导体层，所述第二非单晶氧化物半导体层的导电率小于所述第一非单晶氧化物半导体层的导电率；
在所述第二非单晶氧化物半导体层的上方且与所述第二非单晶氧化物半导体层电接触的源电极；
在所述第二非单晶氧化物半导体层的上方且与所述第二非单晶氧化物半导体层电接触的漏电极；以及
在所述第二非单晶氧化物半导体层、所述源电极和所述漏电极的上方的包含硅的绝缘膜，
其中，所述第二非单晶氧化物半导体层的上表面包括位于所述源电极和所述漏电极之间的凹部，使得所述源电极和所述漏电极之间的所述第二非单晶氧化物半导体层的厚度小于所述源电极和所述漏电极下方的所述第二非单晶氧化物半导体层的厚度，并且
其中，所述绝缘膜与所述源电极和所述漏电极之间的所述第二非单晶氧化物半导体层的所述上表面接触。
2.一种半导体器件，包括：
栅电极；
在所述栅电极的上方的栅绝缘膜；
在所述栅电极的上方的包含铟的第一非单晶氧化物半导体层，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体层之间；
在所述第一非单晶氧化物半导体层的上方的包含铟的第二非单晶氧化物半导体层，所述第二非单晶氧化物半导体层的导电率小于所述第一非单晶氧化物半导体层的导电率；
在所述第二非单晶氧化物半导体层的上方且与所述第二非单晶氧化物半导体层电接触的源电极；
在所述第二非单晶氧化物半导体层的上方且与所述第二非单晶氧化物半导体层电接触的漏电极；以及
在所述第二非单晶氧化物半导体层、所述源电极和所述漏电极的上方的保护膜，
其中，所述第二非单晶氧化物半导体层的上表面包括位于所述源电极和所述漏电极之间的凹部，使得所述源电极和所述漏电极之间的所述第二非单晶氧化物半导体层的厚度小于所述源电极和所述漏电极下方的所述第二非单晶氧化物半导体层的厚度，并且
其中，所述保护膜与所述源电极和所述漏电极之间的所述第二非单晶氧化物半导体层的所述上表面接触。
3.一种半导体器件，包括：
栅电极；
在所述栅电极的上方的栅绝缘膜；
在所述栅电极的上方的包含铟的第一非单晶氧化物半导体层，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体层之间；
在所述第一非单晶氧化物半导体层的上方的包含铟的第二非单晶氧化物半导体层，所述第二非单晶氧化物半导体层的导电率小于所述第一非单晶氧化物半导体层的导电率；
在所述第二非单晶氧化物半导体层的上方且与所述第二非单晶氧化物半导体层电接触的源电极；
在所述第二非单晶氧化物半导体层的上方且与所述第二非单晶氧化物半导体层电接触的漏电极；以及
在所述第二非单晶氧化物半导体层、所述源电极和所述漏电极的上方的包含硅的绝缘膜，
其中，所述第二非单晶氧化物半导体层的位于所述源电极和所述漏电极之间的部分被蚀刻，使得所述源电极和所述漏电极之间的所述第二非单晶氧化物半导体层的部分比所述源电极和所述漏电极下方的所述第二非单晶氧化物半导体层的部分薄，并且
其中，所述绝缘膜与所述源电极和所述漏电极之间的所述第二非单晶氧化物半导体层的上表面接触。
4.一种半导体器件，包括：
栅电极；
在所述栅电极的上方的栅绝缘膜；
在所述栅电极的上方的包含铟的第一非单晶氧化物半导体层，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体层之间；
在所述第一非单晶氧化物半导体层的上方的包含铟的第二非单晶氧化物半导体层，所述第二非单晶氧化物半导体层的导电率小于所述第一非单晶氧化物半导体层的导电率；
在所述第二非单晶氧化物半导体层的上方且通过第一n型导电性区与所述第二非单晶氧化物半导体层电接触的源电极；
在所述第二非单晶氧化物半导体层的上方且通过第二n型导电性区与所述第二非单晶氧化物半导体层电接触的漏电极；以及
在所述第二非单晶氧化物半导体层、所述源电极和所述漏电极的上方的包含硅的绝缘膜，
其中，所述第二非单晶氧化物半导体层的位于所述源电极和所述漏电极之间的部分被蚀刻，使得所述源电极和所述漏电极之间的所述第二非单晶氧化物半导体层的部分比所述源电极和所述漏电极下方的所述第二非单晶氧化物半导体层的部分薄，
其中，所述绝缘膜与所述源电极和所述漏电极之间的所述第二非单晶氧化物半导体层的上表面接触，并且
其中，所述第一n型导电性区和所述第二n型导电性区中的每一个包括：包含铟的氧化物半导体材料。
5.一种半导体器件，包括：
栅电极；
在所述栅电极的上方的栅绝缘膜；
在所述栅电极的上方的包含铟的第一非单晶氧化物半导体层，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体层之间；
在所述第一非单晶氧化物半导体层的上方的包含铟的第二非单晶氧化物半导体层，所述第二非单晶氧化物半导体层的导电率小于所述第一非单晶氧化物半导体层的导电率；
在所述第二非单晶氧化物半导体层的上方且通过第一n型导电性区与所述第二非单晶氧化物半导体层电接触的源电极；
在所述第二非单晶氧化物半导体层的上方且通过第二n型导电性区与所述第二非单晶氧化物半导体层电接触的漏电极；以及
在所述第二非单晶氧化物半导体层、所述源电极和所述漏电极的上方的包含硅的绝缘膜，
其中，所述第二非单晶氧化物半导体层的上表面包括位于所述源电极和所述漏电极之间的凹部，使得所述源电极和所述漏电极之间的所述第二非单晶氧化物半导体层的厚度小于所述源电极和所述漏电极下方的所述第二非单晶氧化物半导体层的厚度，
其中，所述绝缘膜与所述源电极和所述漏电极之间的所述第二非单晶氧化物半导体层的所述上表面接触，
其中，所述第一n型导电性区和所述第二n型导电性区中的每一个包括：包含铟的氧化物半导体材料，并且
其中，所述第一非单晶氧化物半导体层包括晶体。
6.根据权利要求4或5所述的半导体器件，其中，所述第一n型导电性区和所述第二n型导电性区中的每一个的所述氧化物半导体材料包括晶体。
7.根据权利要求6所述的半导体器件，其中，所述晶体的粒度不大于10nm。
8.一种半导体器件，包括：
栅电极；
在所述栅电极的上方的栅绝缘膜；
在所述栅电极的上方的包含铟的第一非单晶氧化物半导体层，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体层之间；
在所述第一非单晶氧化物半导体层的上方的包含铟的第二非单晶氧化物半导体层，所述第二非单晶氧化物半导体层的导电率小于所述第一非单晶氧化物半导体层的导电率；
在所述第二非单晶氧化物半导体层的上方且与所述第二非单晶氧化物半导体层电接触的源电极；
在所述第二非单晶氧化物半导体层的上方且与所述第二非单晶氧化物半导体层电接触的漏电极；
在所述第二非单晶氧化物半导体层、所述源电极和所述漏电极的上方的包含硅和氧的第一绝缘膜；
在所述第一绝缘膜的上方的包含硅和氮的第二绝缘膜；
在所述第二绝缘膜的上方的包含有机材料的第三绝缘膜；以及
在所述第三绝缘膜的上方的像素电极，其中所述像素电极电连接至所述源电极和所述漏电极中的一个，
其中，所述第二非单晶氧化物半导体层的上表面包括位于所述源电极和所述漏电极之间的凹部，使得所述源电极和所述漏电极之间的所述第二非单晶氧化物半导体层的厚度小于所述源电极和所述漏电极下方的所述第二非单晶氧化物半导体层的厚度，并且
其中，所述第一绝缘膜与所述源电极和所述漏电极之间的所述第二非单晶氧化物半导体层的所述上表面接触。
9.根据权利要求1－5和8中的任一个所述的半导体器件，其中，所述第一非单晶氧化物半导体层和所述第二非单晶氧化物半导体层中的每一个还包含镓和锌。
10.根据权利要求1－5和8中的任一个所述的半导体器件，其中，所述第一非单晶氧化物半导体层具有锥形侧表面。
11.根据权利要求1－5和8中的任一个所述的半导体器件，其中，所述第一非单晶氧化物半导体层的厚度为1－50nm。
12.根据权利要求1－5和8中的任一个所述的半导体器件，其中，所述第二非单晶氧化物半导体层的厚度为10－300nm。
13.根据权利要求1－5和8中的任一个所述的半导体器件，其中，所述源电极和所述漏电极中的每一个包括第一钛层、所述第一钛层上的导电层、和所述导电层上的第二钛层，所述第一钛层与所述第二非单晶氧化物半导体层接触。
14.根据权利要求1－5和8中的任一个所述的半导体器件，其中，所述第一非单晶氧化物半导体层比所述第二非单晶氧化物半导体层薄。
15.根据权利要求1－5和8中的任一个所述的半导体器件，其中，所述第二非单晶氧化物半导体层的载流子浓度低于1×1017/cm3。
16.根据权利要求1－5和8中的任一个所述的半导体器件，其中，所述第一非单晶氧化物半导体层的导电率高于1×10-3S/cm。
17.一种制造半导体器件的方法，包括以下步骤：
在栅电极的上方形成栅绝缘膜；
利用溅射法在所述栅电极的上方形成包含铟的第一非单晶氧化物半导体膜，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体膜之间；
利用溅射法在所述第一非单晶氧化物半导体膜的上方形成包含铟的第二非单晶氧化物半导体膜，所述第二非单晶氧化物半导体膜的导电率小于所述第一非单晶氧化物半导体膜的导电率；
蚀刻所述第一非单晶氧化物半导体膜和所述第二非单晶氧化物半导体膜以形成第一氧化物半导体层和所述第一氧化物半导体层上的第二氧化物半导体层；
在所述第二氧化物半导体层的上方形成导电层；
蚀刻所述导电层以形成源电极和漏电极，其中所述第二氧化物半导体层的位于所述源电极和所述漏电极之间的部分被蚀刻，使得所述源电极和所述漏电极之间的所述第二氧化物半导体层的厚度小于所述源电极和所述漏电极下方的所述第二氧化物半导体层的厚度；以及
在所述第二氧化物半导体层、所述源电极和所述漏电极的上方形成包含硅的绝缘膜，其中所述源电极和所述漏电极之间的所述第二氧化物半导体层的上表面与所述绝缘膜接触。
18.根据权利要求17所述的方法，还包括以下步骤：形成位于所述源电极与所述第二氧化物半导体层之间的第一n型导电性区以及位于所述漏电极与所述第二氧化物半导体层之间的第二n型导电性区。
19.一种制造半导体器件的方法，包括以下步骤：
在栅电极的上方形成栅绝缘膜；
利用溅射法在所述栅电极的上方形成包含铟的第一非单晶氧化物半导体膜，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体膜之间；
利用溅射法在所述第一非单晶氧化物半导体膜的上方形成包含铟的第二非单晶氧化物半导体膜，所述第二非单晶氧化物半导体膜的导电率小于所述第一非单晶氧化物半导体膜的导电率；
蚀刻所述第一非单晶氧化物半导体膜和所述第二非单晶氧化物半导体膜以形成第一氧化物半导体层和所述第一氧化物半导体层上的第二氧化物半导体层；
在所述第二氧化物半导体层的上方形成导电层；
蚀刻所述导电层以形成源电极和漏电极，其中所述第二氧化物半导体层的位于所述源电极和所述漏电极之间的部分被蚀刻，使得所述源电极和所述漏电极之间的所述第二氧化物半导体层的厚度小于所述源电极和所述漏电极下方的所述第二氧化物半导体层的厚度；以及
在所述第二氧化物半导体层、所述源电极和所述漏电极的上方形成包含硅的保护膜，其中所述源电极和所述漏电极之间的所述第二氧化物半导体层的上表面与所述保护膜接触。
20.一种制造半导体器件的方法，包括以下步骤：
在栅电极的上方形成栅绝缘膜；
利用溅射法在所述栅电极的上方形成包含铟、镓和锌的第一非单晶氧化物半导体膜，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体膜之间，所述第一非单晶氧化物半导体膜包含非晶结构的晶粒；
利用溅射法在所述第一非单晶氧化物半导体膜的上方形成包含铟、镓和锌的第二非单晶氧化物半导体膜，所述第二非单晶氧化物半导体膜的导电率小于所述第一非单晶氧化物半导体膜的导电率；
蚀刻所述第一非单晶氧化物半导体膜和所述第二非单晶氧化物半导体膜以形成第一氧化物半导体层和所述第一氧化物半导体层上的第二氧化物半导体层；
在所述第二氧化物半导体层的上方形成导电层；
蚀刻所述导电层以形成源电极和漏电极，其中所述第二氧化物半导体层的位于所述源电极和所述漏电极之间的部分被蚀刻，使得所述源电极和所述漏电极之间的所述第二氧化物半导体层的厚度小于所述源电极和所述漏电极下方的所述第二氧化物半导体层的厚度；以及
在所述第二氧化物半导体层、所述源电极和所述漏电极的上方形成包含硅的绝缘膜。
21.根据权利要求20所述的方法，其中，所述第一非单晶氧化物半导体膜的所述晶粒的粒度不大于10nm。
22.一种制造半导体器件的方法，包括以下步骤：
在栅电极的上方形成栅绝缘膜；
利用溅射法在所述栅电极的上方形成包含铟的第一非单晶氧化物半导体膜，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体膜之间；
在形成所述第一非单晶氧化物半导体膜之后，在不将所述第一非单晶氧化物半导体膜暴露至空气的情况下，利用溅射法在所述第一非单晶氧化物半导体膜的上方连续地形成包含铟的第二非单晶氧化物半导体膜，所述第二非单晶氧化物半导体膜的导电率小于所述第一非单晶氧化物半导体膜的导电率；
蚀刻所述第一非单晶氧化物半导体膜和所述第二非单晶氧化物半导体膜以形成第一氧化物半导体层和所述第一氧化物半导体层上的第二氧化物半导体层；
在所述第二氧化物半导体层的上方形成导电层；
蚀刻所述导电层以形成源电极和漏电极，其中所述第二氧化物半导体层的位于所述源电极和所述漏电极之间的部分被蚀刻，使得所述源电极和所述漏电极之间的所述第二氧化物半导体层的厚度小于所述源电极和所述漏电极下方的所述第二氧化物半导体层的厚度；以及
在所述第二氧化物半导体层、所述源电极和所述漏电极的上方形成包含硅的绝缘膜。
23.一种制造半导体器件的方法，包括以下步骤：
在栅电极的上方形成栅绝缘膜；
利用直流溅射法在所述栅电极的上方形成包含铟、镓和锌的第一非单晶氧化物半导体膜，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体膜之间；
利用直流溅射法在所述第一非单晶氧化物半导体膜的上方形成包含铟、镓和锌的第二非单晶氧化物半导体膜，所述第二非单晶氧化物半导体膜的导电率小于所述第一非单晶氧化物半导体膜的导电率；
蚀刻所述第一非单晶氧化物半导体膜和所述第二非单晶氧化物半导体膜以形成第一氧化物半导体层和所述第一氧化物半导体层上的第二氧化物半导体层；
在所述第二氧化物半导体层的上方形成导电层；
蚀刻所述导电层以形成源电极和漏电极，其中所述第二氧化物半导体层的位于所述源电极和所述漏电极之间的部分被蚀刻，使得所述源电极和所述漏电极之间的所述第二氧化物半导体层的厚度小于所述源电极和所述漏电极下方的所述第二氧化物半导体层的厚度；以及
在所述第二氧化物半导体层、所述源电极和所述漏电极的上方形成包含硅的绝缘膜。
24.一种制造半导体器件的方法，包括以下步骤：
在栅电极的上方形成栅绝缘膜；
利用溅射法在所述栅电极的上方形成包含铟、镓和锌的第一非单晶氧化物半导体膜，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体膜之间；
利用溅射法在所述第一非单晶氧化物半导体膜的上方形成包含铟、镓和锌的第二非单晶氧化物半导体膜，所述第二非单晶氧化物半导体膜的导电率小于所述第一非单晶氧化物半导体膜的导电率；
湿法蚀刻所述第一非单晶氧化物半导体膜和所述第二非单晶氧化物半导体膜以形成第一氧化物半导体层和所述第一氧化物半导体层上的第二氧化物半导体层，其中至少所述第一非单晶氧化物半导体层具有锥形侧表面；
在所述第二氧化物半导体层的上方形成导电层；
蚀刻所述导电层以形成源电极和漏电极，其中所述第二氧化物半导体层的位于所述源电极和所述漏电极之间的部分被蚀刻，使得所述源电极和所述漏电极之间的所述第二氧化物半导体层的厚度小于所述源电极和所述漏电极下方的所述第二氧化物半导体层的厚度；以及
在所述第二氧化物半导体层、所述源电极和所述漏电极的上方形成包含硅的绝缘膜。
25.根据权利要求20和22－24中的任一个所述的方法，其中，所述绝缘膜与所述源电极和所述漏电极之间的所述第二氧化物半导体层的上表面接触。
26.一种制造半导体器件的方法，包括以下步骤：
在栅电极的上方形成栅绝缘膜；
利用溅射法在所述栅电极的上方形成包含铟的第一非单晶氧化物半导体膜，其中所述栅绝缘膜夹在所述栅电极和所述第一非单晶氧化物半导体膜之间；
利用溅射法在所述第一非单晶氧化物半导体膜的上方形成包含铟的第二非单晶氧化物半导体膜，所述第二非单晶氧化物半导体膜的导电率小于所述第一非单晶氧化物半导体膜的导电率；
蚀刻所述第一非单晶氧化物半导体膜和所述第二非单晶氧化物半导体膜以形成第一氧化物半导体层和所述第一氧化物半导体层上的第二氧化物半导体层；
在所述第二氧化物半导体层的上方形成导电层；
蚀刻所述导电层以形成源电极和漏电极，其中所述第二氧化物半导体层的位于所述源电极和所述漏电极之间的部分被蚀刻，使得所述源电极和所述漏电极之间的所述第二氧化物半导体层的厚度小于所述源电极和所述漏电极下方的所述第二氧化物半导体层的厚度；
在所述第二氧化物半导体层、所述源电极和所述漏电极的上方形成包含硅和氧的第一绝缘膜；
在所述第一绝缘膜的上方形成包含硅和氮的第二绝缘膜；以及
在200℃至600℃的温度下加热所述第一氧化物半导体层和所述第二氧化物半导体层，
其中所述源电极和所述漏电极之间的所述第二氧化物半导体层的上表面与所述第一绝缘膜接触。
27.根据权利要求17、19、22和26中的任一个所述的方法，其中，所述第一非单晶氧化物半导体膜和所述第二非单晶氧化物半导体膜中的每一个还包含镓和锌。
28.根据权利要求17、19、22－24和26中的任一个所述的方法，其中，所述第一非单晶氧化物半导体膜包含非晶结构的晶粒。
29.根据权利要求17、19、20、22－24和26中的任一个所述的方法，其中，所述第一非单晶氧化物半导体膜和所述第二非单晶氧化物半导体膜中的每一个利用脉冲直流溅射法形成。
30.根据权利要求17、19、20、22－24和26中的任一个所述的方法，其中，所述第一非单晶氧化物半导体膜的厚度为1－50nm。
31.根据权利要求17、19、20、22－24和26中的任一个所述的方法，其中，所述第二非单晶氧化物半导体膜的厚度为10－300nm。
32.根据权利要求17、19、20、22－24和26中的任一个所述的方法，其中，所述源电极和所述漏电极中的每一个包括第一钛层、所述第一钛层上的导电层、和所述导电层上的第二钛层，所述第一钛层与所述第二氧化物半导体层接触。
33.根据权利要求17、19、20、22－24和26中的任一个所述的方法，其中，所述第一氧化物半导体层比所述第二氧化物半导体层薄。
34.根据权利要求17、19、20、22－24和26中的任一个所述的方法，其中，所述第二氧化物半导体层的载流子浓度低于1×1017/cm3。
35.根据权利要求17、19、20、22－24和26中的任一个所述的方法，其中，所述第一氧化物半导体层的导电率高于1×10-3S/cm。
CN201210557121.7A 2008-10-31 2009-10-30 半导体器件及其制造方法 Active CN103107201B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008281174 2008-10-31
JP2008-281174 2008-10-31
CN200910209089.1A CN101728435B (zh) 2008-10-31 2009-10-30 半导体器件及其制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN200910209089.1A Division CN101728435B (zh) 2008-10-31 2009-10-30 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN103107201A true CN103107201A (zh) 2013-05-15
CN103107201B CN103107201B (zh) 2016-12-07

Family

ID=42130300

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201210557121.7A Active CN103107201B (zh) 2008-10-31 2009-10-30 半导体器件及其制造方法
CN200910209089.1A Active CN101728435B (zh) 2008-10-31 2009-10-30 半导体器件及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN200910209089.1A Active CN101728435B (zh) 2008-10-31 2009-10-30 半导体器件及其制造方法

Country Status (5)

Country Link
US (9) US8426868B2 (zh)
JP (9) JP5514511B2 (zh)
KR (14) KR101645194B1 (zh)
CN (2) CN103107201B (zh)
TW (7) TWI478356B (zh)

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI478356B (zh) 2008-10-31 2015-03-21 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI656645B (zh) 2008-11-13 2019-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI529949B (zh) * 2008-11-28 2016-04-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8441007B2 (en) 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI654689B (zh) * 2008-12-26 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5504008B2 (ja) * 2009-03-06 2014-05-28 株式会社半導体エネルギー研究所 半導体装置
KR20120031026A (ko) 2009-06-30 2012-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101876473B1 (ko) * 2009-11-06 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2011065210A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
CN102668028B (zh) 2009-11-28 2015-09-02 株式会社半导体能源研究所 层叠的氧化物材料、半导体器件、以及用于制造该半导体器件的方法
KR101895080B1 (ko) 2009-11-28 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN107886916B (zh) * 2009-12-18 2021-09-21 株式会社半导体能源研究所 液晶显示装置及其驱动方法
CN102903758B (zh) 2009-12-28 2015-06-03 株式会社半导体能源研究所 半导体装置
KR102008754B1 (ko) * 2010-01-24 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
KR101878206B1 (ko) * 2010-03-05 2018-07-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막의 제작 방법 및 트랜지스터의 제작 방법
KR101748901B1 (ko) 2010-04-09 2017-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 구동 방법
KR101884798B1 (ko) 2010-04-09 2018-08-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102289951B1 (ko) 2010-05-21 2021-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 펄스 출력 회로, 시프트 레지스터, 및 표시 장치
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
US8766252B2 (en) 2010-07-02 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor
US9246010B2 (en) * 2010-07-14 2016-01-26 Sharp Kabushiki Kaisha Thin film transistor substrate
TWI615920B (zh) * 2010-08-06 2018-02-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8685787B2 (en) * 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8883555B2 (en) 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
JP5969745B2 (ja) * 2010-09-10 2016-08-17 株式会社半導体エネルギー研究所 半導体装置
US8592879B2 (en) * 2010-09-13 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101932576B1 (ko) * 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8871565B2 (en) 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8816722B2 (en) * 2010-09-13 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Current detection circuit
US8803143B2 (en) * 2010-10-20 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor including buffer layers with high resistivity
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101820372B1 (ko) 2010-11-09 2018-01-22 삼성디스플레이 주식회사 표시 기판, 표시 장치 및 이의 제조 방법
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
CN106960866B (zh) * 2010-12-17 2021-03-12 株式会社半导体能源研究所 氧化物材料及半导体器件
SG10201505586UA (en) * 2011-06-17 2015-08-28 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
US8796683B2 (en) 2011-12-23 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9553201B2 (en) 2012-04-02 2017-01-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel, and manufacturing method of thin film transistor
KR102254731B1 (ko) 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8860022B2 (en) 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
CN102709326B (zh) * 2012-04-28 2018-04-17 北京京东方光电科技有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置
DE112013002407B4 (de) 2012-05-10 2024-05-08 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP2014027263A (ja) * 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
CN103594521B (zh) * 2012-08-17 2017-03-01 瀚宇彩晶股份有限公司 半导体元件
KR102227591B1 (ko) * 2012-10-17 2021-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102102589B1 (ko) 2012-10-17 2020-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그램 가능한 논리 장치
TWI782259B (zh) 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6300489B2 (ja) * 2012-10-24 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN102891183B (zh) * 2012-10-25 2015-09-30 深圳市华星光电技术有限公司 薄膜晶体管及主动矩阵式平面显示装置
TWI600157B (zh) * 2012-11-16 2017-09-21 半導體能源研究所股份有限公司 半導體裝置
US9406810B2 (en) 2012-12-03 2016-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9349593B2 (en) * 2012-12-03 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6236792B2 (ja) * 2013-02-07 2017-11-29 凸版印刷株式会社 薄膜トランジスタとその製造方法及び画像表示装置
US9231111B2 (en) 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9368636B2 (en) 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
CN103346089B (zh) * 2013-06-13 2016-10-26 北京大学深圳研究生院 一种自对准双层沟道金属氧化物薄膜晶体管及其制作方法
JP6426379B2 (ja) * 2013-06-19 2018-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2015035506A (ja) * 2013-08-09 2015-02-19 株式会社東芝 半導体装置
US9276128B2 (en) * 2013-10-22 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and etchant used for the same
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
CN112038410A (zh) * 2014-07-15 2020-12-04 株式会社半导体能源研究所 半导体装置及其制造方法以及包括半导体装置的显示装置
KR20160017795A (ko) 2014-08-05 2016-02-17 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법, 및 박막 트랜지스터 기판을 포함하는 표시 장치
JP2016111677A (ja) * 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
KR102260886B1 (ko) * 2014-12-10 2021-06-07 삼성디스플레이 주식회사 박막 트랜지스터
JP2016146422A (ja) * 2015-02-09 2016-08-12 株式会社ジャパンディスプレイ 表示装置
CN114512547A (zh) 2015-02-12 2022-05-17 株式会社半导体能源研究所 氧化物半导体膜及半导体装置
US10147823B2 (en) * 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
CN105576038A (zh) * 2016-01-12 2016-05-11 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板和显示装置
US9576984B1 (en) * 2016-01-14 2017-02-21 Hon Hai Precision Industry Co., Ltd. Thin film transistor array panel and conducting structure
JP6747247B2 (ja) * 2016-01-29 2020-08-26 日立金属株式会社 半導体装置および半導体装置の製造方法
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
KR102358088B1 (ko) * 2016-04-13 2022-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
KR20170126398A (ko) 2016-05-09 2017-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 갖는 표시 장치
TWI737665B (zh) 2016-07-01 2021-09-01 日商半導體能源硏究所股份有限公司 半導體裝置以及半導體裝置的製造方法
TWI811761B (zh) 2016-07-11 2023-08-11 日商半導體能源研究所股份有限公司 金屬氧化物及半導體裝置
TWI754542B (zh) 2016-07-11 2022-02-01 日商半導體能源研究所股份有限公司 濺射靶材及金屬氧化物
JP2019075928A (ja) * 2017-10-18 2019-05-16 シャープ株式会社 太陽電池モジュールおよび太陽光発電システム
JP2019109429A (ja) * 2017-12-20 2019-07-04 株式会社ジャパンディスプレイ 表示装置
WO2019150224A1 (ja) * 2018-02-01 2019-08-08 株式会社半導体エネルギー研究所 表示装置および電子機器
US11387330B2 (en) 2018-03-12 2022-07-12 Semiconductor Energy Laboratory Co., Ltd. Metal oxide and transistor including metal oxide

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6197625B1 (en) * 1997-12-29 2001-03-06 Lg. Philips Lcd Co., Ltd. Method of fabricating a thin film transistor
CN101183667A (zh) * 2007-12-11 2008-05-21 西安交通大学 一种ZnO基透明薄膜晶体管阵列的制备方法
US20080237598A1 (en) * 2007-03-27 2008-10-02 Masaya Nakayama Thin film field effect transistor and display

Family Cites Families (176)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160170A (ja) * 1984-01-31 1985-08-21 Seiko Instr & Electronics Ltd 薄膜トランジスタ
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
EP0445535B1 (en) 1990-02-06 1995-02-01 Sel Semiconductor Energy Laboratory Co., Ltd. Method of forming an oxide film
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3184853B2 (ja) 1993-06-24 2001-07-09 株式会社日立製作所 液晶表示装置
US5648293A (en) 1993-07-22 1997-07-15 Nec Corporation Method of growing an amorphous silicon film
JPH0745833A (ja) * 1993-07-26 1995-02-14 Nec Corp 電界効果薄膜型トランジスタ素子の製造方法
JPH08236775A (ja) 1995-03-01 1996-09-13 Toshiba Corp 薄膜トランジスタおよびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) * 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP2762968B2 (ja) * 1995-09-28 1998-06-11 日本電気株式会社 電界効果型薄膜トランジスタの製造方法
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH11338439A (ja) 1998-03-27 1999-12-10 Semiconductor Energy Lab Co Ltd 半導体表示装置の駆動回路および半導体表示装置
JP2000002892A (ja) 1998-04-17 2000-01-07 Toshiba Corp 液晶表示装置、マトリクスアレイ基板およびその製造方法
KR100320661B1 (ko) 1998-04-17 2002-01-17 니시무로 타이죠 액정표시장치, 매트릭스 어레이기판 및 그 제조방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000124456A (ja) 1998-10-12 2000-04-28 Shoka Kagi Kofun Yugenkoshi 高エネルギーギャップオフセット層構造を有するｔｆｔ素子
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4118484B2 (ja) 2000-03-06 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2002016679A1 (fr) * 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
TW577176B (en) * 2003-03-31 2004-02-21 Ind Tech Res Inst Structure of thin-film transistor, and the manufacturing method thereof
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
TWI368774B (en) * 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005140984A (ja) 2003-11-06 2005-06-02 Seiko Epson Corp プロジェクタ
JP2005203656A (ja) * 2004-01-19 2005-07-28 Ulvac Japan Ltd 薄膜トランジスタ及び薄膜トランジスタの製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
MY148646A (en) * 2004-05-10 2013-05-15 Abgenomics Cooperatief Ua Anti-psgl-1 antibodies
US7598670B2 (en) * 2004-05-21 2009-10-06 Semiconductor Energy Laboratory Co., Ltd. Light emitting element and light emitting device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP4700317B2 (ja) 2004-09-30 2011-06-15 株式会社半導体エネルギー研究所 表示装置の作製方法
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5118810B2 (ja) * 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585063C (en) * 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) * 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) * 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
JP4772395B2 (ja) 2005-06-24 2011-09-14 三菱電機株式会社 電気光学表示装置およびその製造方法
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
KR100851131B1 (ko) 2005-08-17 2008-08-08 가부시키가이샤 고베 세이코쇼 소스/드레인 전극, 박막 트랜지스터 기판, 그의 제조방법,및 표시 디바이스
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4981282B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 薄膜トランジスタの製造方法
JP4732080B2 (ja) 2005-09-06 2011-07-27 キヤノン株式会社 発光素子
KR100729043B1 (ko) * 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
KR100786498B1 (ko) 2005-09-27 2007-12-17 삼성에스디아이 주식회사 투명박막 트랜지스터 및 그 제조방법
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
EP1933293A4 (en) 2005-10-05 2009-12-23 Idemitsu Kosan Co TFT SUBSTRATE AND METHOD FOR MANUFACTURING A TFT SUBSTRATE
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) * 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
JP5250929B2 (ja) * 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
JP5244295B2 (ja) * 2005-12-21 2013-07-24 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4867630B2 (ja) * 2006-02-16 2012-02-01 セイコーエプソン株式会社 金属粉末製造装置および金属粉末
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP5196813B2 (ja) * 2006-03-20 2013-05-15 キヤノン株式会社 アモルファス酸化物膜をゲート絶縁層に用いた電界効果型トランジスタ
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5364242B2 (ja) * 2006-04-28 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US8900970B2 (en) 2006-04-28 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a flexible substrate
JP5105044B2 (ja) 2006-05-09 2012-12-19 株式会社ブリヂストン 酸化物トランジスタ及びその製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR100829570B1 (ko) * 2006-10-20 2008-05-14 삼성전자주식회사 크로스 포인트 메모리용 박막 트랜지스터 및 그 제조 방법
TWI442368B (zh) 2006-10-26 2014-06-21 Semiconductor Energy Lab 電子裝置，顯示裝置，和半導體裝置，以及其驅動方法
JP2008134625A (ja) 2006-10-26 2008-06-12 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置及び電子機器
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
KR101425635B1 (ko) * 2006-11-29 2014-08-06 삼성디스플레이 주식회사 산화물 박막 트랜지스터 기판의 제조 방법 및 산화물 박막트랜지스터 기판
JP2008140984A (ja) * 2006-12-01 2008-06-19 Sharp Corp 半導体素子、半導体素子の製造方法、及び表示装置
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR20080070313A (ko) 2007-01-26 2008-07-30 삼성전자주식회사 표시 장치와 그 제조방법
EP1950804A2 (en) 2007-01-26 2008-07-30 Samsung Electronics Co., Ltd. Display device and manufacturing method of the same
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP5415001B2 (ja) 2007-02-22 2014-02-12 株式会社半導体エネルギー研究所 半導体装置
JP5121254B2 (ja) * 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5465825B2 (ja) * 2007-03-26 2014-04-09 出光興産株式会社 半導体装置、半導体装置の製造方法及び表示装置
JP2008276211A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置およびパターニング方法
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5339772B2 (ja) * 2007-06-11 2013-11-13 富士フイルム株式会社 電子ディスプレイ
JPWO2009034953A1 (ja) 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4555358B2 (ja) * 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR20090124527A (ko) 2008-05-30 2009-12-03 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI711182B (zh) * 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
KR102150275B1 (ko) * 2008-09-19 2020-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI478356B (zh) 2008-10-31 2015-03-21 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI656645B (zh) * 2008-11-13 2019-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI529949B (zh) * 2008-11-28 2016-04-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101343570B1 (ko) * 2008-12-18 2013-12-20 한국전자통신연구원 보론이 도핑된 산화물 반도체 박막을 적용한 박막 트랜지스터 및 그의 제조방법
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8492756B2 (en) * 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8704216B2 (en) * 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8450144B2 (en) * 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011054812A (ja) * 2009-09-03 2011-03-17 Hitachi Ltd 薄膜トランジスタおよびその製造方法
EP2428994A1 (en) * 2010-09-10 2012-03-14 Applied Materials, Inc. Method and system for depositing a thin-film transistor
JP2013149953A (ja) * 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6197625B1 (en) * 1997-12-29 2001-03-06 Lg. Philips Lcd Co., Ltd. Method of fabricating a thin film transistor
US20080237598A1 (en) * 2007-03-27 2008-10-02 Masaya Nakayama Thin film field effect transistor and display
CN101183667A (zh) * 2007-12-11 2008-05-21 西安交通大学 一种ZnO基透明薄膜晶体管阵列的制备方法

Also Published As

Publication number Publication date
KR20100048925A (ko) 2010-05-11
JP2017135391A (ja) 2017-08-03
KR102069162B1 (ko) 2020-01-22
KR20130006725A (ko) 2013-01-17
JP6220999B2 (ja) 2017-10-25
TW201034199A (en) 2010-09-16
TWI633605B (zh) 2018-08-21
KR102293971B1 (ko) 2021-08-27
JP6181333B2 (ja) 2017-08-16
US10269978B2 (en) 2019-04-23
TW201730984A (zh) 2017-09-01
KR20180043778A (ko) 2018-04-30
KR101793000B1 (ko) 2017-11-02
TW201314916A (zh) 2013-04-01
US20170207349A1 (en) 2017-07-20
JP2018022920A (ja) 2018-02-08
US11107928B2 (en) 2021-08-31
KR101891958B1 (ko) 2018-08-28
JP2019176181A (ja) 2019-10-10
KR102367525B1 (ko) 2022-02-25
KR20200123763A (ko) 2020-10-30
JP2017098584A (ja) 2017-06-01
CN103107201B (zh) 2016-12-07
TWI478356B (zh) 2015-03-21
US8426868B2 (en) 2013-04-23
TWI567829B (zh) 2017-01-21
KR20160094912A (ko) 2016-08-10
JP5514511B2 (ja) 2014-06-04
TWI501401B (zh) 2015-09-21
US20160247930A1 (en) 2016-08-25
JP6856711B2 (ja) 2021-04-07
US11594643B2 (en) 2023-02-28
KR20140135925A (ko) 2014-11-27
KR20130006724A (ko) 2013-01-17
KR20200007067A (ko) 2020-01-21
US20180197994A1 (en) 2018-07-12
JP2021100144A (ja) 2021-07-01
KR101852561B1 (ko) 2018-04-27
TW201314915A (zh) 2013-04-01
US20130087785A1 (en) 2013-04-11
KR101493304B1 (ko) 2015-02-13
KR101645194B1 (ko) 2016-08-03
JP2022179547A (ja) 2022-12-02
KR102416662B1 (ko) 2022-07-05
JP2016149572A (ja) 2016-08-18
KR20190100135A (ko) 2019-08-28
KR20220025785A (ko) 2022-03-03
TWI659474B (zh) 2019-05-11
KR20210105860A (ko) 2021-08-27
US20140246673A1 (en) 2014-09-04
TWI496295B (zh) 2015-08-11
KR101425848B1 (ko) 2014-07-31
KR102615835B1 (ko) 2023-12-21
KR102171572B1 (ko) 2020-10-29
US20210359134A1 (en) 2021-11-18
JP6552573B2 (ja) 2019-07-31
JP7451640B2 (ja) 2024-03-18
US8633492B2 (en) 2014-01-21
JP2010135766A (ja) 2010-06-17
TWI606520B (zh) 2017-11-21
US9911860B2 (en) 2018-03-06
KR102015265B1 (ko) 2019-08-28
US20190245094A1 (en) 2019-08-08
JP6227703B2 (ja) 2017-11-08
TW201834081A (zh) 2018-09-16
TW201705307A (zh) 2017-02-01
US20130089950A1 (en) 2013-04-11
KR20180095789A (ko) 2018-08-28
TW201539582A (zh) 2015-10-16
US20100109003A1 (en) 2010-05-06
KR101615877B1 (ko) 2016-04-27
KR20220098104A (ko) 2022-07-11
KR20170121139A (ko) 2017-11-01
US9349874B2 (en) 2016-05-24
US8759167B2 (en) 2014-06-24
US9842942B2 (en) 2017-12-12
CN101728435A (zh) 2010-06-09
JP2014168073A (ja) 2014-09-11
CN101728435B (zh) 2014-06-25

Similar Documents

Publication Publication Date Title
CN101728435B (zh) 半导体器件及其制造方法
KR101872673B1 (ko) 반도체 장치
CN102150191B (zh) 显示装置
TWI606566B (zh) 顯示裝置
CN102169906B (zh) 半导体装置
CN102842585B (zh) 半导体装置以及半导体装置的制造方法
CN101783368B (zh) 半导体器件及其制造方法、以及具有该半导体器件的电子设备
CN101752425B (zh) 半导体装置及其制造方法
CN101728277A (zh) 半导体器件的制造方法
CN101714547A (zh) 显示装置
CN101866952A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant